KR100347623B1 - 반도체장치 - Google Patents

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KR100347623B1 KR10-1998-0052737A KR19980052737A KR100347623B1 KR 100347623 B1 KR100347623 B1 KR 100347623B1 KR 19980052737 A KR19980052737 A KR 19980052737A KR 100347623 B1 KR100347623 B1 KR 100347623B1
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다케시 다카기
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

본 발명은 실리콘을 주성분으로 하여 구성된 헤테로 접합구조를 가지면서, 특성이 좋고 저렴한 전계효과 트랜지스터를 제공하기 위한 것으로, 실리콘 기판(10) 상에 제 1 실리콘층(12)(Si층), 탄소를 포함하는 제 2 실리콘층(13)(Si1-yCy층), 탄소를 포함하지 않는 제 3 실리콘층(14)이 차례로 적층되어 있다. Si1-yCy층은 Si층보다 격자 정수가 작기 때문에, 제 2 실리콘층(13)의 전도대 및 가전자대는 인장 변형을 받아 분할된다. 그리고, 게이트 전극(16)에 인가된 전계에 의해 유기된 유효 질량이 작은 전자가 제 2 실리콘층(13)에 가두어지고, 채널방향으로 주행하여 이동이 매우 높은 n-MOSFET를 얻을 수 있다. 제 2 실리콘층(13)을 Si1-x-yGexCy로 구성하면 고성능 CMOS 디바이스에 적합한 구조가 된다.

Description

반도체 장치
본 발명은 전계 효과형 트랜지스터를 구비한 반도체 장치에 관한 것으로, 특히 캐리어가 주행하는 채널층에 인장 변형을 주어 캐리어의 이동도를 향상시키는 반도체 장치의 개량에 관한 것이다.
현재, 실리콘 기판 상에 형성되는 트랜지스터는 금속-절연막-반도체(MIS)형의 전계 효과형 트랜지스터가 주류이다. 이 트랜지스터의 특성을 향상시키는 방법으로서, Si채널층에 인장 변형을 주는 방법이 보고되어 있다(J. Welser 등의 “Strain dependence of the performance enhancement in strained-Si n-MOSFETs, ”IEDM Tech. Dig. 1994, p.373. 및 K. Rim 등의, “Enhanced hole mobilities in surface-channel strained-Si p-MOSFETs,” IEDM Tech. Dig. 1995, p.517.).
도 16은 상기 방법에 의해 형성되는 전계 효과 트랜지스터의 반도체 영역의 기본적인 구조를 도시한 단면도이다. 도 16에 도시된 바와 같이, 반도체 영역의 기본적인 구조는 실리콘 기판(100) 상에 Ge 함유량이 O에서 x까지 경사적으로 증가하는 SiGe 버퍼층(101), 격자 완화된 Si1-xGex층(102), 인장 변형을 받은 Si층(103)을 차례로 설치한 것이다. 이것은 SiGe 버퍼층(101) 상에 형성된 Si1-xGex층(102)을 격자 완화시킴으로써 Si1-xGex층(102)의 격자 정수를 무변형의 SiGe와 같아지도록 크게 하고, 그 위에 성장하는 Si층(103)에 인장 변형을 주고자 하는 것이다.
도 17의 (a)∼(c)는 각각 차례대로 Si1-xGex층과 Si층의 적층 전의 격자상태를 도시한 결정 구조도, 적층 후에 Si층이 인장 변형을 받은 상태를 도시한 결정 구조도 및 Si1-xGex층과 Si층에 의한 헤테로 접합구조의 밴드도이다. 도 17의 (a)에 도시된 바와 같이, Si 결정의 격자 정수는 Si1-xGex결정의 격자 정수보다 작으므로, Si1-xGex층 상에 Si층을 에피택셜 성장시키면, 도 17의 (b)에 도시된 바와 같이 Si층은 Si1-xGex층에 의해 인장 변형을 받는다. 그 결과 Si1-xGex층과 인장 변형을 받은 Si층으로 이루어지는 헤테로 접합구조의 에너지 밴드는 도 17의 (c)에 도시된 바와 같이 된다. 즉, Si층은 인장 변형을 받음으로써 전도대에서는 6중의 축퇴 (degeneracy)가 해제되어 2중 및 4중으로 축퇴된 밴드(△(2) 및 △(4))로 분할된다. 한편, 가전자대에서도 마찬가지로 2중의 축퇴가 해제되어, 라이트 정공(light hole ; LH)과 헤비 정공(heavy hole ; HH)의 밴드로 분할된다.
즉, 이러한 헤테로 접합구조에 따라, 도 16에 도시된 Si층(103)의 전도대단 (傳道帶端)은 2중으로 축퇴된 밴드△(2)로 구성되어, 에너지적으로는 Si1-xGex층(102)의 전자보다 작아진다. 따라서, Si층(103)을 채널로 하는 전계 효과 트랜지스터를 구성하면, 유효 질량이 작은 밴드△(2)의 전자가 채널을 주행하므로, Si층 (103)의 가로방향에서의 전자 이동도가 향상되어 트랜지스터의 동작속도가 향상된다. 또한, 밴드△(2)의 에너지 레벨은 Si1-xGex층(102)의 전도대단에서의 에너지 레벨보다 낮아지므로, Si층(103)을 채널로서 이용함으로써 Si층과 Si1-xGex층 사이에 형성되는 헤테로 장벽을 이용하여 전자를 Si층에 가둘 수 있다.
한편, Si층(103)의 가전자대단은 유효 질량이 작은 라이트 정공에 의한 밴드로 구성되어, 에너지적으로는 Si1-xGex층(102)의 정공보다 작아진다. 따라서, 이러한 Si층(103)을 p채널형 트랜지스터의 채널 영역으로 이용함으로써, 유효 질량이 작은 라이트 정공이 Si층(103)의 가로방향으로 이동하여 정공 이동도가 향상되어 트랜지스터의 동작 속도가 향상된다.
이와 같이, n채널 전계 효과 트랜지스터, p채널 전계 효과 트랜지스터 모두 인장 변형을 받은 Si층(103)을 채널 영역으로 이용함으로써, 트랜지스터의 특성을 향상시키는 것이 보고되어 있다.
그러나, 상술한 종래 방법에 의해 구성되는 전계 효과 트랜지스터에서는 다음과 같은 문제점이 있었다.
첫째로, 채널 영역이 되는 Si층(103)에 인장 변형을 가하기 위해서는, SiGe 버퍼(101)층을 실리콘 기판(100) 상에 충분히 두껍게, 격자 완화할 때까지 성장시킬 필요가 있지만, 격자 완화시킬 때 SiGe 버퍼층(101) 내에 다수의 전위(轉位)가 발생된다. 또한, Si1-xGex층(102) 상에 형성되는 Si층(103) 내에도 다수의 전위가 내재되어 있다. 이러한 전위는 트랜지스터의 특성을 열화시킬 뿐만 아니라, 장기적인 신뢰성에서도 문제가 된다. 예를 들면, 지금까지 SiGe 버퍼층의 구성을 연구함에 따른 전위의 저감이 보고되어 있지만, 현시점에서 전위 밀도를 1O5cm-2정도로 줄이는 것이 한계이므로, 대단히 결함이 많은 디바이스로 되어 있다.
둘째로, 이러한 격자 완화를 위한 버퍼층은 충분히 두꺼운(막두께가 1㎛ 이상) 것을 필요로 하기 때문에, 결정성장을 위한 시간이 매우 오래 걸려 처리효율이라는 관점에서 실용성이 부족하다.
셋째로, 상기 종래의 구조에서는, Si층(103)의 가전자대단의 에너지 레벨이 Si1-xGex층(102)의 가전자대단의 에너지 레벨보다 낮아지기 때문에, Si1-Gex층(102)측이 높은 헤테로 장벽이 형성되어 Si층(103)측에 유효 질량이 작은 정공을 가두는 것은 기대할 수 없다.
본 발명은 이러한 점을 감안하여 이루어진 것으로, 전위가 많이 내재된 격자 완화를 위한 두꺼운 버퍼층을 필요로 하지 않으면서 실리콘을 주성분으로 하는 채널층에 인장 변형을 주는 수단을 강구하여 특성이 뛰어나고 신뢰성을 충분히 확보한 트랜지스터를 제공하는 것을 목적으로 한다.
도 1은 제 1 실리콘층(Si층) 상에 탄소(혹은 탄소 및 게르마늄)를 포함하며 인장 변형을 받은 제 2 실리콘층(Si1-yCy층 또는 Si1-x-yGexCy층)을 형성한 본 발명의 기본 구조를 도시한 단면도.
도 2는 제 1∼제 3 실시예에 있어서의 Si층과 Si1-yCy층의 적층 전의 격자상태를 도시한 결정 구조도, 적층 후에 Si1-yCy층이 인장 변형을 받은 상태를 도시한 결정구조도 및 Si층과 Si1-yCy층에 의한 헤테로 접합구조의 밴드도.
도 3은 제 1 실시예에 있어서의 탄소를 포함하며 인장 변형을 받은 제 2 실리콘층을 n채널로 하는 n-MOSFET 구조를 도시한 단면도.
도 4는 각각 순서대로, 제 1 실시예에 있어서의 n-MOSFET의 게이트 전극에 양의 전압을 인가하였을 때의 밴드도, 또 제 1 실리콘층, 제 3 실리콘층에 각각 고농도 도프층을 설치했을 때의 밴드도.
도 5는 제 1 실리콘층 상에 탄소를 포함하며 인장 변형을 받은 제 2 실리콘층을 설치하였을 때의 탄소 조성에 대한 전위가 생기지 않게 하기 위한 제 2 실리콘층의 막두께의 변화를 도시한 도면.
도 6은 제 2 실시예에 있어서의 탄소를 포함하며 인장 변형을 받은 제 2 실리콘층을 p채널로 하는 p-MOSFET의 구조를 도시한 단면도.
도 7은 각각 순서대로, 제 2 실시예에 있어서의 p-MOSFET의 게이트 전극에 음의 전압을 인가하였을 때의 밴드도, 또 제 1 실리콘층, 제 3 실리콘층에 각각 고농도 도프층을 설치했을 때의 밴드도.
도 8은 제 3 실시예에 있어서의 탄소를 포함하며 인장 변형을 받은 제 2 실리콘층을 각각 n채널, p채널로 하는 n-MOSFET, p-MOSFET로 이루어지는 CMOSFET의 구조를 도시한 단면도.
도 9는 제 4∼제 6 실시예에 있어서의 Si층과 Si1-x-yGexCy층의 적층 전의 격자 상태를 도시한 결정 구조도, 적층 후에 Si1-x-yGexCy층이 인장 변형을 받은 상태를 도시한 결정 구조도 및 Si층과 Si1-x-yGexCy층에 의한 헤테로 접합구조의 밴드도.
도 10은 제 4 실시예에 있어서의 탄소 및 게르마늄을 포함하며 인장 변형을 받은 제 2 실리콘층(Si1-x-yGexCy층)을 n채널로 하는 n-MOSFET의 구조를 도시한 단면도.
도 11은 각각 순서대로, 제 4 실시예에 있어서의 n-MOSFET의 게이트 전극에 양의 전압을 인가하였을 때의 밴드도, 또 제 1 실리콘층, 제 3 실리콘층에 각각 고농도 도프층을 설치했을 때의 밴드도.
도 12는 제 1 실리콘층 상에 탄소 및 게르마늄을 포함하며 인장 변형을 받은 제 2 실리콘층을 설치하였을 때의 탄소·게르마늄의 조성비에 대한 전위를 생기지 않게 하기 위한 제 2 실리콘층의 막두께의 변화를 도시한 도면.
도 13은 제 5 실시예에 있어서의 탄소 및 게르마늄을 포함하며 인장 변형을 받은 제 2 실리콘층(Si1-x-yGexCy층)을 p채널로 하는 p-MOSFET의 구조를 도시한 단면도.
도 14는 각각 순서대로, 제 5 실시예에 있어서의 p-MOSFET의 게이트 전극에 음의 전압을 인가하였을 때의 밴드도, 또 제 1 실리콘층, 제 3 실리콘층에 각각 고농도 도프층을 설치했을 때의 밴드도.
도 15는 제 6 실시예에 있어서의 탄소를 포함하며 인장 변형을 받은 제 2 실리콘층을 각각 n채널, p채널로 하는 n-MOSFET, p-MOSFET로 이루어지는 CMOSFET의 구조를 도시한 단면도.
도 16은 종래의 헤테로 접합구조의 예로서, 실리콘 기판 상에 SiGe 버퍼층, 격자 완화된 Si1-xGex층 및 인장 변형을 받은 실리콘층을 형성한 구조를 도시한 단면도.
도 17은 종래예에서의 Si1-xGex층과 Si층의 적층 전의 격자 상태를 도시한 결정 구조도, 적층 후에 Si층이 인장 변형을 받은 상태를 도시한 결정 구조도 및 Si1-xGex층과 Si층에 의한 헤테로 접합구조의 밴드도.
* 도면의 주요 부분에 대한 부호의 설명 *
10, 50 : 실리콘 기판 11, 51 : p웰
12, 22, 52, 62 : 제 1 실리콘층 13, 23, 53, 63 : 제 2 실리콘층
14, 24, 54, 64 : 제 3 실리콘층 15, 25, 55, 65 : 게이트 절연막
16, 26, 56, 66 : 게이트 전극 17, 27, 57, 67 : 소스 영역
18, 28, 58, 68 : 드레인 영역 19, 29, 59, 69 : 소스 전극
20, 30, 60, 70 : 드레인 전극 21, 61 : n웰
본 발명의 반도체 장치는 기판 상에 전계 효과 트랜지스터를 구비한 반도체장치에 있어서, 상기 전계 효과 트랜지스터는 상기 기판에 설치된 제 1 실리콘층과, 상기 제 1 실리콘층 상에 형성되고 탄소를 포함하며 상기 제 1 실리콘층에 의한 인장 변형을 받은 제 2 실리콘층과, 상기 제 2 실리콘층 상에 형성된 게이트 전극을 구비하고, 상기 제 2 실리콘층은 상기 전계 효과 트랜지스터의 채널 영역으로서 기능한다.
이에 따라, 제 2 실리콘층에 원자 반경이 실리콘에 비해 작은 탄소가 포함되어 있으므로 제 2 실리콘층의 격자 정수는 제 1 실리콘층보다 작아진다. 따라서, 제 1 실리콘층과 제 2 실리콘층 사이에 두꺼운 버퍼층이 없어도, 탄소를 포함하는 제 2 실리콘층은 제 1 실리콘층으로부터 인장 변형을 받는다. 그 결과, 제 2 실리콘층의 전도대에서는 6중의 축퇴가 해제되어 2중 및 4중으로 축퇴된 밴드로 분할된다. 그리고, 제 2 실리콘층으로 구성되는 채널 영역의 전도대단은 2중으로 축퇴된 밴드로 구성되고, 이 2중으로 축퇴된 전자의 유효 질량은 제 1 실리콘층의 전자보다 작아진다. 따라서, 전류를 가로방향으로 흐르게 한 경우, 면 내에서의 전자의 유효 질량이 작아져 전자 이동도가 향상되고, 또한 골짜기(valley) 사이의 산란을 억제할 수 있으므로, 더욱 전자 이동도가 향상된다. 따라서, 전자가 주행하는 n채널을 갖는 전계 효과 트랜지스터의 동작 속도가 향상된다. 또한, 제 2 실리콘층에서의 2중으로 축퇴된 밴드의 에너지 레벨은 제 1 실리콘층의 전도대단의 에너지 레벨보다 낮아지므로, 제 1 실리콘층과 제 2 실리콘층 사이의 헤테로 장벽에 의해 제 2 실리콘층에 전자를 가두는 것이 가능한 구조가 된다.
한편, 제 2 실리콘층의 가전자대에서도 마찬가지로 축퇴가 해제되어, 라이트정공 밴드와 헤비 정공 밴드로 분할된다. 이 때, 제 2 실리콘층으로 구성되는 채널 영역의 가전자대단은 유효 질량이 작은 라이트 정공에 의한 밴드로 구성되고, 이 라이트 정공의 유효 질량은 제 1 실리콘층의 정공의 유효 질량보다 작아진다. 따라서, 정공이 주행하는 p채널을 갖는 전계 효과 트랜지스터에 있어서도, 정공의 유효 질량이 작아지므로 정공 이동도가 향상되어 트랜지스터의 동작 속도가 향상된다.
또한, 라이트 정공 밴드의 에너지 레벨은 제 1 실리콘층의 가전자대단의 에너지레벨보다도 높아지므로, 제 1 실리콘층과 제 2 실리콘층 사이의 헤테로 장벽에 의해 제 2 실리콘층에 라이트 정공을 가두는 것이 가능한 구조가 된다.
더구나, 제 2 실리콘층은 두껍게 할 필요가 없으므로, 임계막두께 이하의 두께로 하는 등의 조정에 의해 전위가 거의 없는 결정층을 형성하는 것도 용이하다. 또한, 상술한 바와 같이, 완화를 위한 두꺼운 버퍼층이 불필요하게 되므로, 처리효율의 향상도 도모할 수 있다. 따라서, 특성이 뛰어나고 신뢰성이 높은 전계 효과 트랜지스터로서 기능하는 반도체 장치를 염가로 얻을 수 있게 된다.
상기 반도체 장치에서의 제 2 실리콘층은 상기 전계 효과 트랜지스터가 n채널형 전계 효과 트랜지스터인 경우에, 전자가 주행하는 n채널이 된다.
상기 반도체 장치에 있어서, 상기 n채널형 전계 효과 트랜지스터의 제 2 실리콘층과 제 1 실리콘층 사이의 헤테로 장벽에 의해 전자가 가두어지는 것이 바람직하다.
이에 따라, 헤테로 장벽에 의해 전자를 가두는 효율이 높은 전계 효과 트랜지스터를 얻을 수 있다.
상기 반도체 장치에 있어서, 상기 제 1 실리콘층에서의 상기 제 2 실리콘층의 근방에 형성되고 고농도의 n형 불순물을 포함하는 고농도 도프층을 추가로 구비할 수 있다.
이에 따라, 캐리어를 공급하는 고농도 도프층과 캐리어 축적층인 채널이 공간적으로 분리되어 있기 때문에, 채널을 주행하는 캐리어는 이온화 불순물에 의한 산란을 받는 일 없이 고속으로 주행할 수 있다.
상기 제 2 실리콘층은 양자 웰(quantum well)로 되어 있는 것이 더욱 바람직하다.
이에 따라, 채널영역이 되는 제 2 실리콘층에서 유기된 캐리어는 이 양자 웰 내에 가두어져서, 캐리어 농도가 높아져도 헤테로 장벽을 넘는 일 없이 안정되게 주행할 수 있다.
상기 반도체 장치에 있어서, 상기 제 2 실리콘층의 바로 위이면서 상기 게이트 전극의 아래쪽에 형성되어 상기 제 2 실리콘층에 인장 변형을 주는 제 3 실리콘층을 추가로 구비하고, 상기 제 2 실리콘층에서 제 2 실리콘층과 제 3 실리콘층의 경계에 형성되는 퍼텐셜의 공동(cavity)에 의해 전자가 가두어지도록 할 수 있다.
이에 따라, 게이트 절연막의 바로 아래가 아니라, 제 3 실리콘층의 바로 아래에 전자가 주행하는 채널이 존재하게 된다. 따라서, 게이트 절연막과 제 3 실리콘층 사이의 계면에 존재하는 계면 준위나, 계면의 요철에 따라 채널을 주행하는 전자가 산란을 받는 일은 거의 없고, 일반적인 M0S 트랜지스터에 비해 높은 동작속도를 실현할 수 있다.
그 경우에도, 상기 제 3 실리콘층에서의 상기 제 2 실리콘층의 근방에 형성되고 고농도의 n형 불순물을 포함하는 고농도 도프층을 추가로 구비하는 것이 바람직하다.
상기 반도체 장치에 있어서, 상기 제 2 실리콘층의 바로 위이면서 상기 게이트 전극의 아래쪽에 형성되어 상기 제 2 실리콘층에 인장 변형을 주는 제 3 실리콘층을 추가로 구비하며, 상기 제 2 실리콘층에서 제 1 실리콘층과 제 2 실리콘층 사이 및 제 2 실리콘층과 제 3 실리콘층 사이에 각각 형성되는 2개의 헤테로 장벽에 의해 전자가 가두어지도록 할 수 있다.
이에 따라, 제 2 실리콘층과 제 3 실리콘층 사이에도 헤테로 장벽이 형성된다. 더구나, 제 1 실리콘층과 제 2 실리콘층 사이에 형성되는 헤테로 장벽과, 제 2 실리콘층과 제 3 실리콘층 사이에 형성되는 헤테로 장벽에 의해 끼워지는 제 2 실리콘층에 전자를 매우 효율적으로 가둘 수 있다.
상기 반도체 장치에서의 제 2 실리콘층은 상기 전계 효과 트랜지스터가 p채널형 전계 효과 트랜지스터인 경우에는 정공이 주행하는 p채널이다.
그 경우에는, 상기 p채널형 전계 효과 트랜지스터의 제 2 실리콘층과 제 1 실리콘층 사이의 헤테로 장벽에 의해 정공이 가두어져 있는 것이 바람직하다.
이에 따라, 헤테로 장벽을 이용하여 정공이 가두어지는 효율이 높은 전계 효과 트랜지스터를 얻을 수 있다.
상기 반도체 장치에 있어서, 상기 제 1 실리콘층에서의 상기 제 2 실리콘층의 근방에 형성되고 고농도의 p형 불순물을 포함하는 고농도 도프층을 추가로 구비할 수 있다.
이에 따라, 캐리어를 공급하는 고농도 도프층과 캐리어 축적층인 채널이 공간적으로 분리되어 있기 때문에, 채널을 주행하는 캐리어는 이온화 불순물에 의한 산란을 받는 일 없이 고속으로 주행할 수 있다.
또한, n채널형 전계 효과 트랜지스터의 경우와 마찬가지로, 상기 제 2 실리콘층은 양자 웰로 되어 있는 것이 더욱 바람직하다.
또한, p채널형 전계 효과 트랜지스터의 경우에도, 상기 제 2 실리콘층의 바로 위이면서 상기 게이트 전극의 아래쪽에 형성되어 상기 제 2 실리콘층에 인장 변형을 주는 제 3 실리콘층을 추가로 구비하고, 상기 제 2 실리콘층에서 제 2 실리콘층과 제 3 실리콘층의 경계에 형성되는 퍼텐셜의 공동에 의해 정공이 가두어지도록 할 수 있다.
그 경우에도, 상기 제 3 실리콘층에서의 상기 제 2 실리콘층의 근방에 형성되고 고농도의 p형 불순물을 포함하는 고농도 도프층을 추가로 구비하는 것이 바람직하다.
또한, p채널형 전계 효과 트랜지스터의 경우에도, 상기 제 2 실리콘층의 바로 위이면서 상기 게이트 전극의 아래쪽에 형성되어 상기 제 2 실리콘층에 인장 변형을 주는 제 3 실리콘층을 추가로 구비하며, 상기 제 2 실리콘층에서 제 1 실리콘층과 제 2 실리콘층 사이 및 제 2 실리콘층과 제 3 실리콘층 사이에 각각 형성되는 2개의 헤테로 장벽에 의해 정공이 가두어지도록 할 수 있다.
이에 따라, 상술한 작용에 의해 정공이 가두어지는 효율이 매우 높은 전계효과 트랜지스터를 얻을 수 있다.
상기 반도체 장치에 있어서, 상기 게이트 전극의 바로 아래에 형성된 게이트절연막을 추가로 구비하는 것이 바람직하다.
상기 반도체 장치에 있어서, 상기 제 2 실리콘층의 두께는 상기 탄소의 조성으로 정해지는 전위 발생을 위한 임계막두께보다 작은 것이 바람직하다.
이에 따라, 제 2 실리콘층을 전위가 없고 결정성이 매우 양호한 결정으로 구성할 수 있으므로, 고밀도 전위의 존재에 기인하는 전계 효과 트랜지스터의 전기적 특성의 악화를 방지할 수 있다.
상기 반도체 장치에서의 상기 제 2 실리콘층에 또한 게르마늄을 포함시켜 둘 수 있다.
이에 따라, 제 2 실리콘층에 원자 반경이 실리콘에 비해 작은 탄소가 게르마늄과 같이 포함되어 있으므로, 탄소와 게르마늄 조성을 조정함으로써 제 2 실리콘층의 격자 정수를 제 1 실리콘층보다 작게 하는 것은 용이하다. 따라서, 제 1 실리콘층과 제 2 실리콘층 사이에 두꺼운 버퍼층이 없더라도, 제 2 실리콘층이 제 1 실리콘층으로부터 인장 변형을 받는 구조로 할 수 있다. 그 결과, 상술한 작용효과를 얻을 수 있는 동시에 또한 다음과 같은 작용 효과를 얻을 수 있다.
특히, 탄소와 게르마늄을 포함하며 인장 변형을 받은 제 2 실리콘층의 LH 밴드의 에너지 레벨과 제 1 실리콘층의 가전자대단의 에너지 레벨차는 상기 제 1 반도체 장치에서의 탄소를 포함하며 인장 변형을 받은 제 2 실리콘층의 LH 밴드와 제 1 실리콘층의 가전자대단의 에너지 레벨차에 비해 크므로, 정공이 가두어지는 효과의 향상을 기대할 수 있다. 그리고, 게르마늄, 탄소의 조성비를 바꿈으로써 가전자대단의 헤테로 장벽의 크기와 전도대단의 헤테로 장벽의 크기를 반도체 장치의 종류 등에 따라 적절히 조절하는 것이 가능하게 된다.
상기 반도체 장치에서, 상기 전계 효과 트랜지스터는 상기 제 2 실리콘층이 n채널인 n채널형 전계 효과 트랜지스터이고, 상기 기판에 설치된 제 4 실리콘층과, 상기 제 4 실리콘층 상에 형성되고, 탄소를 포함하며 상기 제 4 실리콘층에 의한 인장 변형을 받은 제 5 실리콘층과, 상기 제 5 실리콘층 상에 형성된 게이트 전극을 갖고, 상기 제 5 실리콘층이 p채널 영역으로서 기능하는 p채널형 전계 효과 트랜지스터를 추가로 구비하며, 반도체 장치를 상보형 디바이스로서 기능시킬 수 있다.
이에 따라, 정공 이동도가 높은 p채널을 갖는 p채널형 전계 효과 트랜지스터와, 전자 이동도가 높은 n채널을 갖는 n채널형 전계 효과 트랜지스터를, 공통의 적층막을 이용하여 구성할 수 있다. 따라서, 종래의 반도체 장치와 같이 정공 이동도가 높은 p채널로서만 기능할 수 있는 채널영역과, 전자 이동도가 높은 n채널로서만 기능할 수 있는 채널영역을 적층할 필요가 있기 때문에, 어느 한쪽의 채널영역이 게이트 전극으로부터 멀어져서 충분한 전계 효과가 얻어지지 않는다는 문제점을 확실히 피할 수 있다.
이 상보형 디바이스로서 기능하는 반도체 장치에 있어서, 상기 n채널형 전계 효과 트랜지스터의 제 2 실리콘층과, 상기 p채널형 전계 효과 트랜지스터의 제 5 실리콘층에서의 탄소의 조성은 서로 같은 것이 바람직하다.
이에 따라, n채널형 전계 효과 트랜지스터의 제 2 실리콘층과 p채널형 전계 효과 트랜지스터의 제 5 실리콘층을 같은 성장공정으로 형성할 수 있게 되어, 제조공정의 간소화에 따라 제조 원가가 더욱 절감된다.
이 상보형 디바이스로서 기능하는 반도체 장치에서도, 상기 게이트 전극의 바로 아래에 형성된 게이트 절연막을 추가로 구비하는 것이 바람직하고, 또한 상기 제 5 실리콘층의 두께는 상기 탄소의 조성으로 정해지는 전위 발생을 위한 임계막두께보다 작은 것이 바람직하다.
이 상보형 디바이스로서 기능하는 반도체 장치에 있어서, 상기 제 2 및 제 5 실리콘층에 게르마늄을 더 포함시킬 수 있다.
이에 따라, 게르마늄, 탄소의 조성비를 바꿈으로써 가전자대단의 헤테로 장벽의 크기와 전도대단의 헤테로 장벽의 크기를 반도체 장치의 종류 등에 따라 적절히 조절할 수 있게 되므로, 공통의 구조로 n채널형으로서도 p채널형으로서도 캐리어를 가두는 효율이 높은 채널을 형성할 수 있게 된다.
그 경우, 상기 제 2 및 제 5 실리콘층에서의 게르마늄의 조성비는 서로 같은 것이 바람직하다.
이에 따라, n채널형 전계 효과 트랜지스터의 제 2 실리콘층과 p채널형 전계 효과 트랜지스터의 제 5 실리콘층을 같은 성장공정으로 형성하는 것이 가능해져, 제조공정의 간소화에 따라 제조 원가가 더욱 절감된다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
( 제 1 실시예 )
도 1은 본 발명의 기본적인 특징을 설명하기 위해 제 1 실리콘층(Si층)과 탄소(혹은 탄소 및 게르마늄)를 포함하는 제 2 실리콘층(Si1-yCy층 또는 Si1-x-yGexCy층)의 적층구조를 발췌하여 도시한 단면도이다.
또한, 도 2의 (a)∼(c)는 제 1∼제 3 실시예에 공통하는 탄소를 포함하지 않는 제 1 실리콘층(Si층)과 탄소를 포함하는 제 2 실리콘층(Si1-yCy층)을 적층하기 전의 결정 구조도, 적층 후에 Si1-yCy층이 인장 변형을 받은 상태를 도시한 결정 구조도 및 적층 후의 Si층과 Si1-yCy층에 의한 헤테로 접합구조의 밴드도이다.
우선, 도 2의 (a)에 도시된 바와 같이, 탄소의 원자 반경이 실리콘에 비해 작기 때문에, 탄소를 포함하는 실리콘층, 즉 Si1-yCy층의 격자 정수는 Si층의 격자 정수보다 작다. 따라서, 도 2의 (b)에 도시된 바와 같이, Si층 상에 Si1-yCy층을 적층하면, Si1-yCy층은 Si층으로부터 인장 변형을 받는다. 특히, 전위가 발생하는 임계막두께 이하의 경우에는, Si1-yCy층은 Si층으로부터 큰 인장 변형을 받는다. 그리고, Si층과 Si1-yCy층으로 이루어지는 헤테로 접합구조의 에너지 밴드는 도 2의 (c)에 도시된 상태가 된다.
즉, Si1-yCy층의 전도대에서는 6중의 축퇴가 해제되어, 2중 및 4중으로 축퇴된 밴드(△(2) 및 △(4))로 분할된다. 이 때, Si1-yCy층의 전도대단은 2중으로 축퇴된 밴드△(2)로 구성되어, 밴드△(2)의 전자의 유효 질량은 Si층의 전자의 유효 질량보다 작아진다. 또한, 2중으로 축퇴된 밴드△(2)의 에너지 레벨은 Si의 전도대단의 에너지 레벨보다 낮아지므로, 제 2 실리콘층(Si1-yCy층)과 제 1 실리콘층(Si층) 사이에 생기는 헤테로 장벽에 의해 전자를 가두는 것이 가능하게 된다.
한편, Si1-yCy층의 가전자대에서도 마찬가지로 축퇴가 해제되어, 라이트 정공(LH)과 헤비 정공(HH) 밴드로 분할된다. 이 때, Si1-yCy층의 가전자대단은 유효 질량이 작은 라이트 정공에 의한 밴드로 구성되어, 이 라이트 정공의 유효 질량은 Si층의 정공보다 작아진다. 또한, 라이트 정공 밴드의 에너지 레벨은 Si의 가전자대의 에너지 레벨보다도 높아지므로, 제 2 실리콘층(Si1-yCy층)과 제 1 실리콘층(Si층) 사이에 생기는 헤테로 장벽에 의해 정공을 가두는 것이 가능하게 된다.
도 3은 본 발명의 제 1 실시예에 관한 탄소를 포함하는 실리콘층이 채널영역으로서 기능하는 n-M0SFET 구조를 도시한 단면도이다.
도 3에 도시된 바와 같이, p형 실리콘 기판(10) 상에 제 1 실리콘층(12)(Si층)과, 탄소를 포함하는 제 2 실리콘층(13)(Si1-yCy층)과, 탄소를 포함하지 않는 제 3 실리콘층(14)이 UHV-CVD법에 의해 차례로 적층되어 있다. 상기 탄소를 포함하는 제 2 실리콘층(13)은 전자가 주행하는 채널영역으로서 기능한다.
도 5는 탄소를 포함하지 않는 단결정 실리콘층 상에 적층된 탄소를 포함하는 실리콘층에 전위가 발생하지 않는 임계막두께(Tc)의 탄소 조성의 변화에 대한 변화를 도시한 특성도이다. 이 제 2 실리콘층(13)의 두께를 변형에 의한 전위가 발생하지 않도록 임계막두께(Tc) 이하로 하는 것이 바람직하므로, 본 실시예에서는 제 2 실리콘층(13)의 탄소함유량을 2%로 하고, 그 막두께를 10nm로 하고 있다.
또한, 제 3 실리콘층(14) 상에는 제 3 실리콘층(14)의 열산화에 의해 형성된 실리콘 산화막으로 이루어지는 게이트 절연막(15)이 설치되어 있고, 또한 그 위에는 게이트 전극(16)이 형성되어 있다. 게이트 전극(16)의 양측에는 n+층으로 이루어지는 소스·드레인 영역(17, 18)이 형성되고, 그 위에는 소스·드레인 전극(19, 20)이 각각 형성되어 있다.
도 4의 (a)∼(c)는 도 3에 도시된 n-MOSFET를 동작시키는 경우, 즉 게이트 전극(16)에 양의 전압을 인가하였을 때의 제 1 실리콘층(12), 제 2 실리콘층(13), 제 3 실리콘층(14), 게이트 절연막(15) 및 게이트 전극(16)의 밴드구조를 도시한 도면이다. 단, 도 4의 (a)의 실선부분에서는 밴드구조를 단순화하여 나타내고 있으나, 실제로는 전도대단은 도 4의 (a)의 점선으로 나타내는 형상으로 된다. 또, 도 4의 (b)는 제 1 실리콘층(12)에 고농도 도프층을 설치한 경우의 밴드구조를 나타내며, 도 4의 (c)는 제 3 실리콘층(14)에 고농도 도프층을 설치한 경우의 밴드구조를 나타낸다. 게이트 전극(16)에 인가된 전계에 의해 유기된 전자는 주로 탄소를 포함하며 인장 변형을 받은 채널영역인 제 2 실리콘층(13)에 가두어지고, 도 4의 (a)∼(c)의 지면에 수직인 방향(채널방향)으로 주행한다. 즉, 이 실시예에서는, 제 1 실리콘층(12)과 제 2 실리콘층(13) 사이에 형성되는 헤테로 장벽과, 제 2 실리콘층(13)과 제 3 실리콘층(14) 사이에 형성되는 헤테로 장벽에 의해 전자가 제 2 실리콘층(13) 내에 가두어진다. 그리고, 상술한 바와 같이, 이 방향으로 주행하는 전자의 유효 질량이 작아, 결과적으로 전자의 이동도가 향상되어 트랜지스터의 동작속도가 향상된다. 또한, 채널영역인 제 2 실리콘층(13)의 전도대의 축퇴가 해제되어 △(2) 및 △(4)의 밴드로 분리됨으로써 각 밴드의 골짜기들 사이의 산란을 억제할 수 있으므로, 이동도의 향상이 더한층 기대된다.
더욱이, 본 실시예에서는, 밴드 갭이 큰 제 1, 제 3 실리콘층(12, 14)에 의해 채널영역인 제 2 실리콘층(13)이 끼워진 양자 웰 구조로 되어 있기 때문에, 유기된 전자는 이 양자 웰 내에 가두어져서 전자 농도가 높아져도 헤테로 장벽을 넘는 일 없이 안정되게 주행할 수 있다. 즉, GaAs 등의 화합물 반도체를 이용하지 않더라도, 저렴한 재료로 양자 웰 구조를 갖는 고기능의 n-MOSFET를 얻을 수 있다.
또, 본 실시예에서는, 전자가 주행하는 채널영역인 제 2 실리콘층(13)이 제 3 실리콘층(14)의 아래쪽에 설치된 매립 채널형 MOSFET에 대하여 설명하였지만, 제 3 실리콘층(14)을 갖고 있지 않은, 채널영역인 제 2 실리콘층(13) 상에 직접 게이트 절연막(15)을 성막 혹은 열산화하여 형성한 표면 채널형 M0SFET라도 상관없다. 그 경우에는, 제 1 실리콘층(12)과 제 2 실리콘층(13) 사이에 형성되는 헤테로 장벽과, 게이트 절연막(15)에 의해 전자가 제 2 실리콘층(13) 내에 가두어지기 때문이다. 그리고, 그 경우에도, 통상의 M0SFET보다는 캐리어를 가두는 효율이 높고, 축퇴가 해제된 밴드△(2)의 전자의 유효 질량이 작기 때문에, 동작속도가 향상되는 효과를 발휘할 수 있다.
또, 도 4의 (a)의 점선으로 나타낸 바와 같이, 제 1 실리콘층(12)과 제 2 실리콘층(13) 사이에는 전자를 축적할 수 있는 에너지 준위의 공동(cavity)이 형성된다. 또, 제 3 실리콘층(14)과 제 2 실리콘층(13) 사이에도 전자를 축적할 수 있는 에너지 준위의 공동이 형성된다.
그리고, 제 1 실리콘층(12)측의 헤테로 장벽에 근접한 영역에 고농도의 캐리어용 불순물을 포함하는 고농도 도프층을 형성함으로써 상기 2개의 에너지 준위의 공동 중 어느 한쪽을 캐리어 축적층으로서 이용할 수 있어, 소위 HEMT를 구성하는 것도 가능하다(도 4의 (b) 참조). 그 경우, 캐리어를 공급하는 고농도 도프층과 캐리어 축적층인 채널이 공간적으로 분리되어 있기 때문에, 채널을 주행하는 캐리어는 이온화 불순물에 의한 산란을 받는 일 없이 고속으로 주행할 수 있다.
단, 도 4의 (b)에 도시된 에너지 밴드 상태에서, 2개의 공동 중 어느 것이 캐리어층이 될 것인지는 게이트 전극(16)으로의 전압의 정도에 따라 다르다. 게이트 전극(16)으로의 인가전압이 큰 경우에는, 제 2 실리콘층(13)과 제 3 실리콘층(14) 사이의 에너지 준위의 공동이 캐리어 축적층이 되고, 게이트 전극(16)으로의 인가전압이 작은 경우에는, 제 1 실리콘층(12)과 제 2 실리콘층(13) 사이의 에너지 준위의 공동이 캐리어 축적층이 된다. 또, 게이트 전극(16)으로의 인가전압이 중간적인 값일 때에는, 2개의 에너지 준위의 공동이 모두 캐리어 축적층이 될 수 있다.
또, 제 3 실리콘층(14)측의 헤테로 장벽에 근접한 영역에 고농도의 캐리어용 불순물을 포함하는 고농도 도프층을 형성한 경우에는, 제 2 실리콘층(13)과 제 3실리콘층(14) 사이의 에너지 준위의 공동이 캐리어 축적층이 되는 HEMT가 구성된다 (도 4의 (c) 참조). 그 경우에도, 상술한 것과 같은 이유로 캐리어의 주행속도를 향상시킬 수 있다.
여기에서, 고농도 도프층을 제 3 실리콘층(14)에 형성한 경우(도 4의 (c)의 경우)에는 각 실리콘층(12∼14) 및 고농도 도프층의 불순물 농도 및 두께, 게이트 전극(16)으로의 전압의 인가상태 등의 사용조건에 따라서는, 고농도 도프층 자체가 채널로 되어버릴 우려도 있다. 따라서, 전계 효과 트랜지스터의 각부의 구조나 사용조건에 따라, 제 1 실리콘층(12) 또는 제 3 실리콘층(14) 중 어느 것에 고농도 도프층을 형성할 것인지를 선택할 수 있다.
또한, 제 3 실리콘층(14)과 제 2 실리콘층(13) 사이의 에너지 준위의 공동(도 4의 (a)의 점선으로 나타낸 부분)을 캐리어 축적층으로 하지 않더라도, 채널로서 이용할 수 있다. 그 경우, 게이트 절연막(15)의 바로 아래가 아니라, 제 3 실리콘층(14)의 바로 아래에 전자가 주행하는 채널이 존재하게 된다.
통상의 M0S 트랜지스터에서는, 게이트 절연막 바로 아래에 채널영역이 존재하기 때문에, 게이트 절연막과의 경계면인 실리콘층 표면의 요철이나, 게이트 절연막에 접하는 실리콘층 표면의 계면 준위에 따라 채널을 주행하는 전자가 산란을 받기 때문에, 주행속도가 지연된다. 그것에 대하여, 이 구조의 경우에는, 제 2 실리콘층(13)과 제 3 실리콘층(14) 사이에는 계면준위가 거의 없고, 또한 일반적으로 제 2, 제 3 실리콘층(13, 14)은 에피택셜 성장에 의해 연속하여 형성되므로, 제 2 실리콘층(13) 표면의 요철도 적다. 따라서, 채널을 주행하는 전자의 주행속도가 향상된다.
즉, 일반적인 M0S 트랜지스터에 비하여 높은 동작 속도를 실현할 수 있다.
( 제 2 실시예 )
도 6은 본 실시예에 관한 탄소를 포함한 실리콘층을 채널영역으로서 이용한 p-MOSFET의 구조를 도시한 단면도이다.
도 6에 도시된 바와 같이, n형의 실리콘 기판(10) 상에 제 1 실리콘층(22), 탄소를 포함하는 제 2 실리콘층(23), 탄소를 포함하지 않는 제 3 실리콘층(24)이 UHV-CVD법에 의해 차례로 적층되어 있다. 상기 탄소를 포함한 제 2 실리콘층(23)은 정공이 주행하는 채널영역으로서 기능한다. 또, 본 실시예에서도, 제 2 실리콘층(23)의 두께는 변형에 의한 전위가 발생되지 않도록 임계막두께(Tc) 이하로 하는 것이 바람직하고, 본 실시예에서는, 제 2 실리콘층(23)의 탄소 함유량은 2%로 하고, 막두께는 10nm로 하고 있다.
또한, 제 3 실리콘층(24) 상에는 제 3 실리콘층(24)의 열산화에 의해 형성된 실리콘 산화막으로 구성되는 게이트 절연막(25)이 설치되어 있고, 또 그 위에는 게이트 전극(26)이 형성되어 있다. 게이트 전극(26)의 양측에는 p+층으로 이루어지는 소스·드레인 영역(27, 28)이 형성되고, 그 위에는 소스·드레인 전극(29, 30)이 각각 형성되어 있다.
여기에서, 상기 제 1 실시예에서의 도 1 및 도 2의 (a)∼(c)에 도시된 바와 같이, 탄소를 포함하는 제 2 실리콘층(23)은 그 격자 정수가 탄소를 포함하지 않는제 1 실리콘층(22)의 격자 정수보다 작기 때문에, 인장 변형을 받은 상태가 된다. 이 인장 변형에 의해, 도 2의 (c)에 도시된 바와 같이, 제 2 실리콘층(23)의 가전자대는 라이트 정공(LH)과 헤비 정공(HH) 밴드로 분할된다. 이 때, 탄소를 포함하는 제 2 실리콘층(23)의 가전자대단은 유효 질량이 작은 라이트 정공에 의한 밴드로 구성되고, 또한 이 라이트 정공의 유효 질량은 제 1 실리콘층(22)의 정공의 유효 질량에 비해 작아진다. 또한, 이러한 밴드구조를 갖는 제 2 실리콘층(23)을 채널영역으로 하여 p-MOSFET를 구성하면, 정공의 유효 질량이 작아짐으로써 정공 이동도가 향상되어 트랜지스터의 동작속도가 향상된다. 또한, 상술한 바와 같이, LH 밴드의 에너지 레벨은 제 1 실리콘층(22)의 가전자대단의 에너지 레벨보다도 높으므로, 제 2 실리콘층(23) 측에 유효 질량이 작은 정공을 가두기 위한 헤테로 장벽이 형성된다.
도 7의 (a)∼(c)는 도 6에 도시된 p-MOSFET를 동작시킬 때, 즉 게이트 전극 (26)에 음의 전압을 인가하였을 때의 제 1 실리콘층(22), 제 2 실리콘층(23), 제 3 실리콘층(24), 게이트 절연막(25) 및 게이트 전극(26)의 밴드구조를 도시한 도면이다. 단, 도 7의 (a)의 실선부분에서는 밴드구조를 단순화하여 나타내고 있으나, 실제로는 가전자대단은 도 7의 (a)의 점선으로 나타내는 형상으로 된다. 또, 도 7의 (b)는 제 1 실리콘층(22)에 고농도 도프층을 설치한 밴드구조를 나타내고, 도 7의 (c)는 제 3 실리콘층(24)에 고농도 도프층을 설치한 경우의 밴드구조를 나타낸다. 게이트 전극(26)에 인가된 전계에 의해 유기된 정공은 주로 탄소를 포함하며 인장 변형을 받은 채널영역인 제 2 실리콘층(23)에 가두어지고, 도 7의 (a)∼(c)의 지면에 수직인 방향(채널방향)으로 주행한다. 즉, 이 실시예에서는 제 1 실리콘층(22)과 제 2 실리콘층(23) 사이에 형성되는 헤테로 장벽과, 제 2 실리콘층(23)과 제 3 실리콘층(24) 사이에 형성되는 헤테로 장벽에 의해 정공이 제 2 실리콘층(23) 내에 가두어진다. 그리고, 상술한 바와 같이, 탄소를 포함하며 인장 변형을 받은 제 2 실리콘층(23)의 가전자대단은 유효 질량이 가벼운 LH 밴드로 구성되어 있기 때문에, 정공 이동도가 향상되어 트랜지스터의 동작 속도가 향상된다.
또한, 본 실시예에서는, 밴드 갭이 큰 제 1, 제 3 실리콘층(22, 24)에 의해 채널영역인 제 2 실리콘층(23)이 끼워진 양자 웰 구조로 되어 있기 때문에, 유기된 정공은 이 양자 웰 내에 가두어져서 정공 농도가 높아져도 헤테로 장벽을 넘는 일 없이 안정되게 주행할 수 있다. 즉 GaAs 등의 화합물 반도체를 이용하지 않아도, 염가의 재료로 양자 웰 구조를 갖는 고기능의 p-MOSFET를 얻을 수 있다.
또, 본 실시예에서는, 정공이 주행하는 채널영역인 제 2 실리콘층(23)이 제 3 실리콘층(24)의 아래쪽에 설치된 매립채널형 MOSFET에 대하여 설명하였지만, 제 3 실리콘층(24)을 갖고 있지 않은, 채널영역인 제 2 실리콘층(23) 상에 직접 게이트 절연막(25)을 성막 혹은 열산화하여 형성한 표면채널형 M0SFET이라도 상관없다. 그 경우에는, 제 1 실리콘층(22)과 제 2 실리콘층(23) 사이에 형성되는 헤테로 장벽과, 게이트 절연막(25)에 의해 정공이 제 2 실리콘층(23) 내에 가두어지기 때문이다. 그리고, 그 경우에도, 통상의 MOSFET보다는 캐리어를 가두는 효율이 높고, 축퇴가 해제된 밴드의 라이트 정공의 유효 질량이 작기 때문에, 동작속도가 향상되는 효과를 발휘할 수 있다.
또, 도 7의 (a)에 점선으로 나타낸 바와 같이, 제 1 실리콘층(22)과 제 2 실리콘층(23) 사이에는 정공을 축적할 수 있는 에너지 준위의 공동이 형성된다. 또, 제 3 실리콘층(24)과 제 2 실리콘층(23) 사이에도 정공을 축적할 수 있는 에너지 준위의 공동이 형성된다.
그리고, 제 1 실리콘층(22)측의 헤테로 장벽에 근접한 영역에 고농도의 캐리어용 불순물을 포함하는 고농도 도프층을 형성함으로써 상기 2개의 에너지 준위의 공동 중 어느 한쪽을 캐리어 축적층으로서 이용할 수 있어, 소위 HEMT를 구성하는 것도 가능하다(도 7의 (b) 참조). 그 경우, 캐리어를 공급하는 고농도 도프층과 캐리어 축적층인 채널이 공간적으로 분리되어 있기 때문에, 채널을 주행하는 캐리어는 이온화 불순물에 의한 산란을 받는 일 없이 고속으로 주행할 수 있다.
단, 도 7의 (b)에 도시된 에너지 밴드 상태에서, 2개의 공동 중 어느 것이 캐리어 축적층이 될 것인지는 게이트 전극(26)으로의 전압의 정도에 따라 다르다. 게이트 전극(26)으로의 인가전압이 큰 경우에는, 제 2 실리콘층(23)과 제 3 실리콘층(24) 사이의 에너지 준위의 공동이 캐리어 축적층이 되고, 게이트 전극(26)으로의 인가전압이 작은 경우에는, 제 1 실리콘층(22)과 제 2 실리콘층(23) 사이의 에너지 준위의 공동이 캐리어 축적층이 된다. 또, 게이트 전극(26)으로의 인가전압이 중간적인 값일 때에는, 2개의 에너지 준위의 공동 중 어느것이나 캐리어 축적층이 될 수 있다.
또, 제 3 실리콘층(24)측의 헤테로 장벽에 근접한 영역에 고농도의 캐리어용 불순물을 포함하는 고농도 도프층을 형성한 경우에는, 제 2 실리콘층(23)과 제 3실리콘층(24) 사이의 에너지 준위의 공동이 캐리어 축적층으로 되는 HEMT가 구성된다(도 7의 (c) 참조). 그 경우에도, 상술한 바와 같은 이유로 캐리어의 주행속도를 향상시킬 수 있다.
여기에서, 고농도 도프층을 제 3 실리콘층(24)에 형성한 경우(도 7의 (c)의 경우)에는, 각 실리콘층(22∼24) 및 고농도 도프층의 불순물 농도 및 두께, 게이트 전극(26)으로의 전압의 인가상태 등의 사용조건에 따라서는, 고농도 도프층 자체가 채널로 되어버릴 우려도 있다. 따라서, 전계효과 트랜지스터의 각부의 구조나 사용조건에 따라, 제 1 실리콘층(22) 또는 제 3 실리콘층(24)의 어느 것에 고농도 도프층을 형성할 것인지를 선택할 수 있다.
또한, 제 3 실리콘층(24)과 제 2 실리콘층(23) 사이의 에너지 준위의 공동(도 7의 (a)의 점선으로 나타낸 부분)을 캐리어 축적층으로 하지 않더라도, 채널로서 이용할 수 있다. 그 경우, 게이트 절연막(25)의 바로 아래가 아니라, 제 3 실리콘층(24)의 바로 아래에 정공이 주행하는 채널이 존재하게 된다.
통상의 M0S 트랜지스터에서는, 게이트 절연막 바로 아래에 채널영역이 존재하기 때문에, 게이트 절연막과의 경계면인 실리콘층 표면의 요철이나, 게이트 절연막에 접하는 실리콘층 표면의 계면 준위에 따라 채널을 주행하는 정공이 산란을 받기 때문에, 주행속도가 지연되고 있다. 그것에 대하여, 이 구조의 경우에는, 제 2 실리콘층(23)과 제 3 실리콘층(24) 사이에 계면 준위는 거의 없고, 또한 일반적으로 제 2, 제 3 실리콘층(23, 24)은 에피택셜 성장에 의해 연속하여 형성되므로, 제 2 실리콘층(23)의 표면의 요철도 적다. 따라서, 채널을 주행하는 정공의 주행속도가 향상된다.
즉, 일반적인 M0S 트랜지스터에 비하여 높은 동작속도를 실현할 수 있다.
( 제 3 실시예 )
도 8은 본 실시예에 관한 탄소를 포함한 실리콘층을 각각의 채널영역으로서 이용한 n-M0SFET와 p-M0SFET를 갖는 CM0SFET의 구조를 도시한 단면도이다.
본 실시예의 CM0SFET는 기본적으로는 실리콘 기판(1O) 상에 제 1 실시예에서 설명한 n-MOSFET와 제 2 실시예에서 설명한 p-MOSFET가 SiO2분리홈을 통해 인접하여 형성된 구조로 되어 있다. 도 8에 도시된 바와 같이, n-MOSFET의 아래쪽에는 p웰(11)이 형성되어 있고, p-MOSFET의 아래쪽에는 n웰(21)이 형성되어 있다.
그리고, n-MOSFET에서는 p웰(11) 상에 제 1 실리콘층(12), 탄소를 포함하는 제 2 실리콘층(13), 탄소를 포함하지 않는 제 3 실리콘층(14)이 UHV-CVD법에 의해 차례로 적층되어 있다. 상기의 탄소를 포함한 제 2 실리콘층(13)은 전자가 주행하는 n채널로서 기능한다. 제 2 실리콘층(13)의 막두께는 변형에 의한 전위가 발생하지 않도록 임계막두께(Tc) 이하로 하는 것이 바람직하고, 본 실시예에서는, 제 2 실리콘층(13)의 탄소함유량은 2%로 하고, 막두께는 10nm로 하고 있다. 또한, 제 3 실리콘층(14) 상에는 제 3 실리콘층(14)의 열산화에 의해 형성된 실리콘 산화막으로 구성되는 게이트 절연막이 설치되어 있고, 또한 그 위에는 게이트 전극(16)이 형성되어 있다. 게이트 전극(16)의 양측에는 n+층으로 이루어지는 소스·드레인 영역(17, 18)이 형성되고, 그 위에는 소스·드레인 전극(19, 20)이 각각 형성되어 있다.
한편, p-MOSFET에서는, n웰(21) 상에 제 1 실리콘층(22), 탄소를 포함하는 제 2 실리콘층(23), 탄소를 포함하지 않는 제 3 실리콘층(24)이 UHV-CVD법에 의해 차례로 적층되어 있다. 상기 탄소를 포함한 제 2 실리콘층(23)은 정공이 주행하는 p채널로서 기능한다. p-MOSFET에서도, 제 2 실리콘층(23)의 탄소 함유량은 2%로 하고, 막두께는 10nm로 하고 있다. 또한, 제 3 실리콘층(24) 상에는 제 3 실리콘층(24)의 열산화에 의해 형성된 실리콘 산화막으로 구성되는 게이트 절연막이 설치되어 있고, 또 그 위에는 게이트 전극(26)이 형성되어 있다. 게이트 전극(26)의 양측에는, p+층으로 이루어지는 소스·드레인 영역(27, 28)이 형성되고, 그 위에는 소스·드레인 전극(29, 30)이 각각 형성되어 있다.
본 실시예에서는, n-M0SFET 및 p-M0SFET에 있어서, 캐리어가 주행하는 채널영역은 양쪽 모두 탄소를 포함하며 인장 변형을 받은 제 2 실리콘층(13, 23)으로 구성되어 있다.
상기 제 1, 제 2 실시예에서 설명한 바와 같이, 탄소를 포함하며 인장 변형을 받은 제 2 실리콘층(13, 23)은 전도대단의 에너지 레벨이 탄소를 포함하지 않는 제 1 실리콘층(12, 22)에 비해 낮고, 가전자대단의 에너지 레벨이 제 1 실리콘층(12, 22)에 비해 높아져서, 전도대, 가전자대에 모두 제 2 실리콘층(13, 23)에 캐리어를 가두기 위한 에너지 장벽이 형성된다. 따라서, 제 2 실리콘층(13, 23)에 전자 및 정공을 모두 가둘 수 있는 채널영역을 형성할 수 있다.
종래, SiGe/Si를 주체로 한 헤테로 접합구조를 이용한 CMOSFET(일본국 특개소61-282278호 공보)에서는, 단일의 조성으로 전자 및 정공을 채널영역에 가두기 위한 헤테로 장벽을 형성할 수 없었기 때문에, n채널로 되는 결정층과 p채널로 되는 결정층을 각각의 조성으로 구성하여, 그들을 적층한 구조로 채택하지 않을 수 없었다. 그러나, 그와 같은 구조에서는 결정성장이 복잡해지고, 또한 시스템 효율의 저하를 초래할 우려가 있다. 또한, n채널과 p채널 중 아래쪽이 되는 채널영역은 게이트 절연막으로부터 멀리 떨어지기 때문에, 게이트 전압을 인가해도 충분한 전계가 채널영역에 걸리지 않을 우려도 있다. 더구나, 격자완화를 위한 두꺼운 버퍼층이 불가결하여, 앞서 설명한 바와 같이 신뢰성 및 처리 효율이 낮다는 문제점을 포함하고 있다.
그에 대하여, 본 실시예에서는, Si층 상에 형성된 인장 변형을 받고 있는 Si1-yCy층에서는 전도대, 가전자대에 모두 Si1-yCy층에 캐리어를 가두기 위한 헤테로 장벽이 형성되는 것을 이용하여, Si1-yCy층을 n채널로서 이용할 수도 있고, p채널로서 이용할 수도 있다. 즉, 제 2 실리콘층(13, 23)에 각각 전자, 정공이 고속으로 주행하는 n채널, p채널을 구성할 수 있다. 그 결과, n-MOSFET 및 p-MOSFET의 어느것에서나 채널영역이 되는 제 2 실리콘층(13, 23)을 게이트 절연막에 근접한 위치에 형성할 수 있으므로, 게이트 전극(16, 26)에 인가한 전압에 의한 전계를 확실히 채널영역에 미치게 할 수 있다. 더구나, 상기 종래의 기술과 같은 격자완화를 위한 두꺼운 버퍼층을 필요로 하지 않기 때문에, 제조공정 중의 결정성장 공정이 간략화되어 신뢰성과 시스템 효율의 향상을 도모할 수 있다.
( 제 4 실시예 )
제 4∼제 6 실시예에서도 본 발명의 기본적인 헤테로 접합구조는 도 1에 도시된 구조와 동일하며, Si층으로 이루어지는 제 1 실리콘층 상에 Si1-x-yGexCy층으로 이루어지는 제 2 실리콘층을 적층하는 구조를 전제로 하고 있다.
도 9의 (a)∼(c)는 제 4∼제 6 실시예에 공통하는 탄소를 포함하지 않는 제 1 실리콘층(Si층)과 탄소 및 게르마늄을 포함하는 제 2 실리콘층(Si1-x-yGexCy층)을 적층하기 전의 결정 구조도, 적층 후에 Si1-x-yGexCy층이 인장 변형을 받은 상태를 도시한 결정 구조도 및 적층 후의 Si층과 Si1-x-yGexCy층에 의한 헤테로 접합구조의 밴드도이다.
우선, 도 9의 (a)에 도시된 바와 같이, 탄소 및 게르마늄을 포함하는 제 2 실리콘층(Si1-x-yGexCy층)은 게르마늄 조성(x), 탄소 조성(y)의 관계가 x ＜ 8.2y일 때, 격자 정수가 제 1 실리콘층(Si층)에 비해 작다. 따라서, 도 9의 (b)에 도시된 바와 같이, Si층 상에 Si1-x-yGexCy층을 성장시킨 경우에는 Si1-x-yGexCy층이 인장 변형을 받은 상태가 된다. 특히, 임계막두께(Tc) 이하의 두께로 성장시킨 경우에는, Si1-x-yGexCy층이 큰 인장 변형을 받은 상태가 된다. 이 인장 변형에 의해 Si1-x-yGexCy층의 전도대는 축퇴가 해제되어, 도 9의 (c)에 도시된 바와 같이 △(2)가 밴드 전도대단이 된다. 그 결과, 제 1 실리콘층(52)과의 계면 부근에 전도대의 밴드 불연속이 생긴다.
즉, Si1-x-yGexCy층의 전도대에서는 6중의 축퇴가 해제되어, 2중 및 4중으로 축퇴된 밴드(△(2) 및 △(4))로 분할된다. 이 때, Si1-x-yGexCy층의 전도대단은 2중으로 축퇴된 밴드△(2)로 구성되어, 밴드△(2)의 전자의 유효 질량은 Si층의 전자의 유효 질량보다 작아진다. 또한, 2중으로 축퇴된 밴드△(2)의 에너지 레벨은 Si의 전도대단의 에너지 레벨보다도 낮아지므로, 제 2 실리콘층(Si1-x-yGexCy층)과 제 1 실리콘층(Si층) 사이에 생기는 헤테로 장벽에 의해 전자를 가두는 것이 가능하게 된다.
한편, Si1-x-yGexCy의 가전자대에서도 마찬가지로 축퇴가 해제되어, 라이트 정공(LH)과 헤비 정공(HH) 밴드로 분할된다. 이 때, Si1-x-yGexCy의 가전자대단은 유효 질량이 작은 라이트 정공에 의한 밴드로 구성되고, 이 라이트 정공의 유효 질량은 Si층의 정공보다 작아진다. 또한, 라이트 정공 밴드의 에너지 레벨은 Si의 가전자대의 에너지 레벨보다 높아지므로, 제 2 실리콘층(Si1-x-yGexCy)과 제 1 실리콘층(Si층) 사이에 생기는 헤테로 장벽에 의해 정공을 가두는 것이 가능하게 된다.
이 헤테로 장벽의 크기는 문헌(K.Brunner, W.Winter, K.Eberl, N.Y.Jin- Phillipp, F.Phillipp의 “Fabrication and band alignment of pseudomorphic Si1-yCy,Si1-x-yGexCyand coupled Si1-yCy/Si1-x-yGexCyquantum well structures on Si substrates,” Journal of Crystal Growth 175/176(1997)451-458)에 기재되어 있는바와 같이, 앞서 설명한 Ge를 포함하지 않는 제 2 실리콘층(Si1-yCy)을 이용한 경우에 비해 크게 할 수 있다. 예를 들면, C농도를 6%로 한 경우에, Ge 28%를 포함할 때와 Ge를 전혀 포함하지 않을 때에는 전도대단 및 가전자대단에 생기는 헤테로 장벽의 크기는 하기의 표 1과 같이 된다.
즉, 전도대단에서는 헤테로 장벽이 작아지고, 가전자대단에서는 헤테로 장벽이 커진다. 즉, 인장 변형을 받은 Si1-yCy로부터 인장 변형을 받은 Si1-x-yGexCy쪽이 가전자대단에서의 헤테로 장벽을 크게 할 수 있으므로, 제 2 실리콘층을 Si1-yCy가 아니라 인장 변형을 받은 Si1-x-yGexCy로 구성함으로써, 정공을 가두는 효율이 향상되어 고속동작에 적합한 디바이스가 된다.
또한, Si1-x-yGexCy에서의 x, y의 값을 바꿈으로써, 전도대단의 헤테로 장벽의 크기와 가전자대단의 헤테로 장벽의 크기의 비를 원하는 값으로 조정할 수 있다.
도 10은 본 실시예에 관한 탄소와 게르마늄을 포함하며 또한 인장 변형을 받은 실리콘층을 채널영역으로서 이용한 n-M0SFET의 구조를 도시하는 단면도이다.
도 10에 도시된 바와 같이, p형의 실리콘 기판(50) 상에는 탄소 등을 포함하지 않는 제 1 실리콘층(52), 탄소 및 게르마늄을 포함하며 인장 변형을 받은 제 2 실리콘층(53), 탄소 등을 포함하지 않는 제 3 실리콘층(54)이 UHV-CVD법에 의해 차례로 적층되어 있다. 상기 탄소 및 게르마늄을 포함한 제 2 실리콘층(53)은 전자가 주행하는 채널영역으로서 기능한다.
여기에서, 탄소 및 게르마늄을 포함하는 제 2 실리콘층(53)의 임계막두께에 대하여 설명한다. 도 12는 제 2 실리콘층(53) 중의 탄소·게르마늄의 조성비에 대한 Si1-x-yGexCy층에 전위가 발생하지 않는 임계막두께(Tc)의 변화를 도시한 특성도이다. 도 12에 도시된 바와 같이, 탄소를 포함하지 않는 단결정 실리콘층 상에 형성된 탄소 및 게르마늄을 포함하는 Si1-x-yGexCy라는 조성식으로 나타내는 제 2 실리콘층(53)은 게르마늄 조성(x), 탄소 조성(y)의 관계가 x ＜ 8.2y의 관계에 있고, 그 두께가 임계막두께(Tc) 이하일 때 인장 변형을 받고 또한 전위가 거의 없는 상태가 된다. 본 실시예에서는 전위의 발생을 없애기 위해, 제 2 실리콘층(53)의 두께를 임계막두께(Tc) 이하로 하기 위해 제 2 실리콘층(53)의 게르마늄 조성을 20%로 하고, 탄소 조성을 4%로 하며, 그 막두께를 10nm로 하고 있다.
또한, 제 3 실리콘층(54) 상에는 제 3 실리콘층(54)의 열산화에 의해 형성된 실리콘 산화막으로 이루어지는 게이트 절연막(55)이 설치되어 있고, 또한 그 위에는 게이트 전극(56)이 형성되어 있다. 게이트 전극(56)의 양측에는 n+층으로 이루어지는 소스·드레인 영역(57, 58)이 형성되고, 그 위에는 소스·드레인 전극(59, 60)이 각각 형성되어 있다. 탄소 및 게르마늄을 포함하며 인장 변형을 받은 채널영역인 제 2 실리콘층(53)을 주행하는 전자는 게이트 전극(56)에 인가되는 전압에 의해 제어되고 있다.
도 11의 (a)∼(c)은 도 10에 도시된 n-MOSFET를 동작시키는 경우, 즉 게이트 전극(56)에 양의 전압을 인가하였을 때의 제 1 실리콘층(52), 제 2 실리콘층(53), 제 3 실리콘층(54), 게이트 절연막(55) 및 게이트 전극(56)의 밴드구조를 도시한 도면이다. 단, 도 11의 (a)의 실선부분에서는 밴드구조를 단순화하여 나타내고 있으나, 실제로는 전도대단은 도 11의 (a)의 점선으로 나타낸 바와 같은 형상으로 된다. 또, 도 11의 (b)는 제 1 실리콘층(52)에 고농도 도프층을 설치한 경우의 밴드구조를 나타내고, 도 11의 (c)는 제 3 실리콘층(54)에 고농도 도프층을 설치한 경우의 밴드구조를 나타낸다. 게이트 전극(56)에 인가된 전계에 의해 유기된 전자는 주로 탄소 및 게르마늄을 포함하며 인장 변형을 받은 채널영역인 제 2 실리콘층(53)에 가두어지고, 도 11의 (a)∼(c)의 지면에 수직인 방향(채널방향)으로 주행한다. 즉, 이 실시예에서는, 제 1 실리콘층(52)과 제 2 실리콘층(53) 사이에 형성되는 헤테로 장벽과, 제 2 실리콘층(53)과 제 3 실리콘층(54) 사이에 형성되는 헤테로 장벽에 의해 전자가 제 2 실리콘층(53) 내에 가두어진다. 그리고, 상술한 바와 같이, 이 방향으로 주행하는 전자의 유효 질량은 작고, 결과적으로 전자의 이동도가 향상되어 트랜지스터의 동작속도가 향상된다. 또, 채널영역인 제 2 실리콘층(53)의 전도대의 축퇴가 해제되어 △(2) 및 △(4)의 밴드로 분리하는 것에 의해 각 밴드의 골짜기들 사이의 산란을 억제할 수 있어, 한층 이동도의 향상을 기대할 수 있다.
또한, 본 실시예에서는, 밴드 갭이 큰 제 1, 제 3 실리콘층(52, 54)에 의해 채널영역인 제 2 실리콘층(53)이 끼워진 양자 웰 구조로 되어 있기 때문에, 유기된 전자는 이 양자 웰 내에 가두어져서 전자농도가 높아져도 헤테로 장벽을 넘는 일 없이 안정되게 주행할 수 있다. 즉 GaAs 등의 화합물 반도체를 이용하지 않아도, 저렴한 재료로 양자 웰 구조를 갖는 고기능의 n-M0SFET를 얻을 수 있다.
이상과 같이, 탄소 및 게르마늄을 포함하며 인장 변형을 받은 제 2 실리콘층(53)으로 n-M0SFET의 채널영역을 구성함으로써 n-MOSFET의 속도를 향상시킬 수 있다.
또, 본 실시예에서는, 전자가 주행하는 채널영역인 제 2 실리콘층(53)이 제 3 실리콘층(54)의 아래쪽에 설치된 매립 채널형 MOSFET에 대하여 설명하였지만, 제 3 실리콘층(54)을 갖고 있지 않은, 채널영역인 제 2 실리콘층(53) 상에 직접 게이트 절연막(55)을 성막 혹은 열산화하여 형성한 표면 채널형 M0SFET이라도 상관없다. 그 경우에는, 제 1 실리콘층(52)과 제 2 실리콘층(53) 사이에 형성되는 헤테로 장벽과, 게이트 절연막(55)에 의해 전자가 제 2 실리콘층(53) 내에 가두어지기 때문이다. 그리고, 그 경우에도, 통상의 MOSFET보다는 캐리어를 가두는 효율이 높고, 축퇴가 해제된 밴드△(2)의 전자의 유효 질량이 작기 때문에, 동작속도가 향상되는 효과를 발휘할 수 있다.
또, 도 11의 (a)의 점선으로 나타낸 바와 같이, 제 1 실리콘층(52)과 제 2 실리콘층(53) 사이에는 전자를 축적할 수 있는 에너지 준위의 공동이 형성된다. 또, 제 3 실리콘층(54)과 제 2 실리콘층(53) 사이에도 정공을 축적할 수 있는 에너지 준위의 공동이 형성된다.
그리고, 제 1 실리콘층(52)측의 헤테로 장벽에 근접한 영역에 고농도의 캐리어용 불순물을 포함하는 고농도 도프층을 형성함으로써 상기 2개의 에너지 준위의 공동 중 어느 한쪽을 캐리어 축적층으로서 이용할 수 있어, 소위 HEMT를 구성하는 것도 가능하다(도 11의 (b) 참조). 그 경우, 캐리어를 공급하는 고농도 도프층과 캐리어 축적층인 채널이 공간적으로 분리되어 있기 때문에, 채널을 주행하는 캐리어는 이온화 불순물에 의한 산란을 받는 일 없이 고속으로 주행할 수 있다.
단, 도 11의 (b)에 도시된 에너지 밴드 상태에서, 2개의 공동 중 어느 것이 캐리어 축적층이 될 것인지는 게이트 전극(56)으로의 전압의 정도에 따라 달라진다. 게이트 전극(56)으로의 인가전압이 큰 경우에는, 제 2 실리콘층(53)과 제 3 실리콘층(54) 사이의 에너지 준위의 공동이 캐리어 축적층이 되고, 게이트 전극(56)으로의 인가전압이 작은 경우에는, 제 1 실리콘층(52)과 제 2 실리콘층(53) 사이의 에너지 준위의 공동이 캐리어 축적층이 된다. 또, 게이트 전극(56)으로의 인가전압이 중간적인 값일 때에는, 2개의 에너지 준위의 공동 중 어느 것이나 캐리어 축적층이 될 수 있다.
또, 제 3 실리콘층(54)측의 헤테로 장벽에 근접한 영역에 고농도의 캐리어용 불순물을 포함하는 고농도 도프층을 형성한 경우에는, 제 2 실리콘층(53)과 제 3 실리콘층(54) 사이의 에너지 준위의 공동이 캐리어 축적층으로 되는 HEMT가 구성된다(도 11의 (c) 참조). 그 경우에도, 상술한 바와 같은 이유로 캐리어의 주행속도를 향상시킬 수 있다.
여기에서, 고농도 도프층을 제 3 실리콘층(54)에 형성한 경우(도 11의 (c)의 경우)에는, 각 실리콘층(52∼54) 및 고농도 도프층의 불순물 농도 및 두께, 게이트 전극(56)으로의 전압의 인가상태 등의 사용조건에 따라서는 고농도 도프층 자체가 채널로 되어버릴 우려도 있다. 따라서, 전계효과 트랜지스터의 각부의 구조나 사용조건에 따라, 제 1 실리콘층(52) 또는 제 3 실리콘층(54)의 어느 것에 고농도 도프층을 형성할 것인지를 선택할 수 있다.
또한, 제 3 실리콘층(54)과 제 2 실리콘층(53) 사이의 에너지 준위의 공동(도 11의 (a)의 점선으로 나타낸 부분)을 캐리어 축적층으로 하지 않아도 채널로서 이용할 수 있다. 그 경우, 게이트 절연막(55)의 바로 아래가 아니라, 제 3 실리콘층(54)의 바로 아래에 전자가 주행하는 채널이 존재하게 되어, 상기 제 1 실시예에서 설명한 바와 같이, 일반적인 M0S 트랜지스터에 비하여 높은 동작속도를 실현할 수 있다.
( 제 5 실시예 )
도 13은 본 실시예에 관한 탄소와 게르마늄을 포함하고 또한 인장 변형을 받은 실리콘층을 채널영역으로서 이용한 p-M0SFET의 구조를 도시한 단면도이다.
도 13에 도시된 바와 같이, n형 실리콘 기판(50) 상에는 탄소 등을 포함하지 않는 제 1 실리콘층(62), 탄소 및 게르마늄을 포함하며 인장 변형을 받은 제 2 실리콘층(63), 탄소 등을 포함하지 않는 제 3 실리콘층(64)이 UHV-CVD법에 의해 차례로 적층되어 있다. 상기 탄소 및 게르마늄을 포함한 제 2 실리콘층(63)은 정공이 주행하는 채널영역으로서 기능한다.
상술한 바와 같이, 탄소를 포함하지 않는 Si층 상에 형성된 탄소 및 게르마늄을 포함하는 Si1-x-yGexCy라는 조성식에서 나타나는 제 2 실리콘층(63)은 게르마늄조성(x), 탄소 조성(y)의 관계가 x ＜ 8.2y의 관계에 있을 때, 인장 변형을 받게 된다. 또한, 이 제 2 실리콘층(63)의 두께는 변형에 의한 전위가 발생하지 않도록 임계막두께(Tc) 이하로 하는 것이 바람직하다. 따라서, 본 실시예에서는, 제 2 실리콘층(63)의 게르마늄 조성은 20%로 하고, 탄소 조성은 4%로 하며, 막두께는 10nm로 하고 있다.
또한, 제 3 실리콘층(64) 상에는 제 3 실리콘층(64)의 열산화에 의해 형성된 실리콘 산화막으로 구성되는 게이트 절연막(65)이 설치되어 있고, 또한 그 위에는 게이트 전극(66)이 형성되어 있다. 게이트 전극(66)의 양측에는 p+층으로 이루어지는 소스·드레인 영역(67, 68)이 형성되고, 그 위에는 소스·드레인 전극(69, 70)이 각각 형성되어 있다. 탄소 및 게르마늄을 포함하며 인장 변형을 받은 채널영역인 제 2 실리콘층(63)을 주행하는 정공은 게이트 전극(66)에 인가되는 전압에 의해 제어되고 있다.
상술한 바와 같이, 탄소 및 게르마늄을 포함한 제 2 실리콘층(63)은 게르마늄 조성(x), 탄소 조성(y)의 관계가 x ＜ 8.2y이며 임계막두께(Tc) 이하의 두께의 영역에서는 인장 변형을 받고 또한 전위가 거의 생기지 않는다.
한편, Si1-x-yGexCy의 가전자대에서도 마찬가지로 축퇴가 해제되어, 라이트 정공(LH)과 헤비 정공(HH) 밴드로 분할된다. 이 때, Si1-x-yGexCy의 가전자대단은 유효질량이 작은 라이트 정공에 의한 밴드로 구성되며, 이 라이트 정공의 유효 질량은 제 1 실리콘층(62)의 정공의 유효 질량에 비해 작아진다. 특히, 도 9의 (c)와 도 2의 (c)를 비교하면 알 수 있는 바와 같이, 탄소와 게르마늄을 포함하며 인장 변형을 받은 실리콘층(Si1-x-yGexCy층)의 LH 밴드의 에너지 레벨과 이들을 포함하지 않는 실리콘층의 가전자대단의 에너지 레벨차는 탄소를 포함하며 인장 변형을 받은 실리콘층(Si1-yCy층)의 LH 밴드와 탄소를 포함하지 않는 실리콘층의 가전자대단의 에너지 레벨차에 비해 크다. 따라서, 탄소와 게르마늄을 포함하며 인장 변형을 받은 실리콘층(Si1-x-yGexCy층)을 p채널로서 이용한 경우에는, 탄소를 포함하며 인장 변형을 받은 실리콘층(Si1-yCy층)을 p채널로서 이용하는 경우에 비하여 보다 큰 헤테로 장벽이 형성되기 때문에, 정공을 가두는 효과의 향상을 기대할 수 있다.
도 14의 (a)∼(c)는 도 13에 도시된 p-MOSFET를 동작시키는 경우, 즉 게이트 전극(66)에 음의 전압을 인가하였을 때의 제 1 실리콘층(62), 제 2 실리콘층(63), 제 3 실리콘층(64), 게이트 절연막(65) 및 게이트 전극(66)의 밴드구조를 도시한 도면이다. 단, 도 14의 (a)의 실선부분에서는 밴드구조를 단순화하여 나타내고 있으나, 실제로는 가전자대단은 도 14의 (a)의 점선으로 나타낸 것과 같은 형상으로 된다. 또, 도 14의 (b)는 제 1 실리콘층(62)에 고농도 도프층을 설치한 경우의 밴드구조를 나타내고, 도 14의 (c)는 제 3 실리콘층(64)에 고농도 도프층을 설치한 경우의 밴드구조를 나타낸다. 게이트 전극(66)에 인가된 전계에 의해 유기된 정공은 주로 탄소 및 게르마늄을 포함하며 인장 변형을 받은 채널영역인 제 2 실리콘층(63)에 가두어지고, 도 14의 지면에 수직인 방향(채널방향)으로 주행한다. 즉, 이 실시예에서는, 제 1 실리콘층(62)과 제 2 실리콘층(63) 사이에 형성되는 헤테로 장벽과, 제 2 실리콘층(63)과 제 3 실리콘층(64) 사이에 형성되는 헤테로 장벽에 의해 정공이 제 2 실리콘층(63) 내에 가두어진다. 그리고, 제 2 실리콘층(63)의 가전자대단은 유효 질량이 가벼운 LH 밴드로 구성되어 있기 때문에 이 방향으로 주행하는 정공의 유효 질량은 작고, 결과적으로 정공 이동도가 향상되어 트랜지스터의 동작 속도가 향상된다.
또한, 본 실시예에서는, 밴드 갭이 큰 제 1, 제 3 실리콘층(62, 64)에 의해 채널영역인 제 2 실리콘층(63)이 끼워진 양자 웰 구조로 되어 있기 때문에, 유기된 정공은 이 양자 웰 내에 가두어져서 정공 농도가 높아져도 헤테로 장벽을 넘는 일 없이 안정되게 주행할 수 있다. 즉, GaAs 등의 화합물 반도체를 이용하지 않아도, 저렴한 재료로 양자 웰 구조를 갖는 고기능의 p-M0SFET를 얻을 수 있다.
이상과 같이, p-MOSFET의 채널영역을 탄소 및 게르마늄을 포함하며 인장 변형을 받은 제 2 실리콘층(63)으로 구성함으로써 p-MOSFET의 속도를 향상시킬 수 있다.
또, 본 실시예에서는, 전자가 주행하는 채널영역인 제 2 실리콘층(63)이 제 3 실리콘층(64)의 아래쪽에 설치된 매립 채널형 MOSFET에 대하여 설명하였지만, 제 3 실리콘층(64)을 갖고 있지 않은, 채널영역인 제 2 실리콘층(63) 상에 직접 게이트 절연막(65)을 성막 혹은 열산화하여 형성한 표면 채널형 M0SFET이라도 상관없다. 그 경우에는, 제 1 실리콘층(62)과 제 2 실리콘층(63) 사이에 형성되는 헤테로장벽과, 게이트 절연막(65)에 의해 정공이 제 2 실리콘층(63) 내에 가두어지기 때문이다. 그리고, 그 경우에도, 통상의 MOSFET보다는 캐리어를 가두는 효율이 높고, 축퇴가 해제된 밴드의 라이트 정공의 유효 질량이 작기 때문에, 동작 속도가 향상되는 효과를 발휘할 수 있다.
또, 도 14의 (a)의 점선으로 나타낸 바와 같이, 제 1 실리콘층(62)과 제 2 실리콘층(63) 사이에는 정공을 축적할 수 있는 에너지 준위의 공동이 형성된다. 또, 제 3 실리콘층(64)과 제 2 실리콘층(63) 사이에도 정공을 축적할 수 있는 에너지 준위의 공동이 형성된다.
그리고, 제 1 실리콘층(62)측의 헤테로 장벽에 근접한 영역에 고농도의 캐리어용 불순물을 포함하는 고농도 도프층을 형성함으로써 상기 2개의 에너지 준위의 공동 중 어느 한쪽을 캐리어 축적층으로서 이용할 수 있어, 소위 HEMT를 구성하는 것도 가능하다(도 14의 (b) 참조). 그 경우, 캐리어를 공급하는 고농도 도프층과 캐리어 축적층인 채널이 공간적으로 분리되어 있기 때문에, 채널을 주행하는 캐리어는 이온화 불순물에 의한 산란을 받는 일 없이 고속으로 주행할 수 있다.
단, 도 14의 (b)에 도시된 에너지 밴드 상태에서, 2개의 공동 중 어느 것이 캐리어 축적층이 될 것인지는 게이트 전극(66)으로의 전압의 정도에 따라 다르다. 게이트 전극(66)으로의 인가전압이 큰 경우에는, 제 2 실리콘층(63)과 제 3 실리콘층(64) 사이의 에너지 준위의 공동이 캐리어 축적층이 되고, 게이트 전극(66)으로의 인가전압이 작은 경우에는, 제 1 실리콘층(62)과 제 2 실리콘층(63) 사이의 에너지 준위의 공동이 캐리어 축적층이 된다. 또, 게이트 전극(66)으로의 인가전압이중간적인 값일 때에는, 2개의 에너지 준위의 공동 중 어느것이나 캐리어 축적층이 될 수 있다.
또, 제 3 실리콘층(64)측의 헤테로 장벽에 근접한 영역에 고농도의 캐리어용 불순물을 포함하는 고농도 도프층을 형성한 경우에는, 제 2 실리콘층(63)과 제 3 실리콘층(64) 사이의 에너지 준위의 공동이 캐리어 축적층으로 되는 HEMT가 구성된다(도 14의 (c) 참조). 그 경우에도, 상술한 바와 같은 이유로 캐리어의 주행속도를 향상시킬 수 있다.
여기에서, 고농도 도프층을 제 3 실리콘층(64)에 형성한 경우(도 14의 (c)의 경우)에는, 각 실리콘층(62∼64) 및 고농도 도프층의 불순물 농도 및 두께, 게이트 전극(66)으로의 전압의 인가상태 등의 사용조건에 따라서는, 고농도 도프층 자체가 채널로 되어버릴 우려도 있다. 따라서, 전계효과 트랜지스터의 각부의 구조나 사용조건에 따라, 제 1 실리콘층(62) 또는 제 3 실리콘층(64)의 어느 것에 고농도 도프층을 형성할 것인지를 선택할 수 있다.
또한, 제 3 실리콘층(64)과 제 2 실리콘층(63) 사이의 에너지 준위의 공동(도 14의 (a)의 점선으로 나타낸 부분)을 캐리어 축적층으로 하지 않더라도 채널로서 이용할 수 있다. 그 경우, 게이트 절연막(65)의 바로 아래가 아니라, 제 3 실리콘층(64) 바로 아래에 정공이 주행하는 채널이 존재하게 되어, 상기 제 2 실시예에서 설명한 바와 같이, 일반적인 MOS 트랜지스터에 비해 높은 동작 속도를 실현할 수 있다.
( 제 6 실시예 )
도 15는 본 실시예에 관한 탄소 및 게르마늄을 포함한 실리콘층을 각각의 채널영역으로서 이용한 예인 CMOSFET의 구조를 도시한 단면도이다.
본 실시예의 CMOSFET는 기본적으로는 실리콘 기판(50) 상에 제 4 실시예에서 설명한 n-MOSFET와 제 5 실시예에서 설명한 p-MOSFET가 SiO2분리홈을 통해 인접하여 형성된 구조로 되어 있다. 그리고, n-MOSFET의 아래쪽에는 p웰(51)이 형성되어 있고, p-MOSFET의 아래쪽에는 n웰(61)이 형성되어 있다.
그리고, n-MOSFET에서는 p웰(51) 상에 제 1 실리콘층(52)과, 탄소 및 게르마늄을 포함하는 Si1-x-yGexCy로 이루어지는 제 2 실리콘층(53)과, 탄소 및 게르마늄을 포함하지 않는 제 3 실리콘층(54)이 UHV-CVD법에 의해 차례로 적층되어 있다. 상기 탄소 및 게르마늄을 포함한 제 2 실리콘층(53)은 전자가 주행하는 채널영역으로서 기능한다. 이 제 2 실리콘층(53)에는 인장 변형을 받고, 또한 그 두께는 변형에 의한 전위가 발생하지 않도록 임계막두께(Tc) 이하로 하는 것이 바람직하다. 따라서, 본 실시예에서는, 제 2 실리콘층(53)의 게르마늄 조성은 20%로 하고, 탄소 조성은 4%로 하며, 막두께는 10nm로 하고 있다. 또한, 제 3 실리콘층(54) 상에는 제 3 실리콘층(54)의 열산화에 의해 형성된 실리콘 산화막으로 구성되는 게이트 절연막이 설치되어 있고, 또한 그 위에는 게이트 전극(56)이 형성되어 있다. 게이트 전극 (56)의 양측에는 n+층으로 이루어지는 소스·드레인 영역(57, 58)이 형성되고, 그 위에는 소스·드레인 전극(59, 60)이 각각 형성되어 있다.
한편, p-MOSFET에서는, n웰(61) 상에 제 4 실리콘층(62), 탄소 및 게르마늄을 포함하는 Si1-x-yGexCy로 이루어지는 제 5 실리콘층(63), 탄소 및 게르마늄을 포함하지 않는 제 6 실리콘층(64)이 UHV-CVD법에 의해 차례로 적층되어 있다. 상기 탄소 및 게르마늄을 포함한 제 5 실리콘층(63)은 정공이 주행하는 채널영역으로서 기능한다. p-MOSFET에서도, 제 5 실리콘층(63)의 게르마늄 조성은 20%로 하고, 탄소 조성은 4%로 하며, 막두께는 10nm로 하고 있다. 즉, n-MOSFET의 제 2 실리콘층 (53)과 p-MOSFET의 제 5 실리콘층(63)은 도전형이 반대이지만, 서로 같은 조성을 갖고 있다. 또한, 제 6 실리콘층(64) 상에는 제 6 실리콘층(64)의 열산화에 의해 형성된 실리콘 산화막으로 구성되는 게이트 절연막이 설치되어 있고, 또 그 위에는 게이트 전극(66)이 형성되어 있다. 게이트 전극(66)의 양측에는 p+층으로 이루어지는 소스·드레인 영역(67, 68)이 형성되고, 그 위에는 소스·드레인 전극(69, 70)이 각각 형성되어 있다. 또, n-MOSFET의 제 1 실리콘층(52)과 p-MOSFET의 제 4 실리콘층(62)은 서로 같은 조성을 갖고 있으며, n-MOSFET의 제 3 실리콘층(54)과 p-MOSFET의 제 6 실리콘층(64)도 서로 같은 조성을 갖고 있다.
본 실시예에서는 n-MOSFET 및 p-MOSFET의 쌍방에 있어서, 캐리어가 주행하는 채널영역은 양쪽 모두 탄소 및 게르마늄을 포함하며 인장 변형을 받은 제 2, 제 5 실리콘층(53, 63)으로 구성되어 있다.
상기 제 4, 제 5 실시예에서 설명한 바와 같이, 탄소 및 게르마늄을 포함하며 인장 변형을 받은 제 2, 제 5 실리콘층(53, 63)은 전도대단의 에너지 레벨이 탄소 등을 포함하지 않는 제 1, 제 4 실리콘층(52, 62)에 비해 낮고, 가전자대단의에너지 레벨이 제 1, 제 4 실리콘층(52, 62)에 비해 높게 되어 전도대와 가전자대 양쪽 모두에 제 2, 제 5 실리콘층(53, 63)에 캐리어를 가두기 위한 헤테로 장벽이 형성된다. 따라서, 전자 및 정공의 양쪽을 가둘 수 있는 채널영역을 형성할 수 있다.
종래, SiGe/Si를 주체로 한 헤테로 접합구조를 이용한 CMOSFET(일본국 특개소61-282278호 공보)에서는, 단일의 조성으로 전자 및 정공을 채널영역에 가두기 위한 헤테로 장벽을 형성할 수 없었기 때문에, n채널영역과 p채널영역을 각각의 조성으로 구성하여 그들을 적층한 구조를 채택하지 않을 수 없었다. 그러나, 그와 같은 구조에서는 결정성장이 복잡해지고, 또한 처리효율의 저하를 초래할 우려가 있다. 또한, n채널영역과 p채널영역 중 아래쪽이 되는 채널영역은 게이트 절연막으로부터 멀리 떨어지기 때문에, 게이트 전압을 인가하더라도 충분한 전계가 채널영역에 가해지지 않을 우려도 있다. 더구나, 격자 완화를 위한 두꺼운 버퍼층이 불가결하므로 앞서 설명한 바와 같이 신뢰성과 처리효율이 낮다는 문제점을 포함하고 있다.
그러나, 본 실시예에서는, Si층 상에 형성된 인장 변형을 받고 있는 Si1-x-yGexCy층에서는 전도대와 가전자대에 캐리어를 Si1-x-yGexCy층에 가두기 위한 헤테로 장벽이 형성되는 것을 이용하여, Si1-x-yGexCy층을 n채널로서 이용할 수도 있고, p채널로서 이용할 수도 있다. 즉, 제 2, 제 5 실리콘층(53, 63)에 각각 전자, 정공이 고속으로 주행하는 n채널, p채널을 구성할 수 있다. 그 결과, n-MOSFET 및 p-MOSFET의 어느 것이라도 채널영역이 되는 제 2, 제 5 실리콘층(53, 63)을 게이트 절연막에 근접한 위치에 형성할 수 있으므로, 게이트 전극(56, 66)에 인가한 전압에 의한 전계를 확실하게 채널영역에 미치게 할 수 있다. 더구나, 상기 종래의 기술과 같은 격자완화를 위한 두꺼운 버퍼층을 필요로 하지 않기 때문에, 제조공정 중의 결정성장공정이 간략화되어, 신뢰성과 시스템 효율의 향상을 도모할 수 있다.
더욱이, 탄소와 게르마늄을 포함하며 인장 변형을 받은 실리콘층(Si1-x-yGexCy층)의 LH 밴드의 에너지 레벨과 이들을 포함하지 않는 실리콘층의 가전자대단과의 에너지 레벨차는 탄소를 포함하며 인장 변형을 받은 실리콘층(Si1-yCy층)의 LH 밴드와 탄소를 포함하지 않는 실리콘층의 가전자대단과의 에너지 레벨차에 비해 크다. 따라서, 본 실시예의 CM0SFET 중의 p-MOSFET쪽이 상기 제 3 실시예의 CMOSFET 중의 p-MOSFET보다 큰 헤테로 장벽이 형성되기 때문에, 정공을 가두는 효과의 향상을 기대할 수 있다.
특히, 상술한 바와 같이, 탄소와 게르마늄의 조성비를 바꿈으로써 전도대단에 형성되는 헤테로 장벽의 높이와, 가전자대단에 형성되는 헤테로 장벽의 높이의 비를 원하는 값으로 조정할 수 있으므로, 도 15에 도시된 n-MOSFET의 제 2 실리콘층(53)과, p-MOSFET의 제 5 실리콘층(63)을 공통의 층으로 구성하더라도, 전자 및 정공 양쪽에 대하여 매우 높은 가둠 효율을 얻을 수 있다. 즉, n-MOSFET에서는 도 11에 도시된 에너지 밴드 상태로 동작하고, p-MOSFET에서는 도 14에 도시된 에너지 밴드 상태로 동작하기 때문이다.
( 그 밖의 실시예 )
상기 각 실시예에서는, 제 1, 제 3 실리콘층에는 캐리어용 불순물 이외의 불순물이 포함되어 있지 않다고 하였지만, 본 발명은 이러한 실시예에 한정되는 것은 아니고, 제 1, 제 3 실리콘층에 다소의 탄소나 게르마늄 등이 포함되어 있어도 된다. 즉, 제 2 실리콘층이 제 1 실리콘층으로부터 인장 변형을 받는 구조라면 본 발명의 작용효과는 얻어지기 때문이다.
또한, 상기 각 실시예에서는 본 발명을 MOSFET에 적용한 경우에 대해서만 설명하였지만, 본 발명의 헤테로 장벽을 갖는 구조를 쇼트키형 게이트 구조를 갖는 전계 효과 트랜지스터에 적용하는 것도 가능하다.
본 발명의 반도체 장치에 의하면, 반도체 장치 내의 전계 효과 트랜지스터에 제 1 실리콘층과, 탄소를 포함하며 상기 제 1 실리콘층에 의한 인장 변형을 받은 제 2 실리콘층을 적층하여, 제 2 실리콘층을 전계 효과 트랜지스터의 채널 영역으로서 기능시키도록 하였으므로, 인장 변형을 받은 제 2 실리콘층의 전도대 및 가전자대에서의 밴드의 분할을 이용하여 유효 질량이 작은 전자 또는 정공을 이용한 고속동작형의 n형 및 p형 전계 효과 트랜지스터를 얻을 수 있는 동시에, 막두께의 저감에 의한 전위가 거의 없는 제 2 실리콘층에 의한 특성이 향상되고, 완화를 위한 두꺼운 버퍼층이 불필요하게 됨으로써 제조 원가의 절감을 도모할 수 있다.
또한, 헤테로 접합 부근에서의 제 2 실리콘층의 전도대 및 가전자대의 쌍방에 캐리어를 제 2 실리콘층에 가두기 위한 헤테로 장벽이 형성되는 것을 이용하여,n-M0SFET과 p-MOSFET의 양쪽에 있어서 높은 전계 효과에 의한 양호한 특성을 발휘할 수 있는 CMOSFET의 제공을 도모할 수 있다.
또한, 제 2 실리콘층에 탄소 및 게르마늄을 포함시킴으로써, 탄소 및 게르마늄을 포함하며 인장 변형을 받은 실리콘층의 LH 밴드의 에너지 레벨의 상승효과가 탄소를 포함하며 인장 변형을 받은 실리콘층의 LH 밴드의 에너지 레벨의 상승효과보다 커지는 것을 이용하여, p-MOSFET에서 정공을 가두는 효과가 한층 향상되는 것을 도모할 수 있다.
상술한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (8)

  1. 기판 상에 n채널형 전계 효과 트랜지스터와 p채널형 전계 효과 트랜지스터를 구비한 상보형 디바이스로서 기능하는 반도체 장치에 있어서,
    상기 n채널형 전계 효과 트랜지스터는,
    상기 기판에 설치된 제 1 실리콘층과,
    상기 제 1 실리콘층 상에 형성되어, 탄소 및 게르마늄을 포함하며 상기 제 1 실리콘층에 의한 인장 변형을 받고 n채널이 형성되는 제 1 SiGeC층과,
    상기 제 1 실리콘층 상에 형성된 게이트 전극을 구비하고,
    상기 p채널형 전계 효과 트랜지스터는,
    상기 기판에 설치된 제 2 실리콘층과,
    상기 제 2 실리콘층 상에 형성되어, 탄소 및 게르마늄을 포함하며 상기 제 2 실리콘층에 의한 인장 변형을 받고 p채널이 형성되는 제 2 SiGeC층과,
    상기 제 2 실리콘층 상에 형성된 게이트 전극을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 n채널형 전계 효과 트랜지스터의 제 1 실리콘층과 제 1 SiGeC층과의 사이의 헤테로 장벽에 의해 전자가 가두어지고,
    상기 p채널형 전계 효과 트랜지스터의 제 2 SiGeC층에 정공이 가두어지는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 실리콘층에서의 상기 제 1 SiGeC층의 근방에 형성되고 고농도의 n형 불순물을 포함하는 제 1 고농도 도프층과,
    상기 제 2 실리콘층에서의 상기 제 2 SiGeC층의 근방에 형성되고 고농도의 p형 불순물을 포함하는 제 2 고농도 도프층을 추가로 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 제 1 SiGeC층은 양자 웰로 되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 SiGeC층의 바로 위이면서 상기 게이트 전극의 아래쪽에 형성되어 상기 제 1 SiGeC층에 인장 변형을 주는 제 3 실리콘층과,
    상기 제 2 SiGeC층의 바로 위이면서 상기 게이트 전극의 아래쪽에 형성되어 상기 제 2 SiGeC층에 인장 변형을 주는 제 4 실리콘층을 추가로 구비하고,
    상기 제 1 SiGeC층에서 제 1 SiGeC층과 제 3 실리콘층과의 사이에 형성되는 헤테로 장벽에 의해 전자가 가두어지며,
    상기 제 2 SiGeC층에서 제 2 SiGeC층과 제 4 실리콘층과의 사이에 형성되는헤테로 장벽에 의해 정공이 가두어지는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 3 실리콘층에서의 상기 제 1 SiGeC층의 근방에 형성되고 고농도의 n형 불순물을 포함하는 제 3 고농도 도프층과,
    상기 제 4 실리콘층에서의 상기 제 2 SiGeC층의 근방에 형성되고 고농도의 p형 불순물을 포함하는 제 4 고농도 도프층을 추가로 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항 또는 제 2 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 n채널형 전계 효과 트랜지스터의 게이트 전극의 바로 아래에 형성된 제 1 게이트 절연막과,
    상기 p채널형 전계 효과 트랜지스터의 게이트 전극의 바로 아래에 형성된 제 2 게이트 절연막을 추가로 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항 또는 제 2 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 SiGeC층의 두께는 상기 탄소 및 게르마늄의 조성비로 정해지는 전위 발생을 위한 임계막두께보다 작은 것을 특징으로 하는 반도체 장치.
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Families Citing this family (201)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE60042666D1 (de) * 1999-01-14 2009-09-17 Panasonic Corp Halbleiterbauelement und Verfahren zu dessen Herstellung
JP4216415B2 (ja) * 1999-08-31 2009-01-28 株式会社ルネサステクノロジ 半導体装置
EP1102327B1 (en) * 1999-11-15 2007-10-03 Matsushita Electric Industrial Co., Ltd. Field effect semiconductor device
DE10025264A1 (de) 2000-05-22 2001-11-29 Max Planck Gesellschaft Feldeffekt-Transistor auf der Basis von eingebetteten Clusterstrukturen und Verfahren zu seiner Herstellung
EP1253648A1 (en) * 2000-10-19 2002-10-30 Matsushita Electric Industrial Co., Ltd. P-channel field-effect transistor
US6890835B1 (en) 2000-10-19 2005-05-10 International Business Machines Corporation Layer transfer of low defect SiGe using an etch-back process
JP4511092B2 (ja) * 2000-12-11 2010-07-28 セイコーエプソン株式会社 半導体素子の製造方法
US6844227B2 (en) 2000-12-26 2005-01-18 Matsushita Electric Industrial Co., Ltd. Semiconductor devices and method for manufacturing the same
US6830976B2 (en) * 2001-03-02 2004-12-14 Amberwave Systems Corproation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
JP3678661B2 (ja) * 2001-03-08 2005-08-03 シャープ株式会社 半導体装置
TWI264818B (en) * 2001-04-03 2006-10-21 Matsushita Electric Ind Co Ltd Semiconductor device and its production method
EP1378943A4 (en) * 2001-04-12 2008-04-02 Matsushita Electric Ind Co Ltd SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
EP1265294A3 (en) 2001-06-07 2004-04-07 Matsushita Electric Industrial Co., Ltd. Heterojunction bipolar transistor
CN1395316A (zh) 2001-07-04 2003-02-05 松下电器产业株式会社 半导体器件及其制造方法
WO2003028110A1 (fr) * 2001-09-14 2003-04-03 Matsushita Electric Industrial Co., Ltd. Semi-conducteur
US6621131B2 (en) * 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
WO2003063254A1 (fr) 2002-01-21 2003-07-31 Matsushita Electric Industrial Co., Ltd. Dispositif a semi-conducteurs
US6649492B2 (en) * 2002-02-11 2003-11-18 International Business Machines Corporation Strained Si based layer made by UHV-CVD, and devices therein
KR20030069407A (ko) * 2002-02-20 2003-08-27 한국전자통신연구원 이종접합 구조를 갖는 반도체 소자의 시모스 트랜지스터제조 방법
US6635909B2 (en) * 2002-03-19 2003-10-21 International Business Machines Corporation Strained fin FETs structure and method
US6818938B1 (en) 2002-12-10 2004-11-16 National Semiconductor Corporation MOS transistor and method of forming the transistor with a channel region in a layer of composite material
US7098095B1 (en) 2002-12-10 2006-08-29 National Semiconductor Corporation Method of forming a MOS transistor with a layer of silicon germanium carbon
US7045401B2 (en) * 2003-06-23 2006-05-16 Sharp Laboratories Of America, Inc. Strained silicon finFET device
US7586116B2 (en) * 2003-06-26 2009-09-08 Mears Technologies, Inc. Semiconductor device having a semiconductor-on-insulator configuration and a superlattice
US20060243964A1 (en) * 2003-06-26 2006-11-02 Rj Mears, Llc Method for making a semiconductor device having a semiconductor-on-insulator configuration and a superlattice
US6897472B2 (en) * 2003-06-26 2005-05-24 Rj Mears, Llc Semiconductor device including MOSFET having band-engineered superlattice
US7045377B2 (en) * 2003-06-26 2006-05-16 Rj Mears, Llc Method for making a semiconductor device including a superlattice and adjacent semiconductor layer with doped regions defining a semiconductor junction
US20060267130A1 (en) * 2003-06-26 2006-11-30 Rj Mears, Llc Semiconductor Device Including Shallow Trench Isolation (STI) Regions with a Superlattice Therebetween
US20040262594A1 (en) * 2003-06-26 2004-12-30 Rj Mears, Llc Semiconductor structures having improved conductivity effective mass and methods for fabricating same
US7514328B2 (en) * 2003-06-26 2009-04-07 Mears Technologies, Inc. Method for making a semiconductor device including shallow trench isolation (STI) regions with a superlattice therebetween
US7446002B2 (en) * 2003-06-26 2008-11-04 Mears Technologies, Inc. Method for making a semiconductor device comprising a superlattice dielectric interface layer
US7045813B2 (en) * 2003-06-26 2006-05-16 Rj Mears, Llc Semiconductor device including a superlattice with regions defining a semiconductor junction
US7202494B2 (en) * 2003-06-26 2007-04-10 Rj Mears, Llc FINFET including a superlattice
US20040266116A1 (en) * 2003-06-26 2004-12-30 Rj Mears, Llc Methods of fabricating semiconductor structures having improved conductivity effective mass
US20060289049A1 (en) * 2003-06-26 2006-12-28 Rj Mears, Llc Semiconductor Device Having a Semiconductor-on-Insulator (SOI) Configuration and Including a Superlattice on a Thin Semiconductor Layer
US20050279991A1 (en) * 2003-06-26 2005-12-22 Rj Mears, Llc Semiconductor device including a superlattice having at least one group of substantially undoped layers
US20060220118A1 (en) * 2003-06-26 2006-10-05 Rj Mears, Llc Semiconductor device including a dopant blocking superlattice
US7659539B2 (en) 2003-06-26 2010-02-09 Mears Technologies, Inc. Semiconductor device including a floating gate memory cell with a superlattice channel
US7586165B2 (en) * 2003-06-26 2009-09-08 Mears Technologies, Inc. Microelectromechanical systems (MEMS) device including a superlattice
US20060292765A1 (en) * 2003-06-26 2006-12-28 Rj Mears, Llc Method for Making a FINFET Including a Superlattice
US20070010040A1 (en) * 2003-06-26 2007-01-11 Rj Mears, Llc Method for Making a Semiconductor Device Including a Strained Superlattice Layer Above a Stress Layer
US20070020860A1 (en) * 2003-06-26 2007-01-25 Rj Mears, Llc Method for Making Semiconductor Device Including a Strained Superlattice and Overlying Stress Layer and Related Methods
US7491587B2 (en) * 2003-06-26 2009-02-17 Mears Technologies, Inc. Method for making a semiconductor device having a semiconductor-on-insulator (SOI) configuration and including a superlattice on a thin semiconductor layer
US7531850B2 (en) * 2003-06-26 2009-05-12 Mears Technologies, Inc. Semiconductor device including a memory cell with a negative differential resistance (NDR) device
US7598515B2 (en) * 2003-06-26 2009-10-06 Mears Technologies, Inc. Semiconductor device including a strained superlattice and overlying stress layer and related methods
WO2005018005A1 (en) * 2003-06-26 2005-02-24 Rj Mears, Llc Semiconductor device including mosfet having band-engineered superlattice
US20060231857A1 (en) * 2003-06-26 2006-10-19 Rj Mears, Llc Method for making a semiconductor device including a memory cell with a negative differential resistance (ndr) device
US20060273299A1 (en) * 2003-06-26 2006-12-07 Rj Mears, Llc Method for making a semiconductor device including a dopant blocking superlattice
US20070063185A1 (en) * 2003-06-26 2007-03-22 Rj Mears, Llc Semiconductor device including a front side strained superlattice layer and a back side stress layer
US7531828B2 (en) * 2003-06-26 2009-05-12 Mears Technologies, Inc. Semiconductor device including a strained superlattice between at least one pair of spaced apart stress regions
US7227174B2 (en) * 2003-06-26 2007-06-05 Rj Mears, Llc Semiconductor device including a superlattice and adjacent semiconductor layer with doped regions defining a semiconductor junction
US7531829B2 (en) * 2003-06-26 2009-05-12 Mears Technologies, Inc. Semiconductor device including regions of band-engineered semiconductor superlattice to reduce device-on resistance
US20060011905A1 (en) * 2003-06-26 2006-01-19 Rj Mears, Llc Semiconductor device comprising a superlattice dielectric interface layer
US6833294B1 (en) 2003-06-26 2004-12-21 Rj Mears, Llc Method for making semiconductor device including band-engineered superlattice
US20050282330A1 (en) * 2003-06-26 2005-12-22 Rj Mears, Llc Method for making a semiconductor device including a superlattice having at least one group of substantially undoped layers
US7535041B2 (en) * 2003-06-26 2009-05-19 Mears Technologies, Inc. Method for making a semiconductor device including regions of band-engineered semiconductor superlattice to reduce device-on resistance
US7229902B2 (en) * 2003-06-26 2007-06-12 Rj Mears, Llc Method for making a semiconductor device including a superlattice with regions defining a semiconductor junction
US20070015344A1 (en) * 2003-06-26 2007-01-18 Rj Mears, Llc Method for Making a Semiconductor Device Including a Strained Superlattice Between at Least One Pair of Spaced Apart Stress Regions
US7153763B2 (en) 2003-06-26 2006-12-26 Rj Mears, Llc Method for making a semiconductor device including band-engineered superlattice using intermediate annealing
US20070020833A1 (en) * 2003-06-26 2007-01-25 Rj Mears, Llc Method for Making a Semiconductor Device Including a Channel with a Non-Semiconductor Layer Monolayer
US20070063186A1 (en) * 2003-06-26 2007-03-22 Rj Mears, Llc Method for making a semiconductor device including a front side strained superlattice layer and a back side stress layer
US7612366B2 (en) * 2003-06-26 2009-11-03 Mears Technologies, Inc. Semiconductor device including a strained superlattice layer above a stress layer
US6921982B2 (en) * 2003-07-21 2005-07-26 International Business Machines Corporation FET channel having a strained lattice structure along multiple surfaces
US7238985B2 (en) * 2003-08-13 2007-07-03 International Rectifier Corporation Trench type mosgated device with strained layer on trench sidewall
US7355253B2 (en) * 2003-08-22 2008-04-08 International Business Machines Corporation Strained-channel Fin field effect transistor (FET) with a uniform channel thickness and separate gates
SG152949A1 (en) * 2003-08-26 2009-06-29 Taiwan Semiconductor Mfg Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
CN101359598B (zh) * 2003-09-04 2010-06-09 台湾积体电路制造股份有限公司 应变沟道半导体结构的制造方法
US7037770B2 (en) * 2003-10-20 2006-05-02 International Business Machines Corporation Method of manufacturing strained dislocation-free channels for CMOS
US6902965B2 (en) * 2003-10-31 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Strained silicon structure
US7183593B2 (en) * 2003-12-05 2007-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Heterostructure resistor and method of forming the same
SG151102A1 (en) * 2003-12-18 2009-04-30 Taiwan Semiconductor Mfg Strained channel complementary field-effect transistors and methods of manufacture
US7223679B2 (en) * 2003-12-24 2007-05-29 Intel Corporation Transistor gate electrode having conductor material layer
US7005333B2 (en) 2003-12-30 2006-02-28 Infineon Technologies Ag Transistor with silicon and carbon layer in the channel region
US7002224B2 (en) * 2004-02-03 2006-02-21 Infineon Technologies Ag Transistor with doped gate dielectric
US7094671B2 (en) 2004-03-22 2006-08-22 Infineon Technologies Ag Transistor with shallow germanium implantation region in channel
US7791107B2 (en) * 2004-06-16 2010-09-07 Massachusetts Institute Of Technology Strained tri-channel layer for semiconductor-based electronic devices
US7288448B2 (en) * 2004-08-24 2007-10-30 Orlowski Marius K Method and apparatus for mobility enhancement in a semiconductor device
US20060234455A1 (en) * 2005-04-19 2006-10-19 Chien-Hao Chen Structures and methods for forming a locally strained transistor
US7687841B2 (en) * 2005-08-02 2010-03-30 Micron Technology, Inc. Scalable high performance carbon nanotube field effect transistor
CN100442476C (zh) * 2005-09-29 2008-12-10 中芯国际集成电路制造(上海)有限公司 用于cmos技术的应变感应迁移率增强纳米器件及工艺
CN1959957B (zh) * 2005-10-31 2010-05-05 中芯国际集成电路制造(上海)有限公司 使用应变硅用于晶体管的集成设计方法和结构
CN1959959B (zh) * 2005-10-31 2010-04-21 中芯国际集成电路制造(上海)有限公司 使用应变硅用于集成pmos和nmos晶体管的单掩模设计方法和结构
US20070252223A1 (en) * 2005-12-05 2007-11-01 Massachusetts Institute Of Technology Insulated gate devices and method of making same
TWI316294B (en) * 2005-12-22 2009-10-21 Mears Technologies Inc Method for making an electronic device including a selectively polable superlattice
US7517702B2 (en) * 2005-12-22 2009-04-14 Mears Technologies, Inc. Method for making an electronic device including a poled superlattice having a net electrical dipole moment
US8900980B2 (en) * 2006-01-20 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Defect-free SiGe source/drain formation by epitaxy-free process
US7700447B2 (en) * 2006-02-21 2010-04-20 Mears Technologies, Inc. Method for making a semiconductor device comprising a lattice matching layer
US7691698B2 (en) * 2006-02-21 2010-04-06 International Business Machines Corporation Pseudomorphic Si/SiGe/Si body device with embedded SiGe source/drain
US7560326B2 (en) 2006-05-05 2009-07-14 International Business Machines Corporation Silicon/silcion germaninum/silicon body device with embedded carbon dopant
US7279758B1 (en) * 2006-05-24 2007-10-09 International Business Machines Corporation N-channel MOSFETs comprising dual stressors, and methods for forming the same
US8063397B2 (en) * 2006-06-28 2011-11-22 Massachusetts Institute Of Technology Semiconductor light-emitting structure and graded-composition substrate providing yellow-green light emission
JP4916247B2 (ja) * 2006-08-08 2012-04-11 トヨタ自動車株式会社 炭化珪素半導体装置及びその製造方法
US7781827B2 (en) 2007-01-24 2010-08-24 Mears Technologies, Inc. Semiconductor device with a vertical MOSFET including a superlattice and related methods
US7928425B2 (en) * 2007-01-25 2011-04-19 Mears Technologies, Inc. Semiconductor device including a metal-to-semiconductor superlattice interface layer and related methods
US20080179636A1 (en) * 2007-01-27 2008-07-31 International Business Machines Corporation N-fets with tensilely strained semiconductor channels, and method for fabricating same using buried pseudomorphic layers
US7863066B2 (en) * 2007-02-16 2011-01-04 Mears Technologies, Inc. Method for making a multiple-wavelength opto-electronic device including a superlattice
US7880161B2 (en) 2007-02-16 2011-02-01 Mears Technologies, Inc. Multiple-wavelength opto-electronic device including a superlattice
US7928426B2 (en) 2007-03-27 2011-04-19 Intel Corporation Forming a non-planar transistor having a quantum well channel
US7812339B2 (en) * 2007-04-23 2010-10-12 Mears Technologies, Inc. Method for making a semiconductor device including shallow trench isolation (STI) regions with maskless superlattice deposition following STI formation and related structures
US7812370B2 (en) * 2007-07-25 2010-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Tunnel field-effect transistor with narrow band-gap channel and strong gate coupling
JP5156419B2 (ja) * 2008-02-05 2013-03-06 日本電信電話株式会社 半導体素子
WO2009111305A2 (en) * 2008-03-04 2009-09-11 Hvvi Semiconductors, Inc. Silicon-germanium-carbon semiconductor structure
US7834345B2 (en) * 2008-09-05 2010-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Tunnel field-effect transistors with superlattice channels
US8587075B2 (en) * 2008-11-18 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Tunnel field-effect transistor with metal source
US8816391B2 (en) 2009-04-01 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain engineering of devices with high-mobility channels
CN101853882B (zh) 2009-04-01 2016-03-23 台湾积体电路制造股份有限公司 具有改进的开关电流比的高迁移率多面栅晶体管
US8455860B2 (en) 2009-04-30 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing source/drain resistance of III-V based transistors
US9768305B2 (en) 2009-05-29 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Gradient ternary or quaternary multiple-gate transistor
US8617976B2 (en) 2009-06-01 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain re-growth for manufacturing III-V based transistors
US8698244B2 (en) * 2009-11-30 2014-04-15 International Business Machines Corporation Silicon-on-insulator (SOI) structure configured for reduced harmonics, design structure and method
US8471340B2 (en) 2009-11-30 2013-06-25 International Business Machines Corporation Silicon-on-insulator (SOI) structure configured for reduced harmonics and method of forming the structure
US20110215376A1 (en) * 2010-03-08 2011-09-08 International Business Machines Corporation Pre-gate, source/drain strain layer formation
CN102870245B (zh) * 2010-05-07 2015-07-29 独立行政法人科学技术振兴机构 功能设备的制造方法、场效应晶体管和薄膜晶体管
CN103094338B (zh) * 2011-11-01 2015-09-09 中国科学院微电子研究所 半导体器件及其制造方法
US8816326B2 (en) 2011-11-01 2014-08-26 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device and manufacturing method thereof
EP2701198A3 (en) 2012-08-24 2017-06-28 Imec Device with strained layer for quantum well confinement and method for manufacturing thereof
EP2741337B1 (en) 2012-12-07 2018-04-11 IMEC vzw Semiconductor heterostructure field effect transistor and method for making thereof
CN106104805B (zh) 2013-11-22 2020-06-16 阿托梅拉公司 包括超晶格穿通停止层堆叠的垂直半导体装置和相关方法
WO2015077580A1 (en) 2013-11-22 2015-05-28 Mears Technologies, Inc. Semiconductor devices including superlattice depletion layer stack and related methods
US9716147B2 (en) 2014-06-09 2017-07-25 Atomera Incorporated Semiconductor devices with enhanced deterministic doping and related methods
US9406799B2 (en) * 2014-10-21 2016-08-02 Globalfoundries Inc. High mobility PMOS and NMOS devices having Si—Ge quantum wells
US9722046B2 (en) 2014-11-25 2017-08-01 Atomera Incorporated Semiconductor device including a superlattice and replacement metal gate structure and related methods
CN107771355B (zh) 2015-05-15 2022-01-14 阿托梅拉公司 具有超晶格和在不同深度处的穿通停止(pts)层的半导体装置和相关方法
US9721790B2 (en) 2015-06-02 2017-08-01 Atomera Incorporated Method for making enhanced semiconductor structures in single wafer processing chamber with desired uniformity control
US9558939B1 (en) 2016-01-15 2017-01-31 Atomera Incorporated Methods for making a semiconductor device including atomic layer structures using N2O as an oxygen source
US10109342B2 (en) 2016-05-11 2018-10-23 Atomera Incorporated Dram architecture to reduce row activation circuitry power and peripheral leakage and related methods
US10170603B2 (en) 2016-08-08 2019-01-01 Atomera Incorporated Semiconductor device including a resonant tunneling diode structure with electron mean free path control layers
US10191105B2 (en) 2016-08-17 2019-01-29 Atomera Incorporated Method for making a semiconductor device including threshold voltage measurement circuitry
TWI723262B (zh) 2017-05-16 2021-04-01 美商安托梅拉公司 包含超晶格作為吸除層之半導體元件及方法
WO2018231929A1 (en) 2017-06-13 2018-12-20 Atomera Incorporated Semiconductor device with recessed channel array transistor (rcat) including a superlattice and associated methods
US10109479B1 (en) 2017-07-31 2018-10-23 Atomera Incorporated Method of making a semiconductor device with a buried insulating layer formed by annealing a superlattice
EP3669401B1 (en) 2017-08-18 2023-08-02 Atomera Incorporated Manufacturing method for a semiconductor device including the removal of non-monocrystalline stringer adjacent a superlattice-sti interface
US10355151B2 (en) 2017-12-15 2019-07-16 Atomera Incorporated CMOS image sensor including photodiodes with overlying superlattices to reduce crosstalk
US10529768B2 (en) 2017-12-15 2020-01-07 Atomera Incorporated Method for making CMOS image sensor including pixels with read circuitry having a superlattice
US10396223B2 (en) 2017-12-15 2019-08-27 Atomera Incorporated Method for making CMOS image sensor with buried superlattice layer to reduce crosstalk
WO2019118840A1 (en) 2017-12-15 2019-06-20 Atomera Incorporated Cmos image sensor including stacked semiconductor chips and readout circuitry including a superlattice and related methods
US10304881B1 (en) 2017-12-15 2019-05-28 Atomera Incorporated CMOS image sensor with buried superlattice layer to reduce crosstalk
US10367028B2 (en) 2017-12-15 2019-07-30 Atomera Incorporated CMOS image sensor including stacked semiconductor chips and image processing circuitry including a superlattice
US10461118B2 (en) 2017-12-15 2019-10-29 Atomera Incorporated Method for making CMOS image sensor including photodiodes with overlying superlattices to reduce crosstalk
US10276625B1 (en) 2017-12-15 2019-04-30 Atomera Incorporated CMOS image sensor including superlattice to enhance infrared light absorption
US10529757B2 (en) 2017-12-15 2020-01-07 Atomera Incorporated CMOS image sensor including pixels with read circuitry having a superlattice
US10608027B2 (en) 2017-12-15 2020-03-31 Atomera Incorporated Method for making CMOS image sensor including stacked semiconductor chips and image processing circuitry including a superlattice
US10361243B2 (en) 2017-12-15 2019-07-23 Atomera Incorporated Method for making CMOS image sensor including superlattice to enhance infrared light absorption
US10608043B2 (en) 2017-12-15 2020-03-31 Atomera Incorporation Method for making CMOS image sensor including stacked semiconductor chips and readout circuitry including a superlattice
US10615209B2 (en) 2017-12-15 2020-04-07 Atomera Incorporated CMOS image sensor including stacked semiconductor chips and readout circuitry including a superlattice
WO2019173668A1 (en) 2018-03-08 2019-09-12 Atomera Incorporated Semiconductor device including enhanced contact structures having a superlattice and related methods
US10727049B2 (en) 2018-03-09 2020-07-28 Atomera Incorporated Method for making a semiconductor device including compound semiconductor materials and an impurity and point defect blocking superlattice
US10468245B2 (en) 2018-03-09 2019-11-05 Atomera Incorporated Semiconductor device including compound semiconductor materials and an impurity and point defect blocking superlattice
WO2019173630A1 (en) 2018-03-09 2019-09-12 Atomera Incorporated Semiconductor device and method including compound semiconductor materials and an impurity and point defect blocking superlattice
WO2019199923A1 (en) 2018-04-12 2019-10-17 Atomera Incorporated Semiconductor device and method including vertically integrated optical and electronic devices and comprising a superlattice
US11664459B2 (en) 2018-04-12 2023-05-30 Atomera Incorporated Method for making an inverted T channel field effect transistor (ITFET) including a superlattice
TWI720587B (zh) 2018-08-30 2021-03-01 美商安托梅拉公司 用於製作具較低缺陷密度超晶格結構之方法及元件
US10811498B2 (en) 2018-08-30 2020-10-20 Atomera Incorporated Method for making superlattice structures with reduced defect densities
US10566191B1 (en) 2018-08-30 2020-02-18 Atomera Incorporated Semiconductor device including superlattice structures with reduced defect densities
US20200135489A1 (en) 2018-10-31 2020-04-30 Atomera Incorporated Method for making a semiconductor device including a superlattice having nitrogen diffused therein
US10840336B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Semiconductor device with metal-semiconductor contacts including oxygen insertion layer to constrain dopants and related methods
US10580866B1 (en) 2018-11-16 2020-03-03 Atomera Incorporated Semiconductor device including source/drain dopant diffusion blocking superlattices to reduce contact resistance
CN113228293A (zh) 2018-11-16 2021-08-06 阿托梅拉公司 包括具有减小的接触电阻的本体接触部掺杂剂扩散阻挡超晶格的半导体器件和方法以及相关方法
US10580867B1 (en) 2018-11-16 2020-03-03 Atomera Incorporated FINFET including source and drain regions with dopant diffusion blocking superlattice layers to reduce contact resistance
US10840335B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Method for making semiconductor device including body contact dopant diffusion blocking superlattice to reduce contact resistance
EP3871270A1 (en) 2018-11-16 2021-09-01 Atomera Incorporated Finfet including source and drain regions with dopant diffusion blocking superlattice layers to reduce contact resistance and associated methods
CN113228295A (zh) 2018-11-16 2021-08-06 阿托梅拉公司 包括源极/漏极掺杂剂扩散阻挡超晶格以减小接触电阻的半导体器件和相关方法
US10854717B2 (en) 2018-11-16 2020-12-01 Atomera Incorporated Method for making a FINFET including source and drain dopant diffusion blocking superlattices to reduce contact resistance
US10818755B2 (en) 2018-11-16 2020-10-27 Atomera Incorporated Method for making semiconductor device including source/drain dopant diffusion blocking superlattices to reduce contact resistance
US10840337B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Method for making a FINFET having reduced contact resistance
US10847618B2 (en) 2018-11-16 2020-11-24 Atomera Incorporated Semiconductor device including body contact dopant diffusion blocking superlattice having reduced contact resistance
US10593761B1 (en) 2018-11-16 2020-03-17 Atomera Incorporated Method for making a semiconductor device having reduced contact resistance
US11329154B2 (en) 2019-04-23 2022-05-10 Atomera Incorporated Semiconductor device including a superlattice and an asymmetric channel and related methods
US10937888B2 (en) 2019-07-17 2021-03-02 Atomera Incorporated Method for making a varactor with a hyper-abrupt junction region including spaced-apart superlattices
US10840388B1 (en) 2019-07-17 2020-11-17 Atomera Incorporated Varactor with hyper-abrupt junction region including a superlattice
TWI772839B (zh) 2019-07-17 2022-08-01 美商安托梅拉公司 設有含分隔超晶格之突陡接面區之可變電容器及相關方法
US10937868B2 (en) 2019-07-17 2021-03-02 Atomera Incorporated Method for making semiconductor devices with hyper-abrupt junction region including spaced-apart superlattices
US11183565B2 (en) 2019-07-17 2021-11-23 Atomera Incorporated Semiconductor devices including hyper-abrupt junction region including spaced-apart superlattices and related methods
US10868120B1 (en) 2019-07-17 2020-12-15 Atomera Incorporated Method for making a varactor with hyper-abrupt junction region including a superlattice
US10825901B1 (en) 2019-07-17 2020-11-03 Atomera Incorporated Semiconductor devices including hyper-abrupt junction region including a superlattice
US10825902B1 (en) 2019-07-17 2020-11-03 Atomera Incorporated Varactor with hyper-abrupt junction region including spaced-apart superlattices
US10879357B1 (en) 2019-07-17 2020-12-29 Atomera Incorporated Method for making a semiconductor device having a hyper-abrupt junction region including a superlattice
TWI751609B (zh) 2019-07-17 2022-01-01 美商安托梅拉公司 設有含超晶格之突陡接面區之可變電容器及相關方法
TWI747377B (zh) 2019-07-17 2021-11-21 美商安托梅拉公司 設有含超晶格之突陡接面區之半導體元件及相關方法
US11437487B2 (en) 2020-01-14 2022-09-06 Atomera Incorporated Bipolar junction transistors including emitter-base and base-collector superlattices
US11177351B2 (en) 2020-02-26 2021-11-16 Atomera Incorporated Semiconductor device including a superlattice with different non-semiconductor material monolayers
US11302823B2 (en) 2020-02-26 2022-04-12 Atomera Incorporated Method for making semiconductor device including a superlattice with different non-semiconductor material monolayers
TW202234700A (zh) 2020-02-26 2022-09-01 美商安托梅拉公司 包含具有不同非半導體材料單層的超晶格之半導體元件及其相關方法
US11075078B1 (en) 2020-03-06 2021-07-27 Atomera Incorporated Method for making a semiconductor device including a superlattice within a recessed etch
US11569368B2 (en) 2020-06-11 2023-01-31 Atomera Incorporated Method for making semiconductor device including a superlattice and providing reduced gate leakage
US11469302B2 (en) 2020-06-11 2022-10-11 Atomera Incorporated Semiconductor device including a superlattice and providing reduced gate leakage
TWI789780B (zh) 2020-06-11 2023-01-11 美商安托梅拉公司 包含超晶格且提供低閘極漏電之半導體元件及相關方法
US11837634B2 (en) * 2020-07-02 2023-12-05 Atomera Incorporated Semiconductor device including superlattice with oxygen and carbon monolayers
WO2022006396A1 (en) 2020-07-02 2022-01-06 Atomera Incorporated Method for making a semiconductor device using superlattices with different non-semiconductor thermal stabilities
EP4295409A1 (en) 2021-03-03 2023-12-27 Atomera Incorporated Radio frequency (rf) semiconductor devices including a ground plane layer having a superlattice and associated methods
US11810784B2 (en) 2021-04-21 2023-11-07 Atomera Incorporated Method for making semiconductor device including a superlattice and enriched silicon 28 epitaxial layer
TWI806553B (zh) 2021-04-21 2023-06-21 美商安托梅拉公司 包含超晶格及富集矽２８磊晶層之半導體元件及相關方法
US11923418B2 (en) 2021-04-21 2024-03-05 Atomera Incorporated Semiconductor device including a superlattice and enriched silicon 28 epitaxial layer
WO2022245889A1 (en) 2021-05-18 2022-11-24 Atomera Incorporated Semiconductor device including a superlattice providing metal work function tuning and associated methods
US11682712B2 (en) 2021-05-26 2023-06-20 Atomera Incorporated Method for making semiconductor device including superlattice with O18 enriched monolayers
US11728385B2 (en) 2021-05-26 2023-08-15 Atomera Incorporated Semiconductor device including superlattice with O18 enriched monolayers
TWI812186B (zh) 2021-05-26 2023-08-11 美商安托梅拉公司 包含具氧１８富集單層之超晶格之半導體元件及相關方法
US11631584B1 (en) 2021-10-28 2023-04-18 Atomera Incorporated Method for making semiconductor device with selective etching of superlattice to define etch stop layer
US11721546B2 (en) 2021-10-28 2023-08-08 Atomera Incorporated Method for making semiconductor device with selective etching of superlattice to accumulate non-semiconductor atoms
WO2024054282A2 (en) 2022-06-21 2024-03-14 Atomera Incorporated Semiconductor devices with embedded quantum dots and related methods
WO2024044076A1 (en) 2022-08-23 2024-02-29 Atomera Incorporated Image sensor devices including a superlattice and related methods

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2569058B2 (ja) 1987-07-10 1997-01-08 株式会社日立製作所 半導体装置
US5442205A (en) * 1991-04-24 1995-08-15 At&T Corp. Semiconductor heterostructure devices with strained semiconductor layers
US5241214A (en) * 1991-04-29 1993-08-31 Massachusetts Institute Of Technology Oxides and nitrides of metastabale group iv alloys and nitrides of group iv elements and semiconductor devices formed thereof
US5561302A (en) * 1994-09-26 1996-10-01 Motorola, Inc. Enhanced mobility MOSFET device and method
JPH0982944A (ja) 1995-09-18 1997-03-28 Toshiba Corp 歪シリコン電界効果トランジスタ及びその製造方法
US6399970B2 (en) * 1996-09-17 2002-06-04 Matsushita Electric Industrial Co., Ltd. FET having a Si/SiGeC heterojunction channel

Also Published As

Publication number Publication date
US6472685B2 (en) 2002-10-29
US20020011628A1 (en) 2002-01-31
EP0921575A2 (en) 1999-06-09
CN1218994A (zh) 1999-06-09
TW408474B (en) 2000-10-11
CN1153300C (zh) 2004-06-09
JPH11233771A (ja) 1999-08-27
EP0921575A3 (en) 1999-08-25
KR19990062755A (ko) 1999-07-26
JP3443343B2 (ja) 2003-09-02

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