TW408474B - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
TW408474B
TW408474B TW087119916A TW87119916A TW408474B TW 408474 B TW408474 B TW 408474B TW 087119916 A TW087119916 A TW 087119916A TW 87119916 A TW87119916 A TW 87119916A TW 408474 B TW408474 B TW 408474B
Authority
TW
Taiwan
Prior art keywords
silicon layer
layer
silicon
semiconductor device
channel
Prior art date
Application number
TW087119916A
Other languages
English (en)
Inventor
Takeshi Takagi
Original Assignee
Matsushita Electric Ind Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Ind Co Ltd filed Critical Matsushita Electric Ind Co Ltd
Application granted granted Critical
Publication of TW408474B publication Critical patent/TW408474B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Element Separation (AREA)

Description

五、發明說明（丨） ------ [發明所屬之技術領域] β本π明係關於一種具備場效電晶體之半導體裝置，特別 將拉伸應變給與載子移動的通道層而使子動度 提向者的改良。 .
[習知技術] ^开/成於石夕基板上的電晶體，金屬一絕緣臈一半導體 (M IS)型場效電晶體是主流。作為使此電晶體特性提高的 方法’已報告將拉伸應變給與矽通道層的方法（J. Welser et al.， Strain dependence of the performance enhancement in strained-Si n-MOSFETs," IEDM Tech.
Dl§_ 1994, pm.及K. Rim al_，"Enhanced h〇1e mobilities in surface-channel strained-Si p-M0SFETs，,t lEm Tech. Dig. 1995，p.517.)。 圖1 6為顯示由上述方法所形成的場效電晶體之半導體區 域基本構造的截面圖。如同圖所示，半導體區域基本構 造’係在秒基板丨〇 〇上依次設置錯含量從〇到X傾斜增加的 矽鍺缓衝層1 01、被晶格缓和的矽η錯< 層丨〇2及受到拉伸應 變的矽層1 0 3。這是.藉由使形成於矽鍺缓衝層1 〇】上的碎/ 錯x層1 0 2晶格緩和’將;g夕η錯、.層1 〇 2的晶格常數增大成和 無應變的發鍺相等’以將拉伸應變給與生長於其上的硬層 103 。 ” 曰 圖1 7 (a )〜（c )分別依次為顯示發,錯χ層和矽層之層疊前 晶格狀恋的結晶構造圖、顯示層疊後矽層受到拉伸應變的 狀態的結晶構造圖及矽η錯< 層和矽層之異質接合構^ =能
第4頁
_____ ^08474 五、發明說明（2) 帶圖。如圖17(a)所示，由於矽結晶的晶格常數比矽^鍺^ 結晶的晶格常數小，所以在矽1-χ錯χ .層上使矽層磊晶生長， 如圖丨7(b)所示，矽層就因矽層而受到拉伸應變。其 結果，由矽η鍺，層及受到拉伸應變的矽層構成的異賓接合 構造的能帶（energy band)成為如圖17((：)所示。即，由於 矽層受到拉伸應變，所以在導帶6層的退化解消’分裂成 退化成2層及4層的能帶（八（2)及么（4))。另一方面，在價 市也同樣2層的退化解消，分裂成輕電洞（LH )和重電洞 (HH)的能帶。 即，藉由這種異貝接合構造，圖16所示之石夕層之導 帶端為退化成2層的能帶△( 2 )所構成，能量上 錯層 1〇2的電子小。因此，若構成以矽層1〇3為通道的場ς電晶 體，則因有效質量小的能帶Δ(2)的電子在通道移動而在 f層103橫向的電子移動度提高，電晶體的動作速度提 阿。此外，能帶△ (2)的能階（energy ievei )比矽1錯層 1 02之導帶端的能階低，所以藉由將矽層丨〇3用作通道\.0利 周形成於矽層和矽,_x鍺;< 層之間的異質障壁可將電=封閉在 石夕層中。 · 另一方面’妙層1 0 3之價帶端為有效質量小的輕電洞能 帶所構成，能量上比矽h錯^層1 〇2的電洞小。因"^，藉由 ^字這種石夕層103周作p通道型電晶體之通道區域，有效質署 小的輕電洞向石夕層1 〇 3的橫向移動而電洞移動度提高，電 晶體的動作速度提高。 如此，報告了籍由η通道場效電晶體' p通道場效電晶雜
第5頁 408474 五'發明說明（3) 都將受到拉伸應變的矽層丨〇3用 體特性。 W逍退&域，以提高電一 [發明欲解決之課題] 然而，在為上述習知方法 如下的問題： 構成的場效電晶體方:面，有 第、為了將拉伸應變雜^ i 103 ’需要切基板1⑽上為通道區域的石夕層 錯緩衝層m，但使晶格緩刀 到晶格緩和•止生長石夕 生多數“Uisl㈣tiGn)=在補缓衝層1G1内會產 上的矽層103中也存在多數# ，在形成於矽^鍺，層102 的特枓δ π 二 .g敬差排。這種差排不但使電晶體 告了孤办山 的可靠性也是問題。例如以往報 0 了研究出矽鍺缓衝層的级 密户* Μ 。 ^構來減低差排，但目前將差排 到丨：C:2程度是界限，成為缺陷非常多的裝置。 i 了、：、了 種晶格緩和的緩衝層需要十分厚（膜厚 ▲:以上）’所以非常長地.需要為了結晶生長的時間，由 產犯此一觀點來看，缺乏實用性。 弟三、在上述習知構造，由於矽層丨03之價帶端之能階 命I H，層1 02之價帶端之能階低，所以形成Ux層丨02 网的賀障壁’不能期待將有效質量小的電洞（hole)封 閉在發層1 〇 3側。 —本發明係鑑於如此之點所完成的’其目的在於籍由採取 —面不需要為了存在許多差排的晶格緩和的厚缓衝層’一 ^將拉伸應變給與以矽為主要成分的通道層的方法’以提 共特性佳且充分確保可靠性的電晶體。 ^08474 五'發明說明（4) [解決録題之手段] .ίΠ之半導體裝置，係在基板上具備場效電晶體之半 V收裝^上述％效電晶體具備第一矽層：設於·上述某 板；第二矽層··形成於上述第—矽層上，含有碳，二 述第-矽層之拉伸應變；及，閘@ :形成於上述第 層 上述第二矽層起作罔作為上述場效電晶體之通道區3 f此，纟第二矽層含有原子半徑比矽小的碳 碎層的晶格常數比第一石夕層小…，即使在第=: =一矽層之間没有厚的緩衝層，含有碳 層伸應變。其結果，在第一層之 签n 分裂成退化成2層及1層的能帶。而且，在 所i 1層所構成的通道區域之導帶端為退化成2層的 Κ 成 因：化 ：:？ 的，子的 有效質 量比第 1;層= 有效質量小，巧動時，#由在面内的電子的 以電子移動产ί子移劝度^ i可抑㈣凹部的散射，所 場效電晶體口此此；有；子移動的n通道之 勒作遠度&冋。此外，在篦-石々思 2層的能帶之外 仕弟一吁層的退化成 為以下構造二第一一矽層之/帶端之能階低，所以成 $ @ + 轉由第一矽層和第二矽層之間的異質障# Τ將電子封閉在第二矽層中。 m
1 和退化解消，分裂成 道區域之價帶=电 1 弟二石夕層所構成的通 -、f ^為有效質ΐ小的輕電洞之能帶所構成，此 五'發明說明（5) 輕電洞之有敢質 此*在具有電洞 的有效質量小， 高。 再者，由於輕 階南1所以成為 的異質障壁，可 而且，由於第 以下的厚度等的 易。此外，如上 以亦可謀求產能 可靠性高的場效 上述半導體裝 型場效電晶體時 在上述半導體 之第二矽層和第 藉此，可利用 體° 在上述半導體 摻雜層形成於上 濃度的η型雜質。 藉此，空間地 存層的通道，所 受到散射，可以 電洞能帶 以下構造 將輕電洞 二矽層無 調整而形 述，由於 的提高。 置之第二 ，成為電 裝置，最 一矽層之 異質障壁 1111
408474 量比第一矽層之電洞之有效質量小。因 移動的ρ通道之場效電晶體也是籍由電洞 電洞移動度提高*電晶體的動作速度提 之能階比第一矽層之價帶端之能 :藉由第一矽層和第二矽層之間 封閉在第二矽層中。 需加厚，所以藉由變成臨界膜厚 成幾乎沒有差排的結晶層也容 不需要為了缓和的厚.¾衝層，所 因此，可廉價得到特性佳且作為 作用的半導體裝置。 矽層於上述場效電晶體為η通道 子移動的η通道。 好籍由上述η通道型場效電晶體 間的異質障壁封閉電子。 得到電子封閉效率高的場效電晶 裝置，可更具備高濃度摻雜層•該高濃度 述第一破層之上述第二5夕層附近，含有高 分離供應載子的高濃度摻雜'層和為載子餑 以在通道移動的載子不會因離子化雜質ή? 高速移動。
第8頁 408474 五、發明說明（6) 上述第二矽層成為量子井更佳。 籍此，在成為通道區域的第二矽層所引起的載子被封閉 在此量子井中，即使载子濃度變高也不會越過異質障壁， 而安定移動。 v 在上述半導體裝置，可更具備第三矽層，該第三矽層形 成於上述第二矽層正上方且上述閘極下方，將拉伸應變給 與上述第二矽層，在上述第二矽層，藉由形成於第二矽層 和第三石夕層之境界的電位（potential)凹處封閉電子。 藉此1電子移動的通道存在於第三石夕層正下方，而不是 閘極絕緣膜正下方。因此，存在於閘極絕緣膜和第三矽層 （ 之間的界面的界面能位（interface level)或因界面凹凸 而在通道移動的電子受到散射的情形幾乎沒有，比一般的 M 0S電晶體可貫現南的動作速度° 這種情況也最好更具備高濃度摻雜層，該高濃度播雜層 形成於上述第三矽層之上述第二矽層附近，含有高濃度的 η型雜質。 在上述半導體裝置，可更具備第三矽層，該第三矽層形 成於上述苐二矽層正上方且上述閘極下方，將拉伸應變給 與上述第二矽層，在上述第二矽層，藉由分別形成於第一 矽層和苐二矽層之間及第二矽層和第三矽層之間的2個異 質障壁封閉電子= 藉此，在第二矽層和第三矽層之間也形成異質障壁。而 且，在為形成於第一矽層和第二矽層之間的異質障壁及形 成於第二矽層和第三矽層之間的異質障壁所夾住的第二矽
408474 五、發明說明（7) 層可極有效地封閉電子。 上述半導體裝置之第二矽層於上述場效電晶體為p通道 型場效電晶體時，係電洞移動的p通道》 這種情況，最好藉由上述p通道型場效電晶體之第二矽 層和第一矽層之間的異質障壁封閉電洞。 藉此，可利闬異質障壁得到電洞封閉效率高的場效電晶 體。 在上述半導體裝置，可更具備高濃度摻雜層，該高濃度 摻雜層形成於上述第一矽層之上述第二矽層附近，含有高 濃度的P型雜質。 藉此，空間地分離供應載子的高濃度摻雜層和為載子儲 存層的通道，所以在通道移動的載子不會因離子化雜質而 受到散射，可以高速移動。 此外，和η通道型場效電晶體的情況同樣，上述第二矽 層成為量子井更佳。 再者，Ρ通_道型場效電晶體的情況亦可更具備第三矽 層=該第三矽層形成於上述第二矽層正上方且上述閘極下 方，將拉伸應變給與上述第二矽層，在上述第二矽層，藉 由形成於第二矽層和第三矽層之境界的電位凹處封閉電 洞° '這種情況也最好更具備高濃度摻雜層，該高濃度摻雜層 形成於上述第三矽層之上述第二矽層附近，含有高濃度的 Ρ型雜質。 此外，ρ通道型場效電晶體的情況亦可更具倩苐三石夕
第10頁 408474 五、發明說明（8) 層，該第三矽層形成於上述第二矽層正上方且上述閘極下 方，將拉伸應變給與上述第二矽層 '，在上述第二矽層，藉 由分別形成於第一矽層和第二矽層之間及第二矽層和第三 矽層之間的2個異質障壁封閉電洞。 f 藉此，利用上述作用可得到電洞封閉效率極高的場效電 晶體。 在上述半導體裝置，最好更具備形成於上述間極正下方 的閘極絕緣膜。 在上述半導體裝置，最好上述第二矽層厚度比取決於上 述碳成分之產生差排之臨界膜厚小。 藉此，可用無差排的結晶性極良好的結晶構成第二石夕 層，所以可防止起因於高密度差排存在的場效電晶體的電 氣特性惡化。 可使上述半導體裝置之上述第二矽層更含有鍺。 籍此，由於在第二矽層和鍺共同含有原子半徑比矽小的 碳，所以藉由調整碳和錯的成分，比第一矽層縮小第二矽 層的晶格常數容易。因此，即使在第一矽層和第二矽層之 間沒有厚的缓衝層，亦可形成第二矽層從第一矽層受到拉 伸應變的構造。其結果，可得到上述的作用效果，同時更 可得到以下的作罔效果。 特別是含有碳和鍺、受到拉伸應變的第二矽層之LH能帶 之能階和第一矽層之價帶端的能階差比上述第一半導體裝 置之含有碳、受到拉伸應變的第二矽層之LH能帶和第一矽 層之價帶端的能階差大，所以可期待電洞的封閉效果提
第11頁 408474 五、發明說明（9) 高=而且，藉由改變鍺、碳的成分比，可按照半導體裝置 種類等適當調整價帶端之異質障壁'大小和導帶端之異質障 壁大小。 在上述半導體裝置，上述場效電晶體係上述第二矽層為 η通道的η通道型場效電晶體，更具備p通道型場效電晶 體，該ρ通道型場效電晶體具有第四碎層：設於上述基 板；第五石夕層：形成於上述第四5夕層上，含有碳，因上述 第四矽層而受到拉伸應變；及，閘極：形成於上述第五矽 層上，上述第五矽層起作用作為ρ通道區域，可使半導體. 裝置起作用·作為互補型裝置。 藉此，可用共同的層疊膜構成具有電洞移動度高的Ρ通 道的ρ通道型場效電晶體和具有電子移動度高的η通道的η 通道型場效電晶體。因此1可確實避免以下缺陷：如習知 半導體裝置，需要層疊可起作用只作為電洞移動度高的ρ 通道的通道區域和可起作用只作為電子移動度高的η通道 的通道.區域，任何一方的通道區域遠離閘極而得不到充分 的電場效應。 在起作闬作為此互補型裝置的半導體裳置，最好上述η 通道型場效電晶體之第二矽層和上述ρ通道型場效電晶體 之第五矽層中的碳成分彼此相等。 藉此，可闬相同生長製程形成η通道型場效電晶體之第 二矽層和ρ通道型場效電晶體之第五矽層，因製程簡化而 製造成本更加減低。 在起作闬作為此互補型裝置的半導體裝置，也最好更具
第12頁 4084Ϊ4 五、發明說明（ίο) 備形成於上述問極正下方的閘極絕緣膜，並且最好上述第 五石夕層的厚度比取決於上述碳成分之產生差排之臨界膜厚 小 。 在起作用作為此互補型裝置的半導體裝置，可使·上述第 二及第五矽層更含有鍺。 藉此，藉由改變鍺、碳的成分比，可按照半導體裝置種 類等適當調整價帶端之異質障壁大小和導帶端之異質障壁 大小，所以以共同的構造作為η通道型、作為p通道型，都 可形成載子封閉效率高的通道。 這種情況，最好上述第二及第五矽層中的鍺成分比彼此「 相等。 藉此，可闬相同生長製程形成η通道型場效電晶體之第 二矽層和Ρ通道型場效電晶體之第五矽層，因製程簡化而 製造成本更加減低。 [發明之實施形態]. (第一實施形態） 圖i係為了說明本發明之基本特徵而抽出第一矽層（矽 層）和含有碳（或者碳及鍺）的第二石夕層（5夕1 _ y鍺y層.或5夕m 鍺；·；碳>.層）之層疊構造顯示的截面圖。 此外，圖2 ( a )〜（c )為層疊第一〜第三實施形態共同的不 、-含碳的第一矽/1 (矽層）和含有碳的第二矽層（矽碳>.層）之 前的結晶構造圖、顯示層疊後發碳y層受到拉伸應變的結 晶構造圖及層疊後的梦層和矽<層之異質接合構造的能 帶圖。
第13頁 408474 王、發明說明（il) 首先，圖2(a)所示，由於碳的原子半徑比矽小，所以含 有碟的石夕層’即石夕l-y、層的晶格常數比；5夕層的晶格常數 小。因此，如圖2(b)所示，在矽層上層疊矽層，矽h 《層就從矽層受到拉伸應變。特別是在產生差排的;臨界 膜厚以下時，卒Vy碳7層從矽層受到大的拉伸應變。而且， 由石夕層及石夕〖_7奴7層構成的異質接合構造的能帶（energy band)成為圖2(c)所示的狀態。 即’在碎i_y 層之導帶，6層的退化解消，分裂成退化 成2層及4層的能帶（△ (2)及a (4)) ^此時，矽卜〆'.層之導 帶端為退化成2層的能帶^(2)所構成，能帶a(2)之電子 （ 有效質量比碎層之電子有效質量小。此外，退化成2層的 仏常△ ( 2 )之能階（e n e r g y 1 e v e丨）比矽之導帶端之能階 低1所以藉由形成於第二矽層（矽h碳υ層）和第一矽層（矽 層）之間的異質障壁，可封閉電子。 上另一方面，在矽i y碳&.層之價帶也同樣退化解消，分裂成 輕電洞（LH)和重電洞（HH)能帶。此時，矽層之價帶端 為有效質量小的輕電洞能帶所構成，此輕電洞之有效質量 七發層之電洞小。此外，輕電洞能帶之能階比矽之價帶之 能階高，所以藉由形成於第二矽層（矽η碳y層）和第一矽層 (砂層）之間的異質障壁，可封閉電洞s 圖3為顯示關.於本發明第一實施形態之含有.碟的石夕層起 作用作為通道區域之nH〇SFET構造的截面圖。 如同圖所示，在p型矽基板1 〇上用UHV_C.VD(超高真空-化 宇虱相沈積）法依次層疊第一矽層丨2 (矽層）、含有碳的第
第14頁
五、發明說明（12) :層1 3 (石Ά層）及不含碳層} 4 的^#13㈣时為電切動㈣m 反 層疊於不含碳的單晶發層上的含有碳的碎 ，卜/生差排類的臨界膜厚Tc對於碳成分變化的'變化的 二，圖。最好使此第二矽層13厚度成為臨界臈厚Tc以下， 人^產生曲扭差排，所以在本實施形態，以第二矽層丨3的 s碳量為2%，以其膜厚為1 〇 nm。 ▲此外，在第三矽層1 4上設置閘極絕緣膜丨5，該閘極絕緣 膜1 5备由為第二;5夕層1 4熱氧化所形成的氧化石夕膜構成，再 在閘極絕緣膜1 5上形成問極1 6。在開極1 β兩侧形成白n (_層 才再成的源極、〉及極區域1 7、1 8 ’在其上面分別形成源極、 汲極1 9、2 ¥ 圖4(a)~(c)為顯示使圖3所示之η-MOSFET動作時，即將 正電壓施加於閘極1 6時的第—矽層1 2、第二石夕層丨3、第三 矽層1 4、閘絕緣膜1 5及閘極1 6之能帶構造之圖。但是，在 圖4 ( a·)之實線部分’係使3b甲構造簡化顯示，實際上導帶 端成為以同圖之虚線所示之類的形狀。此外，圖4 ( b )顯示 在第一 5夕層丨2設置高濃度存雜層時的能帶構造，圖4 ( c )顯 示在第三矽層1 4設置高濃度.摻雜層時的能帶構造。為施加 於閘極1 6的電場所引起的電子主要被封閉在含有碳、受到 拉伸應變的為通道區域的第二矽層1 3令，向與圖4 ( a )〜（c ) 之紙面垂直的方向（通道方向）移動。即，在此實施形態， 藉由形成於第一矽層1 2 一第二矽層1 3間的異質障壁和形成 於第二矽層1 3 -第三矽層1 4間的異質障壁，將電子封閉在
408474 五、發明說明（13) 第二矽層13中。而足，如上 •質量小，結果電子的移動度 高。此外，藉由為墁道區域 消，分離成Δ(2)及厶（4)之 間的散射，所以可更進一步 再者，在本實施形態，由 (band gap)大的第〜、第二 第二矽層I 3 ’所以所引起的 使電子濃度變高也不會越過 不同砷化鎵（GaAs )等化合物 具有量子.井構造·的高功能的: 述，向 提南， 的第二 能帶 ， 期待移 於成為 矽層1 2 電子被 異質障 半導體 此方向 電晶體 矽層1 3 可抑制 動度的 量子井 、14夾 封閉在 壁，可 ，亦可
Μ 0 S F E T 移動的電子有效 的動作速度提 之導帶退化解 各能帶凹郜彼此 提南。 構造：利闬帶隙 住為通道區域的 此量子井中，即 安定移動。即， 用廉價材料得到 又，在本實施形態，就為電子移動的通道區域的第二矽 層13設於第三砍層14下方的埋入通道sM〇SFET加以說^， 但也可以是沒有第三石夕層14的在為通道區域的第二石夕層^ 上直接使閘極絕緣膜1 5成膜或熱氧化而形成的表面通道型 Μ 0 S F E T。這種情況，是因為藉由形成於第一；5夕層丨2 -第_ 矽層丨3間的異質障壁和閘極絕緣膜1 5，將電子封ή在第_ 矽層1 3中。而且，這種情況也因載子的封閉效率比通常的 M0SFET高和退化解消的能帶△ (2)的電子有效質量小而可 發揮動作速度的提高效果。 此外，如圖4 (a )之虚線所示，在第一 ；ε夕層1 2和第二石夕層 1 3之間形成可儲存電子的能階凹處。此外，在第三石夕層玉4 和第二夕層1 3之間也形成可倚存電子的能階四處。 而且，籍由在接近於第一矽層1 2側的異質障壁的區域开)
第16頁 408474 五、發明娜（⑷ ___ 的高濃度摻雜[可利用上述2 軸（高為载子館存層，亦可藉成所^ 於空間地分體)(^照圖4(b))。這種情況，由 通道，戶“：<在通道移動的；j度摻雜層和為子儲存層的 射，可以高速移動。·不會因離子化雜質而受到散 是ίΐ成示之能帶狀態，2個凹處中任何-處 = = 第二麥層13和第三間： ί 存層，給間極16的施加電壓小時，第 .^弟—矽層13之間的能階凹處變成載子儲存層。 ; 極16的施加電壓為中間㈣，2個能二都 可k成载子儲存層。 ^ 亡=，在接近於第三矽層14側的異質障壁的區域形成含 有咼浪度載子用雜質的高濃度摻雜層時，構成HEMT(高電° 子移動性電晶體）：第二矽層1 3和第三矽層丨4之間的能階 KJ處成為載子儲存層（參照圖4 ( c ))。這種情況也因和上述 相同的理由而可使載子的移動速度提高。 此處，將焉 >農度擦雜層形成於第三；g夕層丨&時（圖4 ( c ) 時），因各矽層12〜14及高濃度摻雜層的雜質濃度及厚度、 給閘極1 6的電壓施加狀態等使用條件而也有高濃度摻雜層 本身成為通道之虞。因此，按照場效電晶體各部構造或使 用條件’可選擇在第一矽層丨2或第三矽層1 4之任何一層形 成高濃度摻雜層。 日
a u o ^ y
五、發明說明（15) 此外，即使不將苐二石夕芦 處(以圖4 ( & )之虛線所—示：部1 5 :層1 3之間的能階凹 利用作為通道。這錄 乍為載子健存層，也可以 層“正下方，而不是 =絕、:：;;=通道存在於第-正=常==，由於通道區二閘極絕緣膜 子受到散射，⑼以移動速度變慢通㈣動的電 情況，由於在第二矽層13和第二矽^於此，廷個構造的 a η吊—兮7層1 4之間缕卑士田_ 能位’並士-般周磊晶生長連續形成第二、第三：層以面 1 4 ’所以第二矽層i 3表面的凹凸也少。因此，在‘ 的電子移動速度提高。 即1比一般的M Q S電晶體可貫現高的動作速产。 (第二實施形態） 圖6為顯示將關於本實施形態之含有碳的矽層闬作通道 區域的ρ-MOSFET構造的截面圖。 、 如同圖所示，在η型矽基板1 〇上用UHV-CVD法依次層疊第 一石夕層22、含有竣的第一 5夕層23及不含碳的第三石夕層μ。 含有上述碳的第二矽層23起作用作為電洞移動的通道區 域。又，在本實施形態也最好使第二矽層2 3厚度成為臨界 膜厚Tc以下，以免彥生曲扭差排’在本實施形態，以第二 矽層23的含碳量為2% 1以膜厚為丨〇 nm。 此外，在第三矽層2 4上設置問極絕緣膜2 5，該閘極絕緣 膜25係由為第三矽層24熱氧化所形成的氧化矽膜所構成，
408474 Γ 五、發明說明^ : - 在閘極26兩側形成由γ 在其上面分別形成源 再在閉極絕緣膜25上形成閘極26 層構成的源極、汲極區域2 7、2 8 極、汲椏2 9、3 问。此外，如上述，由於LH能帶之能階比第一矽層22之價 帶端之能「智咼，所以在第二矽層2 3侧形成為了封閉有效質 量小的電洞的異質障壁。 ' 此處，如上述苐一實施形 含有碳的第二矽層23因其晶 的晶格常數小而成為受到拉 變’如圖2 (c )所示，第二石夕 和重電洞（Η Η )能帶。此時， 為有效質量小的輕電洞能帶 質量比第一矽層2 2的電洞有 能帶構造的第二矽層23為通 洞有效質量小而電洞移動度 態之圖1及圖2(a)〜（c)所，示， 格常數比不含碳的第—石夕層2 2 伸應變的狀態。由於此拉伸應 層23之價帶分裂成輕電洞（LH) 含有碳的第二矽層23之價帶端 所構成，並直此輕電洞的有效 效質量小。此外，以具有這種 道區域而構成p-MOSFET，因電 提高，電晶體的動作速度提 圖7(a)〜（c)為顯示使圖6所示之p_M〇SFET動作時，即將 負電壓施加於閘極26時的第一砂層22、第二石夕層23 '第二 石夕層2 4、閘極絕緣膜2 5及閘極2 6之能帶構造之圖。但是， 在圖7 ( a )之實線部分，係使能帶構造簡化顯示，實際上價 帶端成為以同圖之虛線所示之頸的形狀。此外，圖7 (b)顯 示在第一矽層2 2設置高濃度摻雜層時的能帶構造，圖7 ( c ) 顯示在第三矽層2 4設置南濃度捧雜層時的能帶構造。為施 加於閘極26的電場所引起的電洞主要被封閉在含有碳、受 到拉伸應變的為通道區域的第二矽眉2 3中，向與圖
408474 五、發明說明（17) 7(a)〜（c)之紙面垂直的方向（通道方向）移動。即，在此實 知形態，藉由形成於第—矽層22_第二矽層23間的異質障 壁和形成於第二矽層23-第三石夕層24間的異質障壁，將電 洞封閉在第二石夕層2 3中。而且，如上述，含有壤、1受到拉 伸應變的第二;ε夕層23之價帶端為有效質量輕的LH能帶所構 成’所以電洞移動度提高，電晶體的動作速度提高。 再者’在本貫施形態，由於成為量子井構造：利用帶隙 大的第一、.第三矽層22、24夾住為通道區域的第二矽層 2 3 ’所以所引起的電洞被封閉在.此量子井中，即使電洞濃 度變咼也不會越過異質障壁，可安定移動。即，不闬碎化 鎵（GaAs )等化合物半導體，亦可用廉價材料得到具有量子 井構造的高功能的p-MOSFET « 又，在本貫％形態，就為電洞移動的通道區域的第二矽 層23設於第三石夕層24下方的埋入通道MM〇SFET加以說明， 但也可以是沒有第三矽層24的在為通道區域的第二矽層23 上直接使閘極絕緣膜2 5成膜或熱氧化而形成的表面通‘ M0SFET。這種情況，是因為藉由形成於第一矽層^ — 带層23間的異質障壁和閘極絕緣犋25，將電洞封： 柳3中…’這種情況也因裁率： M0SFET高和退化解消的能帶的輕雷伯+ 丁 π遇兩的 動作速度的提高效果。 」n k 此外，如圖7 (a)之虚線所示，在> 23之間形成可儲存電洞的能階凹處第—矽層22 =第二矽層 和第二矽層2 3之間也形成可儲存略 '此外’在第二石夕層2 4 兒洞的能階凹處。
408474 -~~~-- 五、發明說明（18) — 、而且，藉甴在接近於第一矽声2 珉含有高濃度载子甩雜質的高1搪的異質障壁的區域 HE二 任何一方作為载子儲存層，上述2 (间電子移動性電晶體）（表昭图θ '、可構成所謂的 於空間地分難供應載子的高濃度接圖雜 通道，所以在通道移動的載子儲存層的 射，可以高速移動。 不會因離子化雜質而受到散 是t J成：所示之能帶狀態，2個凹處中任何一處 閘極2上f ”層’因給閘極26的電壓程度而不同。給 r二的％加電壓大時，第二矽層23和第三矽層24之間的 =&凹處變成載子儲存層，給閘極2 6的施加電壓小時，第 胡層22和苐二矽層23之間的能階凹處變成載子儲存層。 此外’給閘極2 6的施加電壓為中間值時，2個能階凹處都 可變成載子儲存層。 此外’在接近於第三；δ夕層2 4側的異質障壁的區域形成含 有南濃度載子用雜質的高濃度摻雜層時，構成HEMT(高電 子移動性電晶體）：第二石夕層2 3和第三矽層2 4之間的能階 凹處成為載子儲存.層（參照圖7 ( c )) °這種情況也因和上述 相同的理由而可使載子.的移動速度提高。 此處，將高濃度摻雜層形成於第，三矽層2 4時（圖7 ( c ) 時）]因各矽層22 ~ 24及高濃度摻雜層的雜質濃度及厚度' 給閘極2 6的電壓施加狀態等使用條件而也有高濃度摻雜層 本身成為通道之虞。因此，按照場效電晶體各部構邊或使 闬條件，可選擇在第—矽層2 2或第三矽層2 4之任何，層形
鼠21頁 408474 五、發明說明（19) 成高濃度摻雜層。 處C此以外圖:r'使不乂第三石夕層24和第二石夕層23之間的能階凹 ^用： 的部分)作為載子儲存層，也可以 用作為通這。這種情況，€洞移動的通道存在於事三石夕 增正下方，而不是閘極絕緣膜25正下方。 在通常的M0S電晶體，由於通道區域存在於閘極絕緣膜 正下方，由於因和閘極絕緣膜的境.界面的矽層表面凸凹或 接觸閘極絕緣膜的矽層表面的界面能位而在通道移動的電 2受到散射，所以移動速度變慢。相對於此，這個構造的 f月况，由於在第一矽層2 3和第三矽層之間幾乎沒有界面能 位，並且一般兩磊晶生長連續形成第二、第三矽層2 3、 24，所以第二石夕層32表面的凹凸也少。因此，在^道移動 的電洞移動速度提高。 即，比一般的?*iOS電晶體可實現高的動作速度。 (第三實施形態） " 圖8為顯示利用關於本實施形態之含有碳的石夕層作為各 自通道區域的具有η-MOSFET和p-M0SFET之CM0SFET構告的 截面圖。 本實施形態之CM0SFET基本上成為以下構造：在5夕基板 1 〇上透過二氧化矽（S i 〇2)分離槽鄰接形成在第一實施形態 說明的n-M〇SFET和在第二實施形態說明的p-M〇SFET。如同 圖所示，在n —M0SFET下方形成p井11，在p-MOSFET下方形 成η井1。 然後，在η - Μ 0 S F Ε 了，在ρ井1 1上用U Η V - C V D法依次層疊第
苐22頁 408474 五、發明說明（20) 一矽層12、含有碳的第二矽層13及不含碳的第三矽層14。 含有上述碳的第二矽層13起作用作為電子移動的11通道。 最好使第二矽層1 3膜厚成臨界膜厚！^以下，以免產生曲扭 差排，在本實施形態，以第二矽層]3的含碳量為2% Λ以膜 厚為1 0 nm。此外，在第三矽層1 4上設置閘極絕緣膜，該 閑極絕緣膜係由為第三石夕層1 4熱氧化所形成的氧化矽膜所 構成’再在閘極絕緣膜上形成閘極〗6。在閘極} 6兩侧形成
由η _層構成的源極、；及極區域1 7、1 8，在其上分別形成源 極、汲極1 9、2 0。 另一方面，在p-MOSFET，在η井21上用UHV-CVD法依次層 疊第一矽層22、含有碳的第二矽層23及不含碳的第三珍層 2 4。含有上述碳的苐二石夕層2 3起作用作為電洞移動的ρ通 1 〇 nm。此外，在第三矽層24上設置閘極絕緣膜，該問極 絕緣膜係由為第三矽層2 4熱氧化所形成的氧化矽犋所構 成’再在閉極絕緣膜上形成閘極2 6。在閘極2 6兩側形成由 層構成的源極、汲極區域27、28，在其上分別形成源 極、汲極2 9、3 0 3 在本實施形態，在n-MOSFET及P-M0SFET雙方，載子移動 的通道區域都由含有碳、受到拉伸應變的第二；ε夕層1 3、2 3 所構成。 如在上述第一、第二實施形態說明，含有碳、受到拉伸 應變的第二矽層1 3 ' 2 3，導帶端之能階比不含碳的第一石夕 層1 2、2 2低，價帶端之能階比第一矽層1 2、2 2高，在導
第23頁 408474 五、發明說明（21) 帶、價帶兩方形成為了將載子封閉在第二矽層1 3、2 3中的 能障。因此，可在第二矽層I 3、2 3形成可封閉電子及電洞 兩方的通道區域β
以往在使用以矽鍺/矽為主體的異質接合構造的 CM0SFET(特開昭6 1 -2 8 2 2 78號公報），不能以單一成分形成 為了將電子及電洞封閉在通道區域中的異質障壁，所以不 得不採取以下構造：以各別的成分樽成成為n通道的結晶 層和成為P通道的結晶層，層疊這些結晶層。然而，在這 種構造，結晶生長成為複雜且有招致產能降低之虞。此 外，由於η通道和p通道中成為下方的通道區域遠離閘極絕 缘膜，所以也有即使施加閘極電壓，充分的電場也不施加 於通道區域之虞。而且，為了晶格缓和的厚缓衝層不可缺 少，如先前所述，含有可靠性、產能差的問題。 相對於此，在本實施形態，在形成於矽層上的受到拉伸 應變的矽h碳7層，利用在導帶、價帶兩方形成為了將截子 封閉在矽碳>.層中的異質障壁，作為η通道、作為p通道都 可利用矽,_y碳，層。即，可在第二矽層1 3 ' 2 3分別構成電 子、電洞以高速移動的η通道、p通道。其結果，在 n_M0SFET及p - M0SFET之任何一方，都可將成為通道區域的 第二5夕層1 3、2 3想成於接近於閘極絕緣膜的位置，所以可 使施加於閘極1 6、2 6的電壓產生的電場確實達到通道區 域。而且，不需要如上述習知技術的為了晶格緩和的厚缓 衝層，所以可簡化製程中的結晶生長製程，謀求可靠性提 南、產能提向。
苐24頁 408474 五、發明說明（22) (第四實施形態） 在第四〜第六實施形態也是本發明基本的異質接合構造 和圖1所示的構造相同，以下述構造為前提：在由矽層構 成的第一矽層上層疊由矽m錯x碳，層構成的第二矽層。 圖9(a)〜（c)為層疊第四~第六實施形態共同的不含碳的 第一矽層（矽層）和含有碳及鍺的第二矽層（矽hi錯χ《層） 前的結晶構造圖、顯示層疊後梦Hy錯；^瑞^層受到拉伸應變 的狀態的結晶構造圖及層疊後的矽層和矽錯χ《層之異 質接合構造的能帶圖。 首先，如圖9(a)所示，含有碳及鍺的第二矽層（矽鍺，Γ 碳>.層）於鍺成分X、碳成分y之關係為X < 8. 2 y時，晶格常數 比第一 ^夕層（^夕層）小。因此，如圖9 (b )所示，在石夕層上使 矽鍺x碳>.層生長時，矽ny鍺.< 碳/層成為受到拉伸應變的 狀態。特別是以臨界膜厚T c以下的厚度使其生長時， 石夕ity錯^碳^層成為受到大的拉伸應變的狀態。由於此拉伸 應變，矽,_.x_y鍺,，碳7層之導帶退化解消，如圖9 ( c )所示， Δ (2)成為導帶端。其結果，在和第一矽層5 2的界.面附近 產生導帶的能帶不連續° 即，在矽鍺x (層之導帶，6層的退化解消，分裂成 退化成2層及4層的能帶（Δ(2)及Δ(4))。此時，矽鍺， ' <層之導帶端為退化成2層的能帶A (2)所構成，能帶 Δ (2)的電子有效質量比矽層的電子有效質量小。此外， 退化成2層的能帶△( 2)之能階比矽之導帶端之能階低，所 以籍由形成於第二矽層（矽h_y鍺，《層）和第一矽層（矽層）
第25頁 408474. 五、發明說明（23) 之間的異質障壁可封閉電子 L t mul !> ^ ^ ^ . ,v
々您π /同此時，梦 錯>5山EL 之價喷端為有效質量小的夕層 知楚一\、成於第二矽層（鍺，碳） s矽層）之間的異質障壁可封閉電洞、 y 此異質障壁的大小，如文獻（κ. Brunner, W, ffini;er, K. Eberl, N.Y· Jin-Phi nipp, f. Phillipp，
Fabrication and band alignment of pseudomorphic
Si卜yCy，Si;_"GexCy and coupled Si卜yCy/Si卜x_yGexCy quantum well structures on Si substrates, "Journal 比 例如 of Crystal Growth 175/176 (1997)451-458)所載，可 使用先前所述之不含鍺的第二矽層（矽,_y碳7 )時增大。例： 以碳濃度為6%時，在含有鍺28%時和完全不含鍺時，在導 帶端及.價帶端產生的異質障壁大小，如下列表1。
在導帶端的異質 障壁 在價帶端的異質 — 障壁 矽 碳。“Si 280meV 90meV (石夕 0.7 錯 H)。94 礙。 145me V 125meV 即，在導帶端異質障壁變小，在價帶端異質障壁變大。 即，受到拉伸應變的矽m錯x《比受到拉伸應變的矽,_y碳_、. 可增大在價帶端的異質障壁，所以藉由以受到拉伸應變的 矽h-y鍺< 碳>.而不是矽“碳7構成第二矽層，電洞的封閉效率
第26頁 408474 五、發明說明（24) 提高，成為適合高速動作的裝置。 此外，藉由改變矽ί-χ-y錯〆发y中的χ、Υ值，可將導帶端的 異質障壁大小和價帶端的異質障壁大小之比調整到所希望 之值。 1 圖1 0為顯示利用關於本實施形態之含有竣和鍺且受到拉 伸應變的石夕層作為通道區域的n-MOSFET構造的截面圖。 如同圖所示，在Ρ型石夕基板50上_用11111/-〇¥〇法依次層疊不 含碳等的第一矽層52 ;含有碳及鍺、受到拉伸應變的第二 矽層53 ;及’不含碳等的第三石夕層54 °含有上述碳及鍺的 第二;e夕層53起作周作為電子移動的通道區域。 此處，就含有碳及鍺的第二矽層53之臨界膜厚加以說 明。圖1 2為顯示在對於第二矽層5 3中的碳、鍺成分比的 y免碳1^層不產生差排之類的臨界膜厚TC變化的特性 圖，如圖1 2所示’以形成於不含碳的單晶矽層上的含有碳 及鍺的矽!-^錯\碳y此一成分式表示的第二石夕層，於鍺成 分X、碳成分y之關係在x〈 8.2 y之關係且其厚度為臨界膜厚 Tc以下時1成為受到拉伸應變且差排幾乎沒有的狀態3在 本實施形態，為了消除差排產生而使第二石夕層5 3厚度成為 臨界膜厚T c以下’以第二石夕層5 3之鍺成分為2 0 % >以碳成 分為4%，以其膜厚為1〇 nm。 此外，在第三矽層54上設置閘極絕緣膜5 5，該閘極絕緣 膜5 5係由為第三矽層5 4熱氧化所形成的氧化矽膜所構成， 再在閘極絕緣膜5 5上形成閉極5 6 °在間極5 6兩側形成甴V 層構成的源極、汲極區域5 7、5 8，在其上分別形成源極、
第27頁 ^474 五、發明說明（25) =59、6。。在含、愛到拉伸應變的為通道區域 的第二石夕層53移動的電子為施加於閘糊的電题所控制^ 圖11(a)〜（c)為顯示使圖丨〇所示之n_M〇SFET動作時，即 將正電壓施加於閘極56時的第_^夕層52、第二_53、第 三石夕層54、閘極絕緣膜55及間核56之能帶構造之圖。但 是，在圖11 (a)之實線部分，係使能帶構造簡化顯示，實 際上導帶蠕成為以同圖之虛線所示之類的形狀。此外，圖 11(b)顯不在第一矽層52 5又農_向濃度摻雜層時的能帶構 ^描圖&11(〇顯示在第三石夕層54設置高濃度摻雜層時的能 π構k。為施加於閘極56的電場所引起的電子，主要被封 Pd在含有碳及鍺、纟到拉伸應變的為通道區域的第二矽層 53中’向與圖U(a)〜（c)之紙面垂直的方向（通道方向）移 動。即，在此實施形態，藉由形成於第一矽層5 2 _第二矽 層5 3 ^的κ資障壁和形成於第二矽層5 3 —第三矽層5 4間的 異夤P早壁，將電子封閉在第二矽層5 3中。而且，如上述， 士此：5 :動的電子有效質量小，結果電子的移動度提 面’ ¥晶體的動作速度提高。此外，藉由為通道區域的第 一石夕層33 ^導帶退化解消，分離成M2)及△ (4)之能帶1 可抑制各能帶凹部彼此間的散射，可更進一步期待移動度 的提高。 再在本實施形態成為量子井構造：利用帶隙大的第 、^ 一 $夕層5 2、5 4夾住為通道區域的第二矽層5 3，所以 戶斤？丨電子被封閉在此量子井t ;即使電子濃度變高也 不會越過異質障壁，可安定移動。即，不用砷化鎵（GaAs)
第28頁 408474 五、發明説明（26) 等化合物半導體，亦可两廉價材料得到且有量子井構造的 高功能的n-M〇SFET。 如上所述，藉由將n-M〇SFET之通道區域以含碳及鍺且受 到拉伸應變之第二矽層53所構成，可提高n-MOSFET乏速 度。 又，在本實施形態，就為電子移動的通道區域的第二矽 層53設於第三石夕層54下方的埋入通道型纟丨QSFET加以說明， 但也可以是沒有第三石夕層54的在為通道區域的第二矽層53 上直接使閘極絕緣膜55成膜或熱氧化而形成的表面通道型 M0SFET。這種情況’是因為藉由形成於第—π_ 矽層5 3間的異質障壁和閘極絕緣膜5 5，將電子封閉在第 矽層5 3中β而且，這種情況也因載子的封閉效率比通常的 M〇SFET高和退化解消.的能帶△ (2)的電子有效質量小而可 發揮動作遠度的提高致果。 此外，如圖1 1 ( a)才占a化_ 層5 3之間形成可錯存二，在第-發層5 2和第二碎 54和第二矽層53之門：子的此階凹纟。此夕卜，在第三矽層 而且，藉由在接形成可儲存電子的能階凹處。 成含有高濃度載子二f f層52側的異質障壁的區域形 個能階凹處中任何—雜質的尚濃度摻雜層，可利用上述2 HEMT(高電子移動性作^為載〃子健存層’亦可構成所謂的 由於空間地分％供應二日日妝,）（一茶' 知、圖11C b))。這種情況， 的通道，所以在通=哉子的，濃度摻雜層和為載子儲存層 散射，可以高速$ $移動的載子不會因離子化雜質而受到
408474
五、發明說明（27) 但ϊ 圖U(b)所示之能帶狀態，2個凹處中任何一： 疋否變成載子儲存層t因給閘極5 6.的電壓程度而不门 處 間極56的施加電虔大時，第二石夕層53和第三二層“二門= 能階凹處變成載子儲存層，給閘極56的 、 一石夕層52和第二發層53之間的能階凹處變=丄：居第 此外，給閘極56的施加電壓為中間值時，2個能階凹處都。 可變成載子儲存層s &凹4都 有2产近於第三石夕層54側的異質障壁的區域形成-Ϊ = Ϊ 雜質的高漢度摻雜層時，構細MT(高電° 凹處成為載子儲存層（參照圖11(〇)。這種情況 述相同的理由而可使載子的移動速度提高。 此處，將高濃度摻雜層形成於第三矽= 時，因各石夕層52〜54及高濃度摻雜層曰' =1(c)) 給問糊的f壓施加狀Μ使㈣件及厚度、 本身成為通道之虞。因此.，按照 =雜層 用條件，可選擇在第— 2 ^ Ba肢各。卩構迻或使 成高濃度摻雜層3 a . 5 —石層54之任何一層形 此外，即使不將第三矽層5 4和第二 處（以圖1 1 ( a )之卢,t # 夕層3 3之間的能階凹 以利用作為通道。這種情況 载子储存層，也可 德4正下方，而不是間絕緣膜55正於第三 赏施形態說明，比-般的M〇s電晶 ^ 述第一 度。 日a胆j a現尚的動作速
^08474 五、發明說明（28) ~ ----— (第五實施形態） 圖1:為顯示利兩關於本實施形態之含有碳和鍺且受到拉 伸應k的矽層作為通道區域的？，〇31^7構造的截面圖。 如=圖所不，在n型矽基板5〇上用uhv_cvd法依次_層疊不 a奴等的第一矽層62 ;含有碳及鍺、受到拉伸應變的第二 矽層63，及，不含碳等的第三矽層64。含有上述碳及鍺的 第二矽層63起作用作為電洞移動的通道區域。 如上述，以形成於不含碳的矽層上的含有碳及鍺的 矽l-x-y鍺)(碳7此一成分式表示的第二矽層63於鍺成分X、石炭 成分y之關係在x<8. 2y之關係時，就受到拉伸應變。此 外’最好使此第二矽層β 3厚度成為臨界膜厚τ c以下1以免 產生曲扭差排。於是’在本實施形態，第二石夕層6 3之錯成 分為20%，碳成分為4%，膜厚為1〇 nm。 此外，在第三矽層64上設置閘極絕緣膜65，該閘極絕緣 膜6 5係由為第三矽層6 4熱氧化所形成的氧化矽膜所構成， 再在開極絕緣膜6 5上形成閘極6 6。在閘極6 6兩側形成由f 層構成的源極、汲極區域6 7、6 8 ,在其上分別形成源極、 及極69、7〇 s在含有碳及鍺、受到拉伸應變的為通道區域 的第二矽層6 3移動的電洞為施加於開極6 6的電壓所控制。 如上述，含有碳及鍺的苐二矽層63在錯成分X、破成分y 之關係4X<8. 2y且臨界膜厚Tc以下的厚度區域，受到拉伸 應變且差排幾乎不產生。 另一方面’在矽B-y錯、碳^.之價帶也同樣地退化解消’分 裂成輕電洞（LH )和重電洞（HH )'能帶。此時，矽m免碳>.之
苐31頁 408474 五、發明說明（29) 知喷h為有效質量小的輕電洞能帶所構成，此輕電洞的有 效質量比第一矽層6 2的電洞有敫質量小。特別是如比較圖 9 ( c )和圖2 (c)則得知’含有碳和錯、受到拉伸應變的石夕層 (石夕w碳/層）之LH能帶之能階和不含這些的矽層之價，帶端的 能階差比含有碳、受到拉伸應變的矽層（矽《層）之LH能 帶和不含碳的矽層之價帶端的能階差大。因此，使用含有 破和鍺、受到拉伸應變的矽層（矽ixy鍺^《層）作為p通道 時比使用含有碳、受到拉伸應變的矽層（矽h碳y層作為p 通迢時’可形成更大的異質障壁，所以可期待電洞封閉效 果的提1¾。 圖14(a)〜（c)為顯示使圖13所示之p_M〇SFET動作時，即 將負電壓施加於閘極6 6時的第一矽層6 2、第二矽層6 3、第 三矽層64、閘極絕緣膜65及閘極66之能帶構造之圖。但 是，在圖1 4 ( a)之實線部分，係使能帶構造簡化顯示’實 .P祭上價Tf k成為以同圖之虛線所示之類的形狀。此外，圖 1 4 (b)顯示在第一矽層6 2設置高濃度摻雜詹時的能帶構 造，圖14(c)通示在第三石夕層64設置高浪度摻雜層時的能 帶構造。為施加於閘極6 6的電場所引起的電洞’主要被封 閉在含有碳及鍺、受到拉伸應變的為通道區域的第二矽層 63中，向與圖14之紙面垂直的方向（通道方向）移動。即， 在此實施形悲*藉由形成於第—矽層W〆第二矽層6 3間的 異質障壁和形成於第二矽層63 一第三 64間的異質障 壁，將電洞封閉在第二矽層63中。而且，第二矽層63之價 帶端為有效質量輕的LH能帶所構成，所以向此方向移動的 __ ^08474 五、發明說明（30) 電洞有效質量小，結果電洞移動度提高，電晶體的動作速 度提高。 再者，在本實施形態成為量子井構造：利用帶隙大的第 一、第三矽層6 2、6 4夾住為通道區域的第二矽層6 3 "，所以 所引起的電洞被封閉在此量子井中，即使電洞濃度變高也 不會越過異質障壁’可安定移動。即，不同砷化鎵（GaAs) 等化合物半導體，亦可用廉價材料得到具有量子井構造的 高功能的P.-MOSFET。 如以上，藉由以含有碳及鍺、受到拉伸應變的第二矽廣 63構成P-MOSFET之通道區域，可使p_M〇SFET之速度提高。 又，在本實％形態，就為電子移動的通道區域的第二矽 層63設於第二矽層64下方的埋入通道型M〇SFET加以說明， 但也可以是沒有第三矽層64的在為通道區域的第二矽層63 上直接使閘極絕緣膜65成膜或熱氧化而形成的表面通道杏 MOSFET。這種情況，是因為藉由形成於第一矽層62 一第, 矽層63間的異質障壁和閘極絕緣犋65，將電洞封閉在第> 矽層6 3中。叩且，迫種情況也因栽子的封閉效率比通常的 MOSFET高和退化解消的能帶的輕電洞有效質量小而可發摔 動作速度的提高效果。 此外，如圖14(a)之虛線所示，在第一矽層62和第二矽 層6 3之間形.成可儲存電子的能階凹處^此外，在第三發詹 6 4和第一矽層6 3之間也形成可儲存電洞的能階凹處。 而且，藉由在接近於第一矽層6 2側的異質障壁的區域形 成含有咼’辰度載丁用#質的高濃度穆雜層，可利用上述2
第33頁 408474 五、發明說明（31) ~~-- 凹處中任^何一方作為載子健存層’亦可構成所謂的 、阿電子移動性電晶體）（參照圖1 4 ( b))。這種情況， 的Ϊ ΐ間地分離供應載子的高濃度摻雜層和為戴子儲存層
、，所以在通道移動的載子不會因離子化雜f故受 政射’可以高速移動。 '叩又主J 是ί = Π5)所示之能帶狀態，2個凹處中任何-處 閘_的施加電壓大時，第二砂層:不同。給 能階凹處變成载子儲存層，給閘極66的。：二64之間的 —矽居R 9 Ω ϋ b的知加電壓小時，第 和弟一矽層6 3之間的能階凹處變 此外，給閘極6 6的施加電壓為中間 9 ^ /子S 。 可變成載子儲存層。 值時’ 2個能階凹處都 有近於第三石夕層64側的異質障壁的區域形成含 有问威度戰子用雜質的高濃度摻 子移動性雪晶體）.裳一功SRq l ^構成问包 凹茂点a + :. 層 第三矽層64之間的能階 “二;:：儲存層(參照圖14(〇)。這種情況也因和上 述相同的理由而可使載子的移動速度提$。 時此^ f雜Λ形成於第三；：64時(圖1 4(c)) 給閘極6 6的二及南/農度摻雜層的雜質濃度及厚度、 本身成為诵2施加狀態等使用條件而也有高濃度摻雜層 。因&，按照場效電晶體各部構造或使 罔條件可選擇在第一矽層62或第二 成高濃度摻雜層a 乐一矽層64之任何一層形 广外，即使不將第三彻和第二趣3之間的能階凹
弟34頁 響
408474 五、發明說明（32) 處（以圖14(a)之虚線所示的部分）作為載子健存層，也可 以利用作為通道。這種情況’電洞衫動的通道存在於第二 矽層64正下方，而不是閘極絕緣膜65正下方，如在上述^ 二實施形態說明，比一般的M0S電晶體可實現高的動，作速 度。 (第六實施形態） 圖1 5為顯示利用關於本實施形態之含有碳及錯的石夕声作 為各自通道區域.之例的CM0SFET構造的截面圖。
本實施形態之CM0SFET基本上成為以下構造：在發基板 50上透過二氧化矽（Si Ο。分離槽鄰接形成在第四實施^熊 說明的n-MOSFET和在第五實施形態說明的p_M〇SFET 後，在n-M0SFET下方形成？井51，在p —M〇sm下方形成:
K I 〇 I
然後，在n-M〇SFET 5 2、含有碳及 碳及錯的第三 用作為電子移 應變，龙且使 差排。於是， ’碳成分為4 % 閘極絕緣膜， 成的軋化石夕膜 閘極5 6兩側形 其上分別形成 一矽層 及不含 53起作 到拉伸 生曲扭 為2 0% 上設置 化所形 5 6。在 58 ，在 ’在P井51上用UHV-CVD法依次層疊第 錯的由石夕i-x-y錯X碳7構成的第二石夕層5 3 石夕層54。含有上述碳及鍺的第二矽層 動的通道區域。最好此第二矽層53^ 其厚度成為臨界膜厚TC以下，以免声 在本實施形態，第二矽層5 3之鍺成分 膜厚為1 0 nm。此外，在第三矽層54 。攻閘極絕緣膜係由為第三矽層5 4熱氡 所構成，再在閘極絕緣膜上形成閘核 成由n.層構成的源極、汲極區域5 7、 源極、汲極5 9、6 0。
苐35頁 408474 五、發明說明^ 另 — 最第—方面，在P〜M〇SFET ,在η井61上用UHV-CVD.法依次層 四石夕層62、含有碳及鍺的由矽ixy免《構成的第五矽 二不含竣及鍺的第六矽層64。含有上述碳及鍺的第五矽 笔作角作為電洞移動的通道區域。在P-M0SFET%是第 五石夕層63之鍺成分為2(3°/。，碳成分為4%，膜厚為10 mn。 即’ η-MOSFET之第二矽層53_p_M〇SFET之第五矽層63導電 f相反，但彼此具有相同的成分。此外，在第六矽層64上 °又置* Μ極絕緣膜’該閑極絕緣膜係由為第六矽層6 4熱氧化 戶斤开> 成的氧化石夕瞑所構成，再在閘極絕緣膜上形成閘極 66 °在間極66兩側形成由Ρ+層構成的源極、汲極區域67、 =:在其上分別形成源極、汲極69、70。又，n-MOSFET之 $二發層52和p-MOSFET之第四矽層62彼此具有相同的成 刀’ n~M〇SFET之苐三矽層54和p-M〇SFET之第六矽層64彼此 具有相同的成分。 ，在本Λ知开> 恶’在n~M0SFET及p〜M〇SFET雙方，載子移動 的逋道區域均為含有碳及鍺、受到拉伸應變的第二、第五 矽層53、63所構成。 如在上述第四、第五實施形態說明，含有碳及鍺、受到 ^，應變的第二、第五矽層5 3、6 3，導帶端之能階比不含 ，等的第—一、第四矽層52、62低，價帶端之能階比第一' 『:：層b2二62高，在導帶、價帶兩方形成為了將載子封 才 弟二、第五矽層5 3、6 3中的昱 辟。此，可形成 可”電子及電间兩方的通道區域:Ί
以往在使罔以矽鍺/矽為主體的異質接合構造的CM〇SFET
408474 、發明說明（34) :開昭。—282爪號公報），不能以單一成分形成為了將電 子及電洞封閉在通道區域中的異質障壁，所以不得不採取 乂下请造：以各別的成为構成η通道區域和p通道區域，層 逢這些區域。然而，在這種構造，結晶生長成為複論且有 招致產能降低之虞。此外，由於η通道區域和Ρ通道區域中成為下方的通道區域遠離蘭極絕緣媒’所以也有即使施加 ps 施加於通道區域之虞。而且· 開極電壓，充分的電蟥也个 五 為了晶格缓和的厚緩衝廣 靠性、產能差的問題。 然而 # 鍺，碳，層 不巧'缺少’如先前所述，含有可 P 在形成於矽層上的受到拉伸應變 在本實施形態 冰 护修1 ^ „ β在導妒 如、肀兩方形成為了將載子 利 fQ ^ ' ' μ異質障壁，作為η通道、作為ρ通 封閉在矽卜鍺χ破層中的〆 ^… F 道都可利用二第五發層63分別構成電子、電洞以高邊：：如通道、P通道。其結 果，在n-M0SFET&p — M0SFET1 = 2二方，都可將成為通道 區域的第二、.第五矽層53、63 /成农接近於閘極絕緣膜的 & ® β 州極5 6、6 6的電壓產生的雷备確實 位置=所以可使施加於閘杪 卜u 不需要讲上知技術的為了晶柘 達到通道區域。而且， 緩和的厚緩衝層，所以求可靠性提高、產能提高。 受剡拉伸心交的矽層（矽丨_"鍺、破y 含這些的梦層之價帶端之能喑差 芒的矽層（石夕h碳y層）之LH能帶和不 喈差大。因此，本.實施形態之 <簡化製程中的結晶生長製程，謀 此外’含有碳和鍺 層）之L Η能帶之能階和不 比含有碳、受到拉伸應變 含碳的矽層之價帶端之能
408474 五、發明說明（35) CM0SFET中的P-M0SFET比上述 p-MOSFET形成大的異質障壁 第三實施形態之CM0SFET中的 所以可期待電洞封閉效杲的 .特別是如上述，II由改變碳和鍺之成分比，可將彬成於 導帶端的異質障壁高度和形成於價帶端的異質障壁高度之 比調整到所希望之值，所以即使以共同層構成圖15所示之 n-MOSFET之第二矽層53&p-MOSFET之第五矽層63，對於電 子及電洞雙方亦可得到極高的封閉效率。即，是因為在 n-MOSFET ’在圖11所示之能帶狀態動作，在，在 圖1 4所示之能帶狀態動作。 (其他實施形態） 在上述各實施形態，係在第一、第三矽層不含載子用雜 質以外的雜質，但本發明並不限於這種實施形態，也可以 在第一、第三矽層含有少量的碳或鍺等。總之，是因為若 是第二5夕層從第一矽層受到拉伸應變的構造，則可得到本 發明的作用效果。
此外’在上述各實施形態*只就將本發明適用於M0SFET 的情況加以說明，.但也可以將具有本發明之異質障壁之構 &適Μ於具有肖特基（S c h 〇 11 k y )型閘極構造之場效電晶 體。
細 [發明之效杲] 根據本發明之半導體裝置，由於在半導體裝置内的場效 <€>晶體層疊第—矽層和含有碳、因上述苐—矽層而受到拉 伸應變的第二矽層，使第二矽層起作同作為場效電晶體之
第38頁 408474 五、發明說明（36) 通道區域，所以利周受到拉 帶之能帶分裂，可得到使用 速動作型的η型及p型場效電 減低而差排幾乎沒有的第二 缓和的厚缓衝層而減低製造 此外，利用在異質接合附 方形成為了將載子封閉在第 提供在n-MOSFET、p-M0SFET 好特性的CM0SFET。 再者，藉由使第二矽層含 受到拉伸應變的矽層之L Η能 受到拉伸應變的5夕層之L Η能 第二矽層之導帶及價 小的電子或電洞的高 時可謀求籍由因膜厚 特性和因不需姜為了 矽層之導帶及價帶雙 的異質障壁，可謀求 電場效應而可發揮良 ，利用含有碳及鍺、 上升效應比含有碳、 上升效應大，可謀求 伸應變的 有效質量 晶體，同 矽層提高 成本。 近的第二 二矽層中 雙方因高 有碳及錯 帶之能階 帶之能階 p - Μ 0 S F Ε Τ的電洞封閉效應更加提高。 [圖式之簡單說明] 圖1為顯示在第一矽層（矽層）上形成含有碳（或碳及 鍺）、|g到拉伸應變的第二矽層（矽t_y碳7層或矽m錯χ碳7 層）明基本構造的截面圖。 圖示第一〜第三實施形態之矽層和矽η碳 層之層疊 前晶態的結晶構造圖，顯示層疊後矽"碳7層受到拉伸 應變的狀態的結晶構造圖及矽層和矽碳/層之異質接合構 造的能帶圖。 ® _.顯$胃-實开> 態义U #石炭' f至0 & #應' f # 第二.為Π通道之n-M0SFET構造的截面圖。
圖依次為正電壓施力υ於第一實施形態之n-MOSFET βΐϋϊ
第39頁 *08474
五、發明說明（38) 變的第二矽層時對於碳、鍺成分比不產生差排的第二矽層 膜厚變化之圖。 依次為將負電壓施加於第五實施形態之 閘極時的能帶圖，再在第一矽層、第三矽層分 4圖1 3為顯示第五實施形態之以含有碳及鍺、受到拉伸應 丨_的第夕層（石夕錯x碳/層）為P通道之ρ-MOSFET構造的 #面圖姐 圖14 p - Μ 0 S Fi 別設置高濃度摻雜層時的能帶圖。 圖1 5為顯示第六實施形態之以含有碳、受到拉伸應變的 第二矽.層分別為n通道、p通道之由n-M〇SFET、p-MOSFET構 成之CMOSFET構造的截面圖。 圖1 6為習知異質接合構造例 > 係顯示在矽基板上形成矽 錯缓彳被晶格缓和的^夕1 _x錯x層及受到拉仲應變的石夕層 的構截面圖。 圖1 的結ί
顯示習知例之矽^鍺，層和矽層之層疊前晶格狀態 造圖、顯示層疊後發層受到拉伸應變的狀態的結 晶構造圖及矽;_x錯,,層和矽層之異質接合構造的能帶圖。 [元件編號之說明] 10 發基板 11 p井 12 第一矽層 1 3 第二矽層 14 第三矽層 15 閘極絕緣膜
第41頁 五、發明說明（39) 16 間極 17 源極區域 18 汲極區域 19 源極 2 0 汲極 2 1 p井 22 第一矽層 2 3 第二矽層 24 第三矽層 25 閘極絕緣膜 26 閘極 2 7 源極區域 28 汲極區域 29 源極 30 没極 5 0 發基板 51 p井 5 2 第一矽層 5 3 第二矽層 54 第三矽層 5 5 閘極絕緣膜 5 6 間極 5 7 源極區域 5 8 沒極區域
第42頁 五、發明說明（40) 59 源極 6 0 汲極 61 p井 6 2 第一石夕層 63 第二矽層 6 4 第三矽層 65 閘極絕緣膜 6 6 閘極 6 7 源極區域 6 8 汲極區域 69 源極 7 0 汲極
第43頁

Claims (1)

  1. 408474 六、申請專利範囡 1. 一種半導體裝置，其特徵在於：係在基板上具備場效 電晶體之半導體裝置， 上述場效電晶體具備 第一矽層：設於上述基板； f 第二矽層：形成於上述第一矽層上，含有碳、因上述 第一矽層而受到拉伸應變；及， 閘極：形成於上述第二矽層上， 上述第二矽層起作用作為上述場效電晶體之通道區域 者。 2. 如申請專利範圍第1項之半導體裝置，其中上述場.效 電晶體為η通道型場效電晶體，上述第二矽層為電子移動 的η通道。 3. 如申請專利範圍第2項之半導體裝置，其中藉由上述η 通道型場效電晶體之苐一矽層和第二矽層之間的異質障壁 封閉電子。 4. 如申請專利範圍第2項之半導體裝置，其中更具備高 濃度接雜層：形成於上述第一梦層之上述第二石夕層附近， 含有高濃度η型雜質。 5. 如申請專利範圍第3項之半導體裝置，其中上述第二 石夕層成為量子井。 6. 如申請專利範圍第2至5項中任一項之半導體裝置，其 中更具備第三矽層：形成於上述第二矽層正上方且上述閘 極下方，將拉伸應變給與上述第二矽層，在上述第二矽 層，藉由形成於第二矽層和第三矽層之境界的電位凹處封
    408474 六、申請專利範圍 閉電子。 7. 如申請專利範圍第6項之半導體裝置，其中更具備高 濃度摻雜層：形成於上述第三矽層之上述第二矽層附近， 含有高濃度η型雜質。 ; 8. 如申請專利範圍第2至5項申任一項之半導體裝置，其 中更具備第三矽層：形成於上述第二矽層正上方且上述閘 極下方，將拉伸應變給與上述第二矽層，在上述第二矽 層，藉由分別形成於第一矽層和第二矽層之間及第二矽層 和第三矽層之間的2個異質障壁封閉電子。 9. 如申請專利範圍第1項之半導體裝置，其中上述場效 電晶體為Ρ通道型場效電晶體1上述苐二矽層為電洞移動 的Ρ通道。 ’ 1 0.如申請專利範圍第9項之半導體裝置，其中藉由上述 Ρ通道型場效電晶體之第一矽層和第二矽層之間的異質障 壁封閉電洞。 1 1 .如申請專剝範圍第1 0項之半導體裝置，其中更具備 高濃度摻雜層：形成於上述第一矽層之上述第二矽層附 近，含有高濃度Ρ型雜質。 1 2.如申請專利範圍第1 0項之半導體裝置，其中上述第 二矽層成為量.子井。 1 3,如申請專利範圍第9至1 2項中任一項之半導體裝置， 其中更.具備第三石夕層：形成於上述第二石夕層正上方且上述 閘極下方，將拉伸應變給與上述苐二矽層，在上述第二矽 層，藉由形成於第二矽層和第三矽層之境界的電位凹處封
    第45頁 408474 六、申請專利範圍 閉電洞。 14.如申請專利範圍第13項之半導體裝置，其中更具備 高濃度摻雜層：形成於上述第三矽層之上述第二矽層附 近，含有高濃度P型雜質。 < 1 5.如申請專利範圍第9至1 2項中任一項之半導體裝置， 其中更具備苐三矽層：形成於上述第二矽層正上方且上述 閘極下方，將拉伸應變給與上述第二矽層，在上述苐二矽 層，藉由分別形成於第一矽層和第二矽層之間及第二矽層 和第三矽層之間的2個異質障壁封閉電洞。 i 6.如申請專利範圍第1至5項中任一項之半導體裝置， 其中更具備閘極絕緣膜：形成於上述閘極正下方= 1 7,如申請專利範園第1至5項中任一項之半導體裝置， 其中上述第二矽層厚度比取決於上述碳成分之產生差排之 臨界膜厚小。 i 8.如申請專利範圍第1至5項中任一項之半導體裝置， 其中上述第二石夕層更含有錯。 1 9.如申請專利範圍第1項之半導體裝置，其中上述場效 電晶韹係上述第二矽層為η通道的η通道型場效電晶體， 更具備Ρ通道.型場效電晶體，該ρ通道型場效電晶體具 有 第四矽層：設於上述基板； 第五矽層：形成於上述第四矽層上，含有碳、因上述 第四梦層而受到拉伸應變；及， . 閘極：形成於上述苐五矽層上，
    第46頁 408474 六、申請專利範圍 上述第五矽層起作闬作為p通道區域， 起作闬作為互補型裝置。 2 〇.如申請專利範圍第1 9項之半導體裝置，其中上述η通 道型場效電晶體之第二矽層和上述ρ通道型場效電晶體之 第五石夕層中的碳成分比彼此相等。 2 1.如申請專利範圍第1 9項之半導體裝置，其中更具備 閘極絕緣嗥：形成於上述閘極正下方= 2 2.如申請專利範圍第1 9至2 1項中任一項之半導體裝’ 置，其中上述第五矽層厚度比取決於上述碳成分之產生差 排之臨界膜厚小。 2 3.如申請專利範圍第1 9至2 1項中任一項之半導體裝 置，其中上述第二及第五矽層更含有鍺。 2 4.如申請專利範圍第2 3項之半導體裝置，其中上述第 二及第五石夕層中的鍺成分比彼此相等。
    47頁
TW087119916A 1997-12-03 1998-12-01 Semiconductor device TW408474B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP33272697 1997-12-03

Publications (1)

Publication Number Publication Date
TW408474B true TW408474B (en) 2000-10-11

Family

ID=18258187

Family Applications (1)

Application Number Title Priority Date Filing Date
TW087119916A TW408474B (en) 1997-12-03 1998-12-01 Semiconductor device

Country Status (6)

Country Link
US (1) US6472685B2 (zh)
EP (1) EP0921575A3 (zh)
JP (1) JP3443343B2 (zh)
KR (1) KR100347623B1 (zh)
CN (1) CN1153300C (zh)
TW (1) TW408474B (zh)

Families Citing this family (201)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1020900B1 (en) * 1999-01-14 2009-08-05 Panasonic Corporation Semiconductor device and method for fabricating the same
JP4216415B2 (ja) * 1999-08-31 2009-01-28 株式会社ルネサステクノロジ 半導体装置
EP1102327B1 (en) * 1999-11-15 2007-10-03 Matsushita Electric Industrial Co., Ltd. Field effect semiconductor device
DE10025264A1 (de) 2000-05-22 2001-11-29 Max Planck Gesellschaft Feldeffekt-Transistor auf der Basis von eingebetteten Clusterstrukturen und Verfahren zu seiner Herstellung
US20020179946A1 (en) * 2000-10-19 2002-12-05 Yoshiro Hara P-channel field-effect transistor
US6890835B1 (en) 2000-10-19 2005-05-10 International Business Machines Corporation Layer transfer of low defect SiGe using an etch-back process
US20020090772A1 (en) * 2000-12-11 2002-07-11 Seiko Epson Corporation Method for manufacturing semiconductor lamination, method for manufacturing lamination, semiconductor device, and electronic equipment
US6844227B2 (en) 2000-12-26 2005-01-18 Matsushita Electric Industrial Co., Ltd. Semiconductor devices and method for manufacturing the same
US6830976B2 (en) * 2001-03-02 2004-12-14 Amberwave Systems Corproation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
JP3678661B2 (ja) * 2001-03-08 2005-08-03 シャープ株式会社 半導体装置
US7022530B2 (en) * 2001-04-03 2006-04-04 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
EP1378943A4 (en) * 2001-04-12 2008-04-02 Matsushita Electric Ind Co Ltd SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME
EP1265294A3 (en) 2001-06-07 2004-04-07 Matsushita Electric Industrial Co., Ltd. Heterojunction bipolar transistor
CN1395316A (zh) * 2001-07-04 2003-02-05 松下电器产业株式会社 半导体器件及其制造方法
US6995397B2 (en) 2001-09-14 2006-02-07 Matsushita Electric Industrial Co., Ltd. Semiconductor device
US6621131B2 (en) * 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
WO2003063254A1 (fr) * 2002-01-21 2003-07-31 Matsushita Electric Industrial Co., Ltd. Dispositif a semi-conducteurs
US6649492B2 (en) * 2002-02-11 2003-11-18 International Business Machines Corporation Strained Si based layer made by UHV-CVD, and devices therein
KR20030069407A (ko) * 2002-02-20 2003-08-27 한국전자통신연구원 이종접합 구조를 갖는 반도체 소자의 시모스 트랜지스터제조 방법
US6635909B2 (en) 2002-03-19 2003-10-21 International Business Machines Corporation Strained fin FETs structure and method
US6818938B1 (en) 2002-12-10 2004-11-16 National Semiconductor Corporation MOS transistor and method of forming the transistor with a channel region in a layer of composite material
US7098095B1 (en) 2002-12-10 2006-08-29 National Semiconductor Corporation Method of forming a MOS transistor with a layer of silicon germanium carbon
US7045401B2 (en) * 2003-06-23 2006-05-16 Sharp Laboratories Of America, Inc. Strained silicon finFET device
US20050279991A1 (en) * 2003-06-26 2005-12-22 Rj Mears, Llc Semiconductor device including a superlattice having at least one group of substantially undoped layers
US20060011905A1 (en) * 2003-06-26 2006-01-19 Rj Mears, Llc Semiconductor device comprising a superlattice dielectric interface layer
US7045377B2 (en) * 2003-06-26 2006-05-16 Rj Mears, Llc Method for making a semiconductor device including a superlattice and adjacent semiconductor layer with doped regions defining a semiconductor junction
US7598515B2 (en) * 2003-06-26 2009-10-06 Mears Technologies, Inc. Semiconductor device including a strained superlattice and overlying stress layer and related methods
US7531829B2 (en) * 2003-06-26 2009-05-12 Mears Technologies, Inc. Semiconductor device including regions of band-engineered semiconductor superlattice to reduce device-on resistance
US7045813B2 (en) * 2003-06-26 2006-05-16 Rj Mears, Llc Semiconductor device including a superlattice with regions defining a semiconductor junction
US7612366B2 (en) * 2003-06-26 2009-11-03 Mears Technologies, Inc. Semiconductor device including a strained superlattice layer above a stress layer
US7491587B2 (en) * 2003-06-26 2009-02-17 Mears Technologies, Inc. Method for making a semiconductor device having a semiconductor-on-insulator (SOI) configuration and including a superlattice on a thin semiconductor layer
US7446002B2 (en) * 2003-06-26 2008-11-04 Mears Technologies, Inc. Method for making a semiconductor device comprising a superlattice dielectric interface layer
US7033437B2 (en) * 2003-06-26 2006-04-25 Rj Mears, Llc Method for making semiconductor device including band-engineered superlattice
US20050282330A1 (en) * 2003-06-26 2005-12-22 Rj Mears, Llc Method for making a semiconductor device including a superlattice having at least one group of substantially undoped layers
US7202494B2 (en) * 2003-06-26 2007-04-10 Rj Mears, Llc FINFET including a superlattice
US7227174B2 (en) * 2003-06-26 2007-06-05 Rj Mears, Llc Semiconductor device including a superlattice and adjacent semiconductor layer with doped regions defining a semiconductor junction
US20070063186A1 (en) * 2003-06-26 2007-03-22 Rj Mears, Llc Method for making a semiconductor device including a front side strained superlattice layer and a back side stress layer
US7535041B2 (en) * 2003-06-26 2009-05-19 Mears Technologies, Inc. Method for making a semiconductor device including regions of band-engineered semiconductor superlattice to reduce device-on resistance
US7153763B2 (en) 2003-06-26 2006-12-26 Rj Mears, Llc Method for making a semiconductor device including band-engineered superlattice using intermediate annealing
US7659539B2 (en) 2003-06-26 2010-02-09 Mears Technologies, Inc. Semiconductor device including a floating gate memory cell with a superlattice channel
US20060243964A1 (en) * 2003-06-26 2006-11-02 Rj Mears, Llc Method for making a semiconductor device having a semiconductor-on-insulator configuration and a superlattice
US7531850B2 (en) * 2003-06-26 2009-05-12 Mears Technologies, Inc. Semiconductor device including a memory cell with a negative differential resistance (NDR) device
US20060289049A1 (en) * 2003-06-26 2006-12-28 Rj Mears, Llc Semiconductor Device Having a Semiconductor-on-Insulator (SOI) Configuration and Including a Superlattice on a Thin Semiconductor Layer
US20070015344A1 (en) * 2003-06-26 2007-01-18 Rj Mears, Llc Method for Making a Semiconductor Device Including a Strained Superlattice Between at Least One Pair of Spaced Apart Stress Regions
CA2530065C (en) * 2003-06-26 2011-12-20 Rj Mears, Llc Semiconductor device including mosfet having band-engineered superlattice
US20070020833A1 (en) * 2003-06-26 2007-01-25 Rj Mears, Llc Method for Making a Semiconductor Device Including a Channel with a Non-Semiconductor Layer Monolayer
US7514328B2 (en) * 2003-06-26 2009-04-07 Mears Technologies, Inc. Method for making a semiconductor device including shallow trench isolation (STI) regions with a superlattice therebetween
US20040266116A1 (en) * 2003-06-26 2004-12-30 Rj Mears, Llc Methods of fabricating semiconductor structures having improved conductivity effective mass
US20070063185A1 (en) * 2003-06-26 2007-03-22 Rj Mears, Llc Semiconductor device including a front side strained superlattice layer and a back side stress layer
US20060231857A1 (en) * 2003-06-26 2006-10-19 Rj Mears, Llc Method for making a semiconductor device including a memory cell with a negative differential resistance (ndr) device
US20060273299A1 (en) * 2003-06-26 2006-12-07 Rj Mears, Llc Method for making a semiconductor device including a dopant blocking superlattice
US7586116B2 (en) * 2003-06-26 2009-09-08 Mears Technologies, Inc. Semiconductor device having a semiconductor-on-insulator configuration and a superlattice
US20060267130A1 (en) * 2003-06-26 2006-11-30 Rj Mears, Llc Semiconductor Device Including Shallow Trench Isolation (STI) Regions with a Superlattice Therebetween
US7229902B2 (en) * 2003-06-26 2007-06-12 Rj Mears, Llc Method for making a semiconductor device including a superlattice with regions defining a semiconductor junction
US20070010040A1 (en) * 2003-06-26 2007-01-11 Rj Mears, Llc Method for Making a Semiconductor Device Including a Strained Superlattice Layer Above a Stress Layer
US7586165B2 (en) * 2003-06-26 2009-09-08 Mears Technologies, Inc. Microelectromechanical systems (MEMS) device including a superlattice
US20060292765A1 (en) * 2003-06-26 2006-12-28 Rj Mears, Llc Method for Making a FINFET Including a Superlattice
US20070020860A1 (en) * 2003-06-26 2007-01-25 Rj Mears, Llc Method for Making Semiconductor Device Including a Strained Superlattice and Overlying Stress Layer and Related Methods
US6897472B2 (en) * 2003-06-26 2005-05-24 Rj Mears, Llc Semiconductor device including MOSFET having band-engineered superlattice
US7531828B2 (en) * 2003-06-26 2009-05-12 Mears Technologies, Inc. Semiconductor device including a strained superlattice between at least one pair of spaced apart stress regions
US20060220118A1 (en) * 2003-06-26 2006-10-05 Rj Mears, Llc Semiconductor device including a dopant blocking superlattice
US20040262594A1 (en) * 2003-06-26 2004-12-30 Rj Mears, Llc Semiconductor structures having improved conductivity effective mass and methods for fabricating same
US6921982B2 (en) * 2003-07-21 2005-07-26 International Business Machines Corporation FET channel having a strained lattice structure along multiple surfaces
US7238985B2 (en) * 2003-08-13 2007-07-03 International Rectifier Corporation Trench type mosgated device with strained layer on trench sidewall
US7355253B2 (en) * 2003-08-22 2008-04-08 International Business Machines Corporation Strained-channel Fin field effect transistor (FET) with a uniform channel thickness and separate gates
SG152949A1 (en) * 2003-08-26 2009-06-29 Taiwan Semiconductor Mfg Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
CN101359598B (zh) * 2003-09-04 2010-06-09 台湾积体电路制造股份有限公司 应变沟道半导体结构的制造方法
US7037770B2 (en) * 2003-10-20 2006-05-02 International Business Machines Corporation Method of manufacturing strained dislocation-free channels for CMOS
US6902965B2 (en) * 2003-10-31 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Strained silicon structure
US7183593B2 (en) * 2003-12-05 2007-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Heterostructure resistor and method of forming the same
SG151102A1 (en) * 2003-12-18 2009-04-30 Taiwan Semiconductor Mfg Strained channel complementary field-effect transistors and methods of manufacture
US7223679B2 (en) * 2003-12-24 2007-05-29 Intel Corporation Transistor gate electrode having conductor material layer
US7005333B2 (en) * 2003-12-30 2006-02-28 Infineon Technologies Ag Transistor with silicon and carbon layer in the channel region
US7002224B2 (en) 2004-02-03 2006-02-21 Infineon Technologies Ag Transistor with doped gate dielectric
US7094671B2 (en) * 2004-03-22 2006-08-22 Infineon Technologies Ag Transistor with shallow germanium implantation region in channel
US7791107B2 (en) * 2004-06-16 2010-09-07 Massachusetts Institute Of Technology Strained tri-channel layer for semiconductor-based electronic devices
US7288448B2 (en) * 2004-08-24 2007-10-30 Orlowski Marius K Method and apparatus for mobility enhancement in a semiconductor device
US20060234455A1 (en) * 2005-04-19 2006-10-19 Chien-Hao Chen Structures and methods for forming a locally strained transistor
US7687841B2 (en) * 2005-08-02 2010-03-30 Micron Technology, Inc. Scalable high performance carbon nanotube field effect transistor
CN100442476C (zh) * 2005-09-29 2008-12-10 中芯国际集成电路制造(上海)有限公司 用于cmos技术的应变感应迁移率增强纳米器件及工艺
CN1959959B (zh) * 2005-10-31 2010-04-21 中芯国际集成电路制造(上海)有限公司 使用应变硅用于集成pmos和nmos晶体管的单掩模设计方法和结构
CN1959957B (zh) * 2005-10-31 2010-05-05 中芯国际集成电路制造(上海)有限公司 使用应变硅用于晶体管的集成设计方法和结构
US20070252223A1 (en) * 2005-12-05 2007-11-01 Massachusetts Institute Of Technology Insulated gate devices and method of making same
WO2007076008A2 (en) * 2005-12-22 2007-07-05 Mears Technologies, Inc Electronic device including a poled superlattice having a net electrical dipole moment and associated methods
US7517702B2 (en) * 2005-12-22 2009-04-14 Mears Technologies, Inc. Method for making an electronic device including a poled superlattice having a net electrical dipole moment
US8900980B2 (en) 2006-01-20 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Defect-free SiGe source/drain formation by epitaxy-free process
US7691698B2 (en) * 2006-02-21 2010-04-06 International Business Machines Corporation Pseudomorphic Si/SiGe/Si body device with embedded SiGe source/drain
US7718996B2 (en) * 2006-02-21 2010-05-18 Mears Technologies, Inc. Semiconductor device comprising a lattice matching layer
US7560326B2 (en) 2006-05-05 2009-07-14 International Business Machines Corporation Silicon/silcion germaninum/silicon body device with embedded carbon dopant
US7279758B1 (en) * 2006-05-24 2007-10-09 International Business Machines Corporation N-channel MOSFETs comprising dual stressors, and methods for forming the same
US8063397B2 (en) * 2006-06-28 2011-11-22 Massachusetts Institute Of Technology Semiconductor light-emitting structure and graded-composition substrate providing yellow-green light emission
JP4916247B2 (ja) * 2006-08-08 2012-04-11 トヨタ自動車株式会社 炭化珪素半導体装置及びその製造方法
US7781827B2 (en) 2007-01-24 2010-08-24 Mears Technologies, Inc. Semiconductor device with a vertical MOSFET including a superlattice and related methods
US7928425B2 (en) * 2007-01-25 2011-04-19 Mears Technologies, Inc. Semiconductor device including a metal-to-semiconductor superlattice interface layer and related methods
US20080179636A1 (en) * 2007-01-27 2008-07-31 International Business Machines Corporation N-fets with tensilely strained semiconductor channels, and method for fabricating same using buried pseudomorphic layers
US7863066B2 (en) * 2007-02-16 2011-01-04 Mears Technologies, Inc. Method for making a multiple-wavelength opto-electronic device including a superlattice
US7880161B2 (en) 2007-02-16 2011-02-01 Mears Technologies, Inc. Multiple-wavelength opto-electronic device including a superlattice
US7928426B2 (en) * 2007-03-27 2011-04-19 Intel Corporation Forming a non-planar transistor having a quantum well channel
US7812339B2 (en) * 2007-04-23 2010-10-12 Mears Technologies, Inc. Method for making a semiconductor device including shallow trench isolation (STI) regions with maskless superlattice deposition following STI formation and related structures
US7812370B2 (en) * 2007-07-25 2010-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Tunnel field-effect transistor with narrow band-gap channel and strong gate coupling
JP5156419B2 (ja) * 2008-02-05 2013-03-06 日本電信電話株式会社 半導体素子
CN101960573A (zh) * 2008-03-04 2011-01-26 HVVi半导体股份有限公司 硅锗碳半导体结构
US7834345B2 (en) * 2008-09-05 2010-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Tunnel field-effect transistors with superlattice channels
US8587075B2 (en) * 2008-11-18 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Tunnel field-effect transistor with metal source
CN101853882B (zh) 2009-04-01 2016-03-23 台湾积体电路制造股份有限公司 具有改进的开关电流比的高迁移率多面栅晶体管
US8816391B2 (en) 2009-04-01 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain engineering of devices with high-mobility channels
US8455860B2 (en) 2009-04-30 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing source/drain resistance of III-V based transistors
US9768305B2 (en) 2009-05-29 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Gradient ternary or quaternary multiple-gate transistor
US8617976B2 (en) 2009-06-01 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain re-growth for manufacturing III-V based transistors
US8698244B2 (en) * 2009-11-30 2014-04-15 International Business Machines Corporation Silicon-on-insulator (SOI) structure configured for reduced harmonics, design structure and method
US8471340B2 (en) 2009-11-30 2013-06-25 International Business Machines Corporation Silicon-on-insulator (SOI) structure configured for reduced harmonics and method of forming the structure
US20110215376A1 (en) * 2010-03-08 2011-09-08 International Business Machines Corporation Pre-gate, source/drain strain layer formation
WO2011138958A1 (ja) * 2010-05-07 2011-11-10 独立行政法人科学技術振興機構 機能性デバイスの製造方法、強誘電体材料層の製造方法、電界効果トランジスタの製造方法、並びに薄膜トランジスタ、電界効果トランジスタ、及び圧電式インクジェットヘッド
CN103094338B (zh) * 2011-11-01 2015-09-09 中国科学院微电子研究所 半导体器件及其制造方法
US8816326B2 (en) 2011-11-01 2014-08-26 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device and manufacturing method thereof
EP2701198A3 (en) 2012-08-24 2017-06-28 Imec Device with strained layer for quantum well confinement and method for manufacturing thereof
EP2741337B1 (en) 2012-12-07 2018-04-11 IMEC vzw Semiconductor heterostructure field effect transistor and method for making thereof
US9275996B2 (en) 2013-11-22 2016-03-01 Mears Technologies, Inc. Vertical semiconductor devices including superlattice punch through stop layer and related methods
US9406753B2 (en) 2013-11-22 2016-08-02 Atomera Incorporated Semiconductor devices including superlattice depletion layer stack and related methods
WO2015191561A1 (en) 2014-06-09 2015-12-17 Mears Technologies, Inc. Semiconductor devices with enhanced deterministic doping and related methods
US9406799B2 (en) * 2014-10-21 2016-08-02 Globalfoundries Inc. High mobility PMOS and NMOS devices having Si—Ge quantum wells
US9722046B2 (en) 2014-11-25 2017-08-01 Atomera Incorporated Semiconductor device including a superlattice and replacement metal gate structure and related methods
WO2016187042A1 (en) 2015-05-15 2016-11-24 Atomera Incorporated Semiconductor devices with superlattice layers providing halo implant peak confinement and related methods
WO2016196600A1 (en) 2015-06-02 2016-12-08 Atomera Incorporated Method for making enhanced semiconductor structures in single wafer processing chamber with desired uniformity control
US9558939B1 (en) 2016-01-15 2017-01-31 Atomera Incorporated Methods for making a semiconductor device including atomic layer structures using N2O as an oxygen source
US10109342B2 (en) 2016-05-11 2018-10-23 Atomera Incorporated Dram architecture to reduce row activation circuitry power and peripheral leakage and related methods
US10170604B2 (en) 2016-08-08 2019-01-01 Atomera Incorporated Method for making a semiconductor device including a resonant tunneling diode with electron mean free path control layers
US10107854B2 (en) 2016-08-17 2018-10-23 Atomera Incorporated Semiconductor device including threshold voltage measurement circuitry
US10410880B2 (en) 2017-05-16 2019-09-10 Atomera Incorporated Semiconductor device including a superlattice as a gettering layer
WO2018231929A1 (en) 2017-06-13 2018-12-20 Atomera Incorporated Semiconductor device with recessed channel array transistor (rcat) including a superlattice and associated methods
US10109479B1 (en) 2017-07-31 2018-10-23 Atomera Incorporated Method of making a semiconductor device with a buried insulating layer formed by annealing a superlattice
CN111247640B (zh) 2017-08-18 2023-11-03 阿托梅拉公司 包括与超晶格sti界面相邻的非单晶纵梁的半导体器件和方法
US10355151B2 (en) 2017-12-15 2019-07-16 Atomera Incorporated CMOS image sensor including photodiodes with overlying superlattices to reduce crosstalk
US10276625B1 (en) 2017-12-15 2019-04-30 Atomera Incorporated CMOS image sensor including superlattice to enhance infrared light absorption
US10608027B2 (en) 2017-12-15 2020-03-31 Atomera Incorporated Method for making CMOS image sensor including stacked semiconductor chips and image processing circuitry including a superlattice
US10615209B2 (en) 2017-12-15 2020-04-07 Atomera Incorporated CMOS image sensor including stacked semiconductor chips and readout circuitry including a superlattice
EP3724919B1 (en) 2017-12-15 2021-12-01 Atomera Incorporated Cmos image sensor including stacked semiconductor chips and readout circuitry including a superlattice and related methods
US10304881B1 (en) 2017-12-15 2019-05-28 Atomera Incorporated CMOS image sensor with buried superlattice layer to reduce crosstalk
US10461118B2 (en) 2017-12-15 2019-10-29 Atomera Incorporated Method for making CMOS image sensor including photodiodes with overlying superlattices to reduce crosstalk
US10396223B2 (en) 2017-12-15 2019-08-27 Atomera Incorporated Method for making CMOS image sensor with buried superlattice layer to reduce crosstalk
US10361243B2 (en) 2017-12-15 2019-07-23 Atomera Incorporated Method for making CMOS image sensor including superlattice to enhance infrared light absorption
US10529768B2 (en) 2017-12-15 2020-01-07 Atomera Incorporated Method for making CMOS image sensor including pixels with read circuitry having a superlattice
US10608043B2 (en) 2017-12-15 2020-03-31 Atomera Incorporation Method for making CMOS image sensor including stacked semiconductor chips and readout circuitry including a superlattice
US10529757B2 (en) 2017-12-15 2020-01-07 Atomera Incorporated CMOS image sensor including pixels with read circuitry having a superlattice
US10367028B2 (en) 2017-12-15 2019-07-30 Atomera Incorporated CMOS image sensor including stacked semiconductor chips and image processing circuitry including a superlattice
US10777451B2 (en) 2018-03-08 2020-09-15 Atomera Incorporated Semiconductor device including enhanced contact structures having a superlattice
US10727049B2 (en) 2018-03-09 2020-07-28 Atomera Incorporated Method for making a semiconductor device including compound semiconductor materials and an impurity and point defect blocking superlattice
US10468245B2 (en) 2018-03-09 2019-11-05 Atomera Incorporated Semiconductor device including compound semiconductor materials and an impurity and point defect blocking superlattice
TWI693714B (zh) 2018-03-09 2020-05-11 美商安托梅拉公司 包含化合物半導體材料及雜質與點缺陷阻擋超晶格之半導體元件及方法
WO2019199926A1 (en) 2018-04-12 2019-10-17 Atomera Incorporated Device and method for making an inverted t channel field effect transistor (itfet) including a superlattice
US11355667B2 (en) 2018-04-12 2022-06-07 Atomera Incorporated Method for making semiconductor device including vertically integrated optical and electronic devices and comprising a superlattice
US10566191B1 (en) 2018-08-30 2020-02-18 Atomera Incorporated Semiconductor device including superlattice structures with reduced defect densities
US10811498B2 (en) 2018-08-30 2020-10-20 Atomera Incorporated Method for making superlattice structures with reduced defect densities
TWI720587B (zh) 2018-08-30 2021-03-01 美商安托梅拉公司 用於製作具較低缺陷密度超晶格結構之方法及元件
US20200135489A1 (en) 2018-10-31 2020-04-30 Atomera Incorporated Method for making a semiconductor device including a superlattice having nitrogen diffused therein
US10593761B1 (en) 2018-11-16 2020-03-17 Atomera Incorporated Method for making a semiconductor device having reduced contact resistance
US10840336B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Semiconductor device with metal-semiconductor contacts including oxygen insertion layer to constrain dopants and related methods
US10580867B1 (en) 2018-11-16 2020-03-03 Atomera Incorporated FINFET including source and drain regions with dopant diffusion blocking superlattice layers to reduce contact resistance
US10840335B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Method for making semiconductor device including body contact dopant diffusion blocking superlattice to reduce contact resistance
US10818755B2 (en) 2018-11-16 2020-10-27 Atomera Incorporated Method for making semiconductor device including source/drain dopant diffusion blocking superlattices to reduce contact resistance
TWI734257B (zh) 2018-11-16 2021-07-21 美商安托梅拉公司 包含用於降低接觸電阻之源極/汲極摻雜物擴散阻擋超晶格的半導體元件及相關方法
US10840337B2 (en) 2018-11-16 2020-11-17 Atomera Incorporated Method for making a FINFET having reduced contact resistance
US10580866B1 (en) 2018-11-16 2020-03-03 Atomera Incorporated Semiconductor device including source/drain dopant diffusion blocking superlattices to reduce contact resistance
EP3871270A1 (en) 2018-11-16 2021-09-01 Atomera Incorporated Finfet including source and drain regions with dopant diffusion blocking superlattice layers to reduce contact resistance and associated methods
US10847618B2 (en) 2018-11-16 2020-11-24 Atomera Incorporated Semiconductor device including body contact dopant diffusion blocking superlattice having reduced contact resistance
US10854717B2 (en) 2018-11-16 2020-12-01 Atomera Incorporated Method for making a FINFET including source and drain dopant diffusion blocking superlattices to reduce contact resistance
EP3871265A1 (en) 2018-11-16 2021-09-01 Atomera Incorporated Semiconductor device and method including body contact dopant diffusion blocking superlattice having reduced contact resistance and related methods
US11094818B2 (en) 2019-04-23 2021-08-17 Atomera Incorporated Method for making a semiconductor device including a superlattice and an asymmetric channel and related methods
US10825902B1 (en) 2019-07-17 2020-11-03 Atomera Incorporated Varactor with hyper-abrupt junction region including spaced-apart superlattices
US10825901B1 (en) 2019-07-17 2020-11-03 Atomera Incorporated Semiconductor devices including hyper-abrupt junction region including a superlattice
TWI772839B (zh) 2019-07-17 2022-08-01 美商安托梅拉公司 設有含分隔超晶格之突陡接面區之可變電容器及相關方法
TWI751609B (zh) 2019-07-17 2022-01-01 美商安托梅拉公司 設有含超晶格之突陡接面區之可變電容器及相關方法
US10937888B2 (en) 2019-07-17 2021-03-02 Atomera Incorporated Method for making a varactor with a hyper-abrupt junction region including spaced-apart superlattices
US10937868B2 (en) 2019-07-17 2021-03-02 Atomera Incorporated Method for making semiconductor devices with hyper-abrupt junction region including spaced-apart superlattices
US10840388B1 (en) 2019-07-17 2020-11-17 Atomera Incorporated Varactor with hyper-abrupt junction region including a superlattice
US10879357B1 (en) 2019-07-17 2020-12-29 Atomera Incorporated Method for making a semiconductor device having a hyper-abrupt junction region including a superlattice
US10868120B1 (en) 2019-07-17 2020-12-15 Atomera Incorporated Method for making a varactor with hyper-abrupt junction region including a superlattice
TWI747377B (zh) 2019-07-17 2021-11-21 美商安托梅拉公司 設有含超晶格之突陡接面區之半導體元件及相關方法
US11183565B2 (en) 2019-07-17 2021-11-23 Atomera Incorporated Semiconductor devices including hyper-abrupt junction region including spaced-apart superlattices and related methods
US11437486B2 (en) 2020-01-14 2022-09-06 Atomera Incorporated Methods for making bipolar junction transistors including emitter-base and base-collector superlattices
US11302823B2 (en) 2020-02-26 2022-04-12 Atomera Incorporated Method for making semiconductor device including a superlattice with different non-semiconductor material monolayers
US11177351B2 (en) 2020-02-26 2021-11-16 Atomera Incorporated Semiconductor device including a superlattice with different non-semiconductor material monolayers
TWI760113B (zh) 2020-02-26 2022-04-01 美商安托梅拉公司 包含具有不同非半導體材料單層的超晶格之半導體元件及其相關方法
US11075078B1 (en) 2020-03-06 2021-07-27 Atomera Incorporated Method for making a semiconductor device including a superlattice within a recessed etch
US11569368B2 (en) 2020-06-11 2023-01-31 Atomera Incorporated Method for making semiconductor device including a superlattice and providing reduced gate leakage
US11469302B2 (en) 2020-06-11 2022-10-11 Atomera Incorporated Semiconductor device including a superlattice and providing reduced gate leakage
TWI789780B (zh) 2020-06-11 2023-01-11 美商安托梅拉公司 包含超晶格且提供低閘極漏電之半導體元件及相關方法
CN115868004A (zh) 2020-07-02 2023-03-28 阿托梅拉公司 使用具有不同非半导体热稳定性的超晶格制造半导体器件的方法
US11837634B2 (en) 2020-07-02 2023-12-05 Atomera Incorporated Semiconductor device including superlattice with oxygen and carbon monolayers
TWI803219B (zh) 2021-03-03 2023-05-21 美商安托梅拉公司 包含具超晶格之接地面層之射頻半導體元件及相關方法
TWI806553B (zh) 2021-04-21 2023-06-21 美商安托梅拉公司 包含超晶格及富集矽２８磊晶層之半導體元件及相關方法
US11810784B2 (en) 2021-04-21 2023-11-07 Atomera Incorporated Method for making semiconductor device including a superlattice and enriched silicon 28 epitaxial layer
US11923418B2 (en) 2021-04-21 2024-03-05 Atomera Incorporated Semiconductor device including a superlattice and enriched silicon 28 epitaxial layer
TW202406141A (zh) 2021-05-18 2024-02-01 美商安托梅拉公司 含提供金屬功函數調諧之超晶格之半導體元件及相關方法
TWI812186B (zh) * 2021-05-26 2023-08-11 美商安托梅拉公司 包含具氧１８富集單層之超晶格之半導體元件及相關方法
US11682712B2 (en) 2021-05-26 2023-06-20 Atomera Incorporated Method for making semiconductor device including superlattice with O18 enriched monolayers
US11728385B2 (en) 2021-05-26 2023-08-15 Atomera Incorporated Semiconductor device including superlattice with O18 enriched monolayers
US11631584B1 (en) 2021-10-28 2023-04-18 Atomera Incorporated Method for making semiconductor device with selective etching of superlattice to define etch stop layer
US11721546B2 (en) 2021-10-28 2023-08-08 Atomera Incorporated Method for making semiconductor device with selective etching of superlattice to accumulate non-semiconductor atoms
WO2024054282A2 (en) 2022-06-21 2024-03-14 Atomera Incorporated Semiconductor devices with embedded quantum dots and related methods
WO2024044076A1 (en) 2022-08-23 2024-02-29 Atomera Incorporated Image sensor devices including a superlattice and related methods

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2569058B2 (ja) 1987-07-10 1997-01-08 株式会社日立製作所 半導体装置
US5442205A (en) * 1991-04-24 1995-08-15 At&T Corp. Semiconductor heterostructure devices with strained semiconductor layers
US5241214A (en) * 1991-04-29 1993-08-31 Massachusetts Institute Of Technology Oxides and nitrides of metastabale group iv alloys and nitrides of group iv elements and semiconductor devices formed thereof
US5561302A (en) 1994-09-26 1996-10-01 Motorola, Inc. Enhanced mobility MOSFET device and method
JPH0982944A (ja) 1995-09-18 1997-03-28 Toshiba Corp 歪シリコン電界効果トランジスタ及びその製造方法
US6399970B2 (en) * 1996-09-17 2002-06-04 Matsushita Electric Industrial Co., Ltd. FET having a Si/SiGeC heterojunction channel

Also Published As

Publication number Publication date
EP0921575A3 (en) 1999-08-25
US6472685B2 (en) 2002-10-29
CN1218994A (zh) 1999-06-09
US20020011628A1 (en) 2002-01-31
KR100347623B1 (ko) 2003-01-24
EP0921575A2 (en) 1999-06-09
KR19990062755A (ko) 1999-07-26
JPH11233771A (ja) 1999-08-27
JP3443343B2 (ja) 2003-09-02
CN1153300C (zh) 2004-06-09

Similar Documents

Publication Publication Date Title
TW408474B (en) Semiconductor device
US6844227B2 (en) Semiconductor devices and method for manufacturing the same
CN101523608B (zh) 包括双应力源的n沟道mosfet及其制造方法
CN1985375B (zh) 具有应变沟道cmos晶体管的结构及其制造方法
EP1102327B1 (en) Field effect semiconductor device
US8304810B2 (en) Semiconductor device and semiconductor substrate having selectively etched portions filled with silicon germanium
US7687829B2 (en) Stressed field effect transistors on hybrid orientation substrate
CN101667595B (zh) 半导体装置
TW439300B (en) Semiconductor device and method for fabricating the same
KR100734820B1 (ko) 2-차원 밴드갭 공법에 의해 구현된 고속 측면이형접합ｍｉｓｆｅｔ 및 그 방법
US7951684B2 (en) Semiconductor device method of manfacturing a quantum well structure and a semiconductor device comprising such a quantum well structure
US20060267130A1 (en) Semiconductor Device Including Shallow Trench Isolation (STI) Regions with a Superlattice Therebetween
US7847281B2 (en) Semiconductor device with strain in channel region and its manufacture method
US6949761B2 (en) Structure for and method of fabricating a high-mobility field-effect transistor
JP2000031491A (ja) 半導体装置，半導体装置の製造方法，半導体基板および半導体基板の製造方法
JP3618319B2 (ja) 半導体装置及びその製造方法
Eneman et al. Impact of stressors in future SiGe-based FinFETs: Mobility boost and scalability
Sen et al. Study of substrate induced strained-Si/SiGe channel for optimizing CMOS digital circuit characteristics
Li et al. Design of high speed Si/SiGe heterojunction complementary metal–oxide–semiconductor field effect transistors with reduced short-channel effects
JPH1093025A (ja) 半導体装置

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees