CN1985375B - 具有应变沟道cmos晶体管的结构及其制造方法 - Google Patents

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Abstract

本发明提供了这样的结构和方法，其中p-型场效应晶体管(PFET)和n-型场效应晶体管(NFET)每个都具有在第一半导体的单晶层中设置的沟道区，一应力以第一量值施加给PFET的沟道区，但不施加给NFET的沟道区。通过与第一半导体晶格失配的第二半导体施加该应力。第二半导体的层以距PFET的沟道区第一距离形成在PFET的源极区和漏极区和延伸区上，并以距NFET的沟道区的更大的第二距离形成在NFET的源极区和漏极区上，或者在NFET中根本不形成。

Description

具有应变沟道CMOS晶体管的结构及其制造方法
技术领域
本发明涉及半导体集成电路的制造，更具体地说，涉及一种制造具有外延的晶格失配的外延延伸(区)和源极区和漏极区的应变沟道互补金属氧化物半导体(CMOS)晶体管的设备和方法。
背景技术
理论和经验的研究都已经表明，在足够大的应力施加给晶体管的导电沟道以在其中产生应变时，在晶体管中的载流子的迁移率都可能极大地增加。应力被定义为每单位面积的力。应变是无量纲的量，被定义为在物体的特定尺寸的方向上(例如在物体长度的长度方向上)施加力时物体的特定尺寸的变化(例如，物体长度的变化)与物体的初始尺寸(例如它的原始长度)之比。应变可以是拉伸的或者是压缩的。在p型场效应晶体管中，压缩纵向应力的施加(即在导电沟道的长度方向)在导电沟道中产生应变，公知的是它增加了PFET的驱动电流。然而，如果相同的应力施加到NFET的导电沟道，则它的驱动电流会减小。
已经提出了通过将拉伸纵向应力施加到NFET的导电沟道和将压缩纵向应力施加给PFET的导电沟道来提高NFET和PFET的性能。这种方法的关键在于掩蔽处理，包含掩蔽该芯片的PFET部分并改变在PFET导电沟道附近的浅沟槽隔离区中使用的材料以对其施加所需的应力。然后执行不同的步骤以掩蔽芯片的NFET部分并改变在NFET的导电沟道附近的浅沟道隔离区中使用的材料以对其施加所需的应力。其它的方法涉及集中于对间隔件部件中存在的固有应力进行调制的掩蔽处理。
硅锗是在形成应变的硅晶体管沟道中使用的理想的晶格失配的半导体。在两个半导体彼此晶格失配时，在第二半导体在第一半导体的单晶上生长时产生了应变。硅和硅锗都是彼此晶格失配以使一个在另一个上的生长产生了应变，在每一个中应变都可以是拉伸或压缩的。
硅锗在具有与硅晶体结构对准的晶体结构的硅上外延地生长。然而，因为硅锗通常具有比硅更大的晶体结构，因此外延生长的硅锗在内部被压缩。
在使用应变的硅的其它方法中，基片包括非常厚的硅锗层。可替换地，大体积的基片由单晶硅锗构成。在任一情况下，硅锗层或者基片公知为松弛的层，因为应变通过在硅锗层中形成的位错释放。在单晶硅层在单晶SiGe的松弛层上外延地生长时，拉伸应变在外延生长的硅晶体层中产生。这导致提高了电子迁移率，由此改善了NFET的性能。
然而，这种技术要求SiGe松弛，而这反过来又要求SiGe层非常厚，即至少0.5至1.0微米厚。空穴的迁移率的改善难以实现，因为要改善空穴的迁移率，SiGe层要求较大百分比的锗，这较大百分比的锗可能导致SiGe晶体中过大的位错，由此造成问题。此外，处理成本可能昂贵。
其它的技术比如分级的Ge浓度和化学机械抛光方法都可用于改善膜的质量。然而，这些技术受到高成本和高缺陷密度的限制。
因此，理想的是在PFET的沟道区中形成应变而不使用厚的SiGe晶体区。理想的是在PFET的源极区和漏极区中使用外延生长的SiGe膜在器件的沟道区中产生所需的应变。
进一步理想的是使SiGe膜形成为足够薄以便使SiGe膜能够应用所需的大小的量值的应力并避免SiGe膜变成松弛的膜。
进一步理想的是，通过在PFET的源极区和漏极区中生长SiGe的外延层形成压缩应变以增加在PFET的沟道区中的空穴迁移率。
进一步理想的是提供一种形成延伸到栅极电介质的水平面之上的凸起的源极区和漏极区的处理方法，包括在PFET的沟道区中形成理想应变的晶格失配的半导体。
进一步理想的是提供一种在PFET沟道区中形成所需的应变而在NFET的沟道区中不形成相同的应变的方法。
进一步理想的是在靠近PFET沟道区的PFET源极区和漏极区中形成晶格失配的半导体层同时防止在相同的集成电路的NFET沟道区的附近形成失配的晶格半导体层的结构和方法。
进一步理想的是在靠近PFET沟道区的PFET的延伸区中形成晶格失配的半导体层同时防止在相同集成电路的NFET沟道区中形成失配的晶格半导体层的结构和方法。
发明内容
根据本发明的一方面，提供一种具有互补金属氧化物半导体(CMOS)晶体管的集成电路，该互补金属氧化物半导体(CMOS)晶体管包括p-型场效应晶体管(PFET)和n-型场效应晶体管(NFET)的。NFET和PFET每个都具有在第一半导体的单晶层中设置的沟道区，其中一应力以第一量值施加给PFET的沟道区，但不施加给NFET的沟道区。通过与第一半导体晶格失配的第二半导体施加该应力。第二半导体层在PFET的源极区和漏极区中被形成在距PFET沟道区的第一距离处。第二半导体层在NFET的源极区和漏极区中进一步被形成在距NFET沟道区的第二距离处，第二距离大于第一距离。
根据本发明的另一方面，提供一种制造包括p-型场效应晶体管(PFET)和n-型场效应晶体管(NFET)的集成电路的方法。NFET和PFET每个都具有在第一半导体的单晶区中设置的沟道区，其中该应力以第一量值施加给所述PFET的沟道区，但在该第一量值下不施加给NFET的沟道区。
根据本发明的优选方面，PFET栅极叠层和NFET栅极叠层形成在第一半导体的单晶区上，PFET栅极叠层和NFET栅极叠层每个都具有用于覆盖形成在第一半导体的单晶区的主表面上的栅极电介质的栅极导体、和包括形成在栅极导体的侧壁上的第一材料的第一间隔件。第二间隔件形成在PFET栅极叠层和NFET栅极叠层的第一间隔件的侧壁上，第二间隔件包括第二材料。然后，对第一材料有选择性地将第二材料的部分从PFET栅极叠层的第二间隔件中清除，同时保护第二材料不从NFET栅极叠层的第二间隔件中清除。此后，第二半导体层生长在第一半导体的单晶区的暴露区域上，第二半导体与第一半导体晶格失配，以使一应力以第一量值施加给所述PFET的沟道区，而在该第一量值下不施加给NFET的沟道区。制造源极区和漏极区以完成PFET和NFET。
附图说明
附图1所示为根据本发明的实施例的PFET和NFET。
附图2所示为在感兴趣的单晶硅区中通过硅锗的薄外延层产生的压应力的量值的附图。
附图3至11所示为根据本发明的实施例PFET和NFET的制造步骤。
附图13至18所示为根据本发明的另一实施例PFET和NFET的制造步骤。
附图19至21所示为根据本发明的另一实施例PFET和NFET的制造步骤。
具体实施方式
附图1所示为根据本发明的实施例p-型场效应晶体管(PFET)和n-型场效应晶体管(NFET)。如附图1所示，NFET 10和PFET20制造在基片16的单晶半导体区14中。基片16可以是体型基片，或者优选绝缘体上半导体基片比如绝缘体上硅(SOI)基片，在这种基片中在绝缘层18上形成相对薄的半导体单晶区。在这种SOI基片上形成场效应晶体管(FET)时，通常可以比其它的方式实现更快的开关操作，因为在晶体管的沟道区和体型基片之间的结电容被消除了。基片优选包括单晶硅区14，更为优选的是，包括具有在绝缘层18上的单晶硅区14的SOI基片。
如这里以及下文的实施例所描述，参考NFET和PFET晶体管的制造，这些晶体管具有在优选实质由第一半导体(比如硅)构成的基片的单晶区内设置的沟道区。在第一半导体优选是硅时，晶格失配的第二半导体优选是不同的半导体比如硅锗或者碳化硅，更为优选的是硅锗(SixGey)，这里x和y是百分比，其中x加y等于100％。在x和y之间的变化范围可以相当大，例如y从1％变化到99％，在这种情况下，x因此在99％和1％之间变化。
然而，本发明并不限于纯硅晶体的晶体管的制造。基片14的单晶区可以实质由根据第一化学式Six1Gey1的比例的硅锗构成，这里x1和y1是百分比，并且x1+y1＝100％，以及第二半导体的层实质由根据第二化学式Six2Gey2的不同比例的硅锗构成，这里x1和y1是百分比，x2+y2＝100％，并且x1不等于x2，y1不等于y2。与第一半导体晶格失配的第二半导体通过靠近PFET沟道区的PFET源极区和漏极区中外延生长而形成，同时防止晶格失配的第二半导体同时形成在NFET的沟道区的附近。
附图2所示为有助于理解本发明的实施例的结构和方法的基本原理的附图。附图2图示了通过与感兴趣的区域横向偏移的硅锗的薄外延层在感兴趣的单晶硅区中产生的压应力的量值。在附图2中的曲线表示对于在外延层中的锗的不同百分比浓度根据感兴趣的区域的边缘的横向偏(位)移绘制的压应力的量值。
如附图2所示，具有37.5％的Ge百分比的SiGe层在10纳米的横向位移处施加350MPa的应力到单晶硅区上。然而，在增加相对于SiGe层的横向位移时，应力量值快速减小。对于相同的37.5％的Ge百分比，在30纳米的横向位移处应力减小到150MPa。也绘制了具有更低的百分比的SiGe层。具有6.25％的Ge百分比的SiGe层在10纳米的横向位移处施加75MPa的应力到单晶硅区上。然而，在30纳米的横向位移处施加应力时应力减小到大约30MPa。在图表中的其它曲线表示随着Ge含量的增加在沟道中产生的应力也增加。
在此所描述的实施例利用随着横向位移而应力快速降低以形成一个在沟道区附近具有产生应变的晶格失配的源极区和漏极区的PFET。在另一方面，NFET被形成为具有产生应变的晶格失配的源极区和漏极区，但源极区和漏极区不靠近沟道区。
本发明的教导应该被理解为可应用于其它类型的半导体(比如具有化合物AlAInBGaCAsDPENF的III-V化合物半导体，其中A，B，C，D，E和F表示在半导体晶体中的每种元素Al，In，Ga，As，P和N的相应的百分比，百分比总数为100)中的晶体管的制造。砷化镓(GaAs)、磷化铟(InP)、氮化镓(GaN)和InGaAsP都是这种半导体的普通实例。
如附图1进一步所示，PFET 20包括与栅极电介质27接触地设置在(优选具有重掺杂的多晶硅26的底层的)栅极导体之下的沟道区22。栅极电介质27优选是在单晶半导体区14上热生长的二氧化硅层。优选地，晕圈区23和延伸区25优选设置在沟道区22附近的源极区和漏极区24附近。
栅极导体的多晶硅底层26优选被重掺杂到大约1019cm-3的浓度。优选地，为了与PFET操作接通时存在的p-型导电沟道的逸出功相匹配，PFET 20的多晶硅层26包括p-掺杂剂比如为硼。栅极导体优选也包括设置在多晶硅部分26之上的低电阻部分28。低电阻部分28具有比多晶硅部分26更低的电阻，优选包括金属、金属的硅化物或者两者。在优选的实施例中，低电阻部分28包括通过自对准处理形成的硅化物(一种“自对准硅化物”)，其可以是任何适合的金属的硅化物，包括(但不限于)钨、钛和钴。更优选的是，硅化物是钴的化合物(CoSi2)。
可替换的是，栅极导体可以包括金属层，替代与栅极电介质27接触的多晶硅层，在晶体管的源极区和漏极区的高温处理已经完成之后该金属层优选已经被形成为置换栅极。
NFET10和PFET20的源极区和漏极区形成在通过成对的第一间隔件、第二间隔件32和第三间隔件34分别与NFET 10和PFET 20的沟道区122和22间隔开的单晶硅区16中。一对(包括硅锗39的外延层和低电阻层40的)凸起的源极-漏极区36设置在NFET 10的源极区和漏极区24上。一对(包括硅锗38和低电阻层40的)凸起的源极-漏极区36设置在PFET 20的源极区和漏极区24上。低电阻层优选是以自对准方式形成的硅化物，即“自对准硅化物”，通过将金属淀积在硅锗的层38，39上并与硅锗反应以形成硅化物。硅化物可以是任何适合的金属的化合物，该金属包括(但不限于)钨、钛和钴。更优选的是，硅化物是钴的化合物(CoSi2)。
如附图1所示，硅锗层38横向地延伸到PFET 20的第一间隔件30的侧壁并在第二和第三间隔件32和34之下。这样，硅锗的外延层38位于PFET沟道区22的附近以施加能够有利于沟道区22中的空穴的迁移率的压应力。第一间隔件30的宽度优选是10纳米或更小以便外延层38将具有理想量值的应力施加给沟道区22.
与PFET 20相反，在NFET 10中的外延层39与沟道区22横向地偏移一段跨越至少第一和第二间隔件30，32之宽度的距离。这样，硅锗的外延层39被设置成不充分靠近NFET的沟道区122以免对NFET的性能有不利的影响。
附图3至12所示为根据本发明的实施例的CMOS制造过程的步骤。作为根据该实施例的处理结果，形成p-型场效应晶体管(PFET)和n-型场效应晶体管(NFET)。在PFET中，通过晶格失配的半导体层以第一量值将应力施加给沟道区。在另一方面，在NFET的沟道区中，不施加第一量值的应力，因为晶格失配的半导体层不位于NFET沟道区的附近。这样，实现了PFET中的载流子迁移率的增加，同时仍然保持NFET的理想性能。
附图3所示为根据本发明的实施例形成PFET和NFET的处理步骤。如附图3所示，PFET栅极叠层44和NFET栅极叠层45上覆基片的单晶半导体区14。单晶区14实质由上文所述的第一半导体材料构成。PFET栅极叠层44包括上覆单晶区14的栅极电介质27、优选包括与栅极电介质接触的多晶硅的栅极导体层26和优选实质由氮化硅构成的绝缘盖层50。NFET栅极叠层45包括上覆单晶区14的栅极电介质27、优选包括与栅极电介质27接触的多晶硅的栅极导体层26和优选实质由氮化硅构成的绝缘盖层50。
在一个实施例中，在本阶段中以所需的掺杂剂类型和浓度已经提供了PFET栅极叠层和NFET栅极叠层的栅极导体26，以便提供所需的逸出功。例如，PFET栅极叠层44可以具有以p+掺杂的栅极导体层26，而NFET栅极叠层45可以具有n+掺杂的栅极导体层26。
接着，如附图4所示，使用NFET栅极叠层45作为掩模以防止注入物渗透到NFET栅极叠层45之下的沟道区122中太深，优选对NFET栅极叠层45附近的单晶区14的活性区执行延伸和晕圈注入(halo implant)。在这种注入的过程中，通过优选包括光抗蚀剂材料的阻挡掩模42防止注入到PFET栅极叠层44附近的活性区中。
接着，如附图5所示，清除阻挡掩模42并将成对的第一间隔件30形成在PFET栅极叠层25和NFET栅极叠层45的侧壁上。间隔件30优选由淀积的氮化物比如氮化硅形成，并且优选较薄，例如厚度是从3纳米到20纳米，更为优选的是厚度在5纳米到15纳米之间，最有优选的是厚度是大约10纳米。
接着，如附图6所示，使用PFET栅极叠层44作为掩模以防止注入物渗透到PFET栅极叠层44之下的沟道区122中太深，优选对PFET栅极叠层44附近的单晶区14的活性区执行延伸和晕圈注入。在这种注入的过程中，通过优选包括光抗蚀剂材料的阻挡掩模43防止注入到NFET栅极叠层45附近的活性区中。
此后，如附图7所示，阻挡掩模43被清除，并且将厚的保形材料层46淀积在PFET栅极叠层44和NFET栅极叠层45上。保形材料层46的特性应该是绝缘的而不是导电的或半导电的。优选地，保形材料层46包括氧化物，优选是二氧化硅，并且优选在低温下比如由四正硅酸乙酯(TEOS)前体淀积。此后，这个层46的材料被称为“氧化物”。
接着，如附图8所示，在NFET栅极叠层45和PFET栅极叠层44两者上的氧化物层46上形成另一(即第三)对间隔件48，该对间隔件48优选包括氮化物材料，更为优选的是氮化硅。这个过程优选如下地执行：淀积氮化硅的保形层，然后通过活性离子蚀刻(RIE)垂直地蚀刻该结构以使间隔件48仍然保持在氧化物层46的侧壁上，但从水平表面上清除保形的氮化物层。
接着，如附图9所示，在氮化物间隔件48处于适当位置之后，如通过对氮化物有选择性的RIE，从结构的顶部表面向下至PFET栅极叠层44和NFET栅极叠层45两者上的绝缘盖层50的水平面蚀刻氧化物层46。在这种蚀刻的过程中，也将氧化物层46从延伸到每个PFET栅极叠层44和NFET栅极叠层45的氮化物间隔件48之上的单晶区14的区域中清除。在这种蚀刻过程中，氮化物间隔件48保护该结构的侧壁不被蚀刻，并且绝缘盖层50保护PFET栅极叠层和NFET栅极叠层的栅极导体26不被损害和/或蚀刻。
此后，如附图10所示，阻挡掩模52再次施加在包括NFET栅极叠层45的区域上，而同时PFET栅极叠层44仍然暴露。阻挡掩模52优选包括光抗蚀剂材料。通过处于适当位置的阻挡掩模52，粘合到PFET栅极叠层44的氧化物层46被底切，如同使用对氮化物有选择性的各向同性的湿化学蚀刻。这产生了具有如附图10所示的外形的氧化物层46。这种蚀刻的结果是，单晶半导体区14的主表面54被暴露出来。
此后，如附图11所示，将与第一半导体晶格失配的第二半导体的单晶层外延生长在单晶半导体区14的主表面上。如上文参考附图1所描述，第二半导体优选是具有比单晶半导体区14的锗的百分比更高百分比的锗的硅锗，而不管区域14是否具有任何锗的含量。在PFET区域中，这个层38形成在氧化物层46的底切部分56下以使它将压应力施加在PFET 20的沟道区22的附近，层38仅通过第一氮化物间隔件30与沟道区22横向地间隔开。
在另一方面，在NFET中硅锗层39没有形成在栅极导体26的附近以使它不会以施加给PFET沟道区22的压应力一样大的量值将压应力施加给NFET的沟道区122，因为压应力阻碍了在NFET中的电子迁移率。然而，如果产生应力的晶格失配的半导体层与NFET 10的沟道区122偏移适当的距离，则该压应力可以被忍受，如上文参考附图2所描述。此外，间隔件30和氧化物层46的参数可以被修改以施加低量值的反向应力以改善在NFET中的电子迁移率。这种反向应力可以作为低量值的拉伸应力施加，以抵消通过在NFET沟道区122中的硅锗层39施加的低量值压应力的影响。
本实施例的最后处理步骤在附图1中示出。在这个处理步骤中，使用包括栅极导体26、第一间隔件30、第二间隔件32和第三间隔件34的PFET栅极叠层44作为掩模，将PFET 20的源极区和漏极区24注入到单晶区14，同时通过阻挡掩模(未示)保护NFET 10的区域不经受这种注入。在优选的单独的注入步骤中，使用包括栅极导体26、第一间隔件30、第二间隔件32和第三间隔件34的NFET栅极叠层45作为掩模，将NFET 10的源极区和漏极区24注入到单晶区14，同时通过阻挡掩模(未示)保护PFET 20不受这种注入。此后，执行高温处理以使注入的源极区和漏极区24退火并驱动注入的掺杂剂直到理想的深度和横向尺寸。
这时，氮化物绝缘盖层50从PFET栅极叠层44和NFET栅极叠层45被清除。优选地，然后将形成硅化物的金属淀积在所示的结构上，然后通过高温处理与同其接触的多晶硅导体26的半导体材料进行反应并与同其接触的硅锗的层38，39反应以形成自对准的硅化物(“自对准硅化物”)40。可替换地是，在源极区和漏极区24的高温退火之后，氮化物绝缘盖层50和多晶硅栅极导体26通过对氮化物和氧化物有选择性的RIE从间隔件30，32之间被清除，并将金属置换栅极形成在其位置上。在这种变型过程中，在之前形成的栅极电介质优选用作多晶硅RIE的蚀刻停止层，即作为牺牲层。由于受到在RIE过程中该层造成的损失，在多晶硅栅极26的RIE清除之后，清除形成的第一栅极电介质。此后，将第二栅极电介质27淀积在先前被清除的第一栅极电介质占用的位置上。然后将金属栅极导体淀积在间隔件30，32之间已经形成的开口上并作为在单晶硅锗的层38，39上的保形层。这样，在基本完成PFET 20和NFET 10的处理之后，形成了金属替代栅极。
根据本发明形成的PFET 220和NFET 210的另一实施例在附图12中示出。在本实施例中，在NFET 210中使用一样多的四对间隔件，以使凸起的硅化物源极区和漏极区224与NFET 210的沟道区偏移理想的距离并使凸起的硅化物源极区和漏极区224与PFET 220的沟道区错开理想的距离。进一步如附图12所示，PFET的晶格失配的半导体层238被形成为与PFET的沟道区322附近的单晶半导体区214相接触的升高层。在NFET 210中，由于在层239和沟道区222之间存在附加的间隔件231，晶格失配的半导体层239被形成为不靠近NFET210沟道区222的凸起层。在本实施例中，通过层239，238以不同的量值给NFET和PFET两者的沟道区222，322施加不同量值的压应力。
在本实施例中，在NFET 210的沟道区中形成的应变量可以基于第二间隔件231的宽度进行调整。如上文所讨论，层239与NFET 210沟道区222更大的横向偏移在NFET的沟道区222中产生了更低的应变。反过来，更低的应变比更高的应变对NFET 210中的电子迁移率有着更小的不利影响。在本实施例中，这种低应变可以通过使用主要由材料比如氮化硅构成的适当尺寸的间隔件实现。
间隔件231具有通过淀积的保形氮化硅材料的厚度确定的宽度240。如果在NFET 210的沟道区222中仍然需要更低的应变，则通过将该层淀积到更大的厚度可以使氮化硅间隔件231的厚度更大。
下文相对附图13和18描述本实施例的制造步骤。如附图13所示，PFET栅极叠层244和NFET栅极叠层245每个都优选包括多晶硅栅极226，该多晶硅栅极226包括覆盖基片单晶半导体区214(比如单晶硅区)上热生长的氧化物的栅极电介质227。绝缘盖层250覆盖在多晶硅栅极226上。在对栅极叠层结构244和245进行构图和蚀刻之后，成对的第一间隔件230形成在多晶硅栅极226的侧壁上。这些第一间隔件230优选较薄，其宽度范围在3纳米和20纳米之间，更为优选的是在5纳米和15纳米之间，最后优选的是大约宽10纳米。
在形成间隔件230之后，优选通过在注入PFET区的同时防止掩蔽NFET区，然后在注入NFET区的同时防止掩蔽PFET区，执行晕圈和延伸离子注入到间隔件附近的PFET 220和NFET 210源极区和漏极区(未示)中。此后，如附图14和15所示，第二对间隔件231形成在第一对间隔件230的侧壁上。这通过如下过程实现：淀积保形材料比如氮化硅，此后通过RIE垂直蚀刻该结构，以提供如附图15所示的结构。
此后，如附图16所示，将阻挡掩模243应用在NFET栅极叠层245和相邻的区域上。然后将第二间隔件231从PFET栅极叠层244中清除。接着，如附图17所示，将硅锗层238有选择性地生长在基片的单晶区214上。由于在NFET栅极叠层245的侧壁上存在第二间隔件231，因此硅锗的层238与NFET的沟道区222横向地偏移一段比到PFET的沟道区322更大的距离(例如，偏移距离为间隔件231的宽度240)。这样，在PFET中实现了更大的空穴迁移率，而不会显著地影响在NFET中的电子迁移率。
接着，如附图18所示，形成进一步的间隔件232和234。使用这些间隔件232和234将最终凸起的硅化物的源极区和漏极区224(附图12)分别与NFET和PFET的沟道区222和322间隔开。这些间隔件232和234优选分别包括氮化物和氧化物。优选地，间隔件232实质由氮化物组成，而间隔件234实质由氧化物组成。在这个过程中，执行附加的RIE蚀刻，形成如附图18中所示的结构。最后，在没有被栅极叠层244和245覆盖的层238的区域中形成自对准的硅化物层224，如附图12所示。
本发明的进一步的实施例在附图19-21中示出。与参考附图12-18所描述的实施例相反，在本实施例中，硅锗层228不形成NFET结构310的一部分，如附图19所示。相反，该层338仅设置在PFET结构320中。这样，将压应力施加给PFET 320的沟道区422，但不施加给NFET 310的沟道区423。
制造PFET 320和NFET 310的过程在附图20和21中示出。如附图20所示，形成PFET栅极叠层344和NFET栅极叠层345，每个包括上覆优选由热生长的氧化物构成的栅极电介质327的多晶硅栅极326、优选包括氮化硅的绝缘盖层350和优选包括氮化硅的第一对间隔件330。这时可以执行晕圈和延伸注入。
此后，淀积保形材料层360，然后构图以便仅覆盖NFET栅极叠层345附近的单晶半导体区314的活性区域。这种保形材料层可以例如是氧化物、氮化物或两者的组合。优选地，保形材料层360包括氮化物比如氮化硅。此后，晶格失配的半导体338比如硅锗外延生长到在PFET栅极叠层344附近的单晶区314的暴露的活性区域上。
此后，如附图21所示，附加的绝缘层淀积在保形层360上，然后，以如上文参考附图18所描述的方式，通过RIE垂直地蚀刻该层以形成间隔件331和附加间隔件332和334。此后，如附图12所示，自对准的硅化物区324和424优选以如上文参考附图12所描述的方式形成在PFET 320和NFET 310两者中。
虽然参考某些优选的实施例已经描述了本发明，但是本领域普通技术人员将会理解在不脱离本发明的范围和精神的前体下可做出许多改进和修改，本发明的范围仅由附加的权利要求界定。

Claims (27)

1.一种具有互补金属氧化物半导体(CMOS)晶体管的集成电路，该互补金属氧化物半导体(CMOS)晶体管包括p-型场效应晶体管(PFET)和n-型场效应晶体管(NFET)，每个所述NFET和每个所述PFET都具有在第一半导体的单晶层中设置的沟道区，其中通过与所述第一半导体晶格失配的第二半导体层将一应力以第一量值施加给所述PFET的沟道区，但不施加给所述NFET的沟道区，所述第二半导体层在所述PFET的源极区和漏极区中形成在距所述PFET的所述沟道区的第一距离处，所述第二半导体层在所述NFET的源极区和漏极区中进一步形成在距所述NFET的所述沟道区的第二距离处，所述第二距离大于所述第一距离。
2.权利要求1所述的集成电路，其中所述第一半导体和所述第二半导体是具有根据化学式SixGey的组分的含硅的半导体材料，其中x和y是百分比，并且x加y等于100％，所述第一半导体的组分范围为x＝100％，y＝0％至x＝2％，y＝98％之间的范围，以及所述第二半导体的组分范围为x＝99％，y＝1％至x＝1％，y＝99％之间的范围，其中所述第二半导体的y总是大于所述第一半导体的y。
3.权利要求1所述的集成电路，其中所述第一半导体的所述单晶层具有通过形成在所述NFET和所述PFET的所述沟道区上的栅极电介质的层面界定的主表面，并且所述第二半导体层形成在所述主表面上。
4.权利要求3所述的集成电路，进一步包括形成在所述第二半导体层上的硅化物层。
5.权利要求1所述的集成电路，其中所述第一半导体基本上由从如下的物质组成的组中选择的半导体组成：硅、硅锗和碳化硅，所述第二半导体基本上由与所述第一半导体不同的另一半导体组成，所述另一半导体从如下的物质组成的组中选择：硅、硅锗和碳化硅。
6.权利要求1所述的集成电路，其中所述第一半导体基本上由硅组成，所述第二半导体基本上由硅锗组成。
7.权利要求1所述的集成电路，其中所述第一半导体基本上由根据第一化学式Six1Gey1的硅锗组成，这里x1和y1是百分比，x1+y1＝100％，y1至少是1％，第二半导体基本上由根据第二化学式Six2Gey2的硅锗组成，这里x2和y2是百分比，x2+y2＝100％，y2至少是1％，其中x1不等于x2，y1不等于y2。
8.权利要求1所述的集成电路，其中所述应力是压应力。
9.权利要求6所述的集成电路，其中所述第二半导体基本上由具有至少1％的锗含量的硅锗组成。
10.权利要求4所述的集成电路，其中所述PFET和所述NFET中的每一个进一步包括接触栅极导体、所述PFET和所述NFET的源极区和漏极区的硅化物层。
11.一种具有互补金属氧化物半导体(CMOS)晶体管的集成电路，该晶体管包括每个都具有在基片的单晶硅区中设置的沟道区的p-型场效应晶体管(PFET)和n-型场效应晶体管(NFET)，其中通过在PFET的源极区和漏极区中距所述PFET的所述沟道区第一距离处设置的以及在NFET的源极区和漏极区中距所述NFET的所述沟道区第二距离处设置的、基本上由硅锗组成的凸起的晶格失配的半导体层，将第一应力施加给PFET的沟道区，但不施加给NFET的沟道区，所述第二距离大于所述第一距离，所述硅锗具有根据化学式SixGey的组分，其中x和y是百分比，并且每个至少为1％，x加y等于100％。
12.一种制造包括p-型场效应晶体管(PFET)和n-型场效应晶体管(NFET)的集成电路的方法，所述NFET和所述PFET每个都具有在第一半导体的单晶区中设置的沟道区，其中一应力以第一量值施加到所述PFET的所述沟道区，但在所述第一量值下不施加到所述NFET的所述沟道区，所述方法包括：
在第一半导体的单晶区上形成PFET栅极叠层和NFET栅极叠层，所述PFET栅极叠层和所述NFET栅极叠层每个都具有用于覆盖形成在所述单晶区的主表面上的栅极电介质的栅极导体、和包括形成在所述栅极导体的侧壁上的第一材料的第一间隔件；
在所述PFET栅极叠层和所述NFET栅极叠层的所述第一间隔件的侧壁上形成第二间隔件，所述第二间隔件包括第二材料；
从对所述第一材料有选择性的所述PFET栅极叠层的所述第二间隔件中清除部分所述第二材料，同时保护所述第二材料不从所述NFET栅极叠层的所述第二间隔件中被清除；
此后在所述第一半导体的所述单晶区的暴露区域上生长第二半导体层，所述第二半导体与所述第一半导体晶格失配，使得以第一量值将应力施加给所述PFET的所述沟道区但在所述第一量值下不施加给所述NFET的所述沟道区；和
制造所述PFET的源极区和漏极区，以及制造所述NFET的源极区和漏极区。
13.如权利要求12所述的方法，其中所述PFET进一步包括形成在所述第二半导体层中的所述主表面的水平面之上的凸起的源极区和凸起的漏极区。
14.如权利要求13所述的方法，其中所述NFET进一步包括形成在所述第二半导体层中的所述主表面的水平面之上的凸起的源极区和凸起的漏极区。
15.如权利要求13所述的方法，其中所述NFET的所述源极区和所述漏极区形成在所述第一半导体层中。
16.如权利要求14所述的方法，其中所述NFET的所述凸起的源极区和凸起的漏极区通过所述第一和第二间隔件与所述NFET栅极叠层间隔开。
17.如权利要求16所述的方法，进一步包括在所述PFET和所述NFET的所述凸起的源极区和凸起的漏极区中形成自对准的硅化物(自对准硅化物)。
18.如权利要求17所述的方法，进一步包括在所述PFET和所述NFET的所述栅极导体的多晶硅部分上形成自对准的硅化物(自对准硅化物)。
19.如权利要求18所述的方法，其中所述硅化物包括钴的硅化物。
20.如权利要求12所述的方法，其中所述第一半导体包括硅，所述第二半导体包括硅锗，所述硅锗具有至少1％的锗含量。
21.如权利要求20所述的方法，其中所述晶格失配的第二半导体施加压应力。
22.如权利要求12所述的方法，进一步包括在形成所述第一间隔件之前对由所述PFET栅极叠层和所述NFET栅极叠层的栅极导体掩蔽的所述单晶区的区域进行晕圈注入。
23.如权利要求12所述的方法，进一步包括在形成所述第一间隔件之前对由所述PFET栅极叠层和所述NFET栅极叠层的栅极导体掩蔽的所述单晶区的区域进行延伸注入。
24.如权利要求18所述的方法，进一步包括在从所述第二间隔件清除部分所述第二材料之前在所述第二间隔件的侧壁上形成第三间隔件，所述第三间隔件的侧壁界定位于所述PFET的所述源极区和漏极区和所述沟道区之间的间隔。
25.如权利要求24所述的方法，进一步包括在从所述PFET栅极叠层清除所述第二间隔件的所述部分时通过构图的阻挡掩模保护形成在所述NFET栅极叠层上的所述第一和第二间隔件。
26.如权利要求12所述的方法，进一步包括在第一半导体的所述单晶区的NFET活性区域上形成涂层，以防止所述第二半导体层生长在所述NFET活性区域上。
27.如权利要求12所述的方法，其中有选择性地生长所述第二半导体层。
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