JPH01179448A - 相補型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ｎチャネル・トランジスタは従来と変わりなく高速を維
持し、且つ、ｎチャネル・トランジスタも高速化された
相補型半導体装置に関し、製造プロセスに大きな変化を
及ぼさないようにしながら、簡単な手段でｎチャネル・
トランジスタに於けるスイッチング・スピードを高め、
相補型半導体装置全体を超高速化することを可能にする
ことを目的とし、 基板上に積層され基板側に在ってｎチャネル・トランジ
スタのチャネル層であるゲルマニウム層と、同じ基板上
に積層され表面側に在ってｎチャネル・トランジスタの
チャネル層であるシリコン層とを備えてなるよう構成す
る。

〔産業上の利用分野〕

本発明は、ｎチャネル・トランジスタは従来と変わりな
く高速を維持し、且つ、ｎチャネル・トランジスタも高
速化された相補型半導体装置に関する。

〔従来の技術〕

一般に、相補型半導体装置は低消費電力であると共に高
速であり、論理回路の基本ゲートとなっている。

この相補型半導体装置は、通常、電子をキャリヤとする
ｎ型ＭＯ３（ｍｅｔａｌ　　ｏｘｉｄｅｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）電界効果トランジスタ（ｆｉｅｌｄ　　
ｅｆｆｅｃｔ　　ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）と、
正札をキャリヤとするｐ型ＭＯＳ　Ｆ　ＥＴとを組み合
わせてなっている。

〔発明が解決しようとする課題〕

現在、前記相補型半導体装置を構成する材料としては、
シリコン（Ｓｔ）半導体が多用されているのであるが、
そのシリコン半導体に於ける電子移動度μ、が約１５０
０　（ａｍ”／Ｖ−ｓｅｃ）　であるのに対し、正孔移
動度μ、は約４５０（ｃｍ”／■・５ｅｃ）と著しく小
さい。従って、ｐ型ＭＯ３ＦＥＴのスイッチング・スピ
ードはｎ型ＭＯ３ＦＥＴのそれに比較して低く、それに
依って相補型半導体装置全体のスイッチング・スピード
が規制され、高速であるとは言うものの、超高速化する
ことは困難であり、それを達成するにはｐ型ＭＯＳ　Ｆ
　ＥＴのスイッチング・スピードを向上させることが課
題となる。

本発明は、製造プロセスに大きな変化を及ぼさないよう
にしながら、簡単な手段でｐチャネル・トランジスタに
於けるスイッチング・スピードを高め、相補型半導体装
置全体を超高速化することを可能にしようとする。

〔課題を解決するための手段〕

さて、ｐチャネル・トランジスタに於けるスイッチング
・スピードを向上するには、正札移動度μ、が高い材料
を用いる必要があり、その面からは、ゲルマニウム（Ｇ
ｅ）の使用が考えられる。

Ｇｅの正孔移動度μ、は、約１９００（ｃｍ”／Ｖ−ｓ
ｅｃ）程度であり、Ｓｔに比較する４倍以上も大きい。

従って、Ｇｅを材料とするｐチャネル・トランジスタの
実現が望まれるところであるが、Ｇｅには、保護膜とし
て用い得るような安定で良質の酸化膜が存在しないこと
などに起因し、そのようなｐチャネル・トランジスタを
作成しても、表面リーク電流が多く、実用化に至ってい
ない。

然しなから、現今の分子線エピタキシャル成長（ｍｏｌ
ｅｃｕｌａｒ　　ｂｅａｍ　　ｅｐｉｔａｘｙ：ＭＢＥ
）法、有機金属化学気相成長（ｍｅｔａｌｏｒｇａｎｉ
ｃ　　ｃｈｅｍｉｃａｌ　　ｖａｐｏｒ　　ｄｅ’ｐｏ
ｓｉｔｉｏｎ：ＭＯＣＶＤ）法などの著しい進歩に依っ
て、Ｓｉ上に５ｉＧｅ混晶化合物をエピタキシャル成長
させることが可能になった（要すれば、Ｔ、Ｐ、Ｐｅａ
ｒｓａｌｌｅｔ　　ａｌ、　　　１ｓｔ　　Ｉｎｔ、Ｓ
ｙｍｐ、ｏｎＳｉ　　ＭＢＥ　　１９８５、Ｈ，Ｄａｅ
ｍｂｋｅｓｅｔ　　ａｌ、　　　ＩＥＤＭ　　１９８５
、坂本統徳電子技術総合研究所研究報告　第８７５号　
などを参照）。

第１図は本発明の詳細な説明する為の図であり、（Ａ）
は半導体装置の要部切断側面図、（Ｂ）は５ｉｌ−ウＧ
ｅＸに於ける組成比（Ｘ値）の分布を説明する為の線図
、（Ｃ）はエネルギ・バンド・ダイヤグラムをそれぞれ
表している。尚、ここではゲート部分のみを対象にして
いる。

図に於いて、１はｉ型Ｓｔ半導体基板、２はｐチャネル
・トランジスタに於けるチャネル層である５ｉＩ−１ｌ
ＧｅＸ層、３はｎチャネル・トランジスタに於けるチャ
ネル層であるｐ型Ｓｉ層、４は二酸化シリコン（Ｓｉ０
２）からなるゲート絶縁膜、５はアルミニウム（Ａβ）
或いは多結晶シリコン或いはシリサイドからなるゲート
電極、ＥＦはフェルミ・レベル、Ｅｃは伝導帯の底、Ｅ
、は価電子帯の頂をそれぞれ示している。

図示例に於ける各部分の主要データを例示すると次の通
りである。

（ｔ）　　５ｉｔ−ｘＧｅｘ層２について厚さ：２００
　　［人〕 不純物濃度：ｌＸ１０１８　（ｃｍ−３）Ｘ値：０→ｌ
→０ （２）３１層３について 厚さ：２００（人〕 不純物濃度：　Ｉ　Ｘ　１０Ｉ６（ａｍ−”）（３）ゲ
ート絶縁膜４について 厚さ：１００（人〕 図から明らかなように、この半導体装置に於いては、Ｓ
ｉ半導体基板ｌ上にＳｉ、−ＸＧｅ、層２及び３１層３
が順にエピタキシャル成長されていて、５ｉｔ−ｘＧｅ
Ｘ層２に於けるＧｅの組成比は両側のＳｉと接する近傍
ではＯに近く、また、中央近傍では１に近くしである。

この構成は、ＳｔとＧｅの格子不整合に起因する歪応力
を緩和させる為に採られているものである。

また、Ｓ’　＋　−ｘ　Ｇ　ｅ　１層２に於ける不純物
濃度は、ｎチャネル・トランジスタの閾値電圧Ｖｔｌ＋
＞に依って決められるのであるが、ゲート電圧を印加し
ない状態で空乏化してエンハンスメント型となるように
する。

第２図（Ａ）及び（Ｂ）は第１図に見られるような構造
を持つ半導体装置のゲート電圧として、正及び負にそれ
ぞれｖｔｈ、、以上或いはｖ　ｔｈｐ以上に印加した場
合、即ち、ｎチャネル・トランジスタ及びｎチャネル・
トランジスタとして動作させた場合のエネルギ・バンド
・ダイヤグラムを表している。

図（Ａ）はゲート・ソース間電圧■ｇ１が閾値電圧Ｖｔ
ｈｎよりも大きい、即ち、ｎチャネル・トランジスタと
して動作させた場合のエネルギ・バンド・ダイヤグラム
であり、この場合、ｐ型ｓｉ層３とゲート絶縁膜４との
界面に於ける電子ｅをキャリヤとする。

図（Ｂ）はゲート・ソース間電圧■ｇ３が閾値電圧Ｖい
、より、も小さい、即ち、ｎチャネル・トランジスタと
して動作させた場合のエネルギ・バンド・ダイヤグラム
であり、この場合、ｐ型Ｓｉ、。

ＧｅＸ層２中の特にＧｅ層に於ける正孔をキャリヤとす
る。

この半導体装置では、ｎチャネル・トランジスタのチャ
ネル層がＧｅ層で構成されていても、それがＳｉ層中に
埋め込まれていて、表面には現れないので、表面リーク
電流は全く無関係であり、キャリヤである正孔は、ｎチ
ャネル・トランジスタのキャリヤである電子よりも移動
度が大きいので、従来と逆にｎチャネル・トランジスタ
の方が高速化される。

ところで、Ｇｅでは、電子の移動度が３９００（ｃｍ”
　／Ｖ　・ｓ　ｅ　ｃ）にもなるので、ｎチャネル・ト
ランジスタのチャネル層にもＧｅを用い、前記のように
５ｉＪｌ中に埋め込むことも考えられるが、そのように
すると、プロセスが複雑となり、従来のＳｉ系の相補型
半導体装置に比較し、大幅なプロセス変更が必要となり
、しかも、解決すべき別の技術的課題を生ずるので、現
時点では、前記本発明に依る相補型半導体装置の構成が
好ましいと思われる。

本発明に依る相補型半導体装置に於いては、基板（例え
ばｉ型若しくはｐ型Ｓｉ半導体基板ｌ）上に積層され基
板側に在ってｎチャネル・トランジスタのチャネル層で
あるゲルマニウム層（例えばｐ型Ｇｅ層２Ｂ＞と、同じ
基板上に積層され表面側に在ってｎチャネル・トランジ
スタのチャネル層であるシリコン層（例えばｐ型Ｓｉ層
３）とを備えてなるよう構成する。

〔作用〕

前記手段を採ることに依り、ｎチャネル・トランジスタ
のチャネル層に於ける正孔移動度μ、はｎチャネル・ト
ランジスタのチャネル層に於ける電子移動度μ。よりも
大となることから、全体のスイッチング・スピードの限
界が従来とは反対にｎチャネル・トランジスタのそれに
依って決まるようになり、従来技術に依るものと比較す
ると溝かに速くなる。また、ｎチャネル・トランジスタ
のチャネル層であるＧｅＮはＳｉ層のなかに埋め込まれ
ているので、表面リーク電流が問題になることは皆無で
ある。更にまた、表面に現れているのはＳｉＭであるか
ら、良質の酸化膜を得ることが容易であり、従来のＳｉ
系の製造プロセスから大きく外れるところもなく、その
実現は容易である。

〔実施例〕

第３図乃至第１０図は本発明一実施例を製造する場合に
ついて解説する為の工程要所に於ける半導体装置の要部
切断側面図を表し、以下、これ等の図を参照しつつ説明
する。尚、第１図及び第２図に於いて用いた記号と同記
号は同部分を示すが或いは同じ意味を持つものとする。

第３図参照 （ＩＩＭＢＥ法を適用することに依り、ｉ型Ｓｔ半導体
基板１上にｎチャネル・トランジスタのチャネル層２と
なるべき５ｉＧｅ層２Ａ及びＧｅＮ２Ｂ及び５ｉＧｅ層
２ＡＳｎチャネル・トランジスタのチャネル層となるべ
きｐ型Ｓｉ層３を成長させる。尚、ｉ型Ｓｔ半導体基板
１は半絶縁性ＧａＡｓ基板に代替することができる。

この場合、チャネル層２に於ける導電型としては、ｐ型
５ｉＧｅ／ｐ型Ｇ　ｅ　／　ｐ型５ｉＧｅとするか、ｉ
型５ｉＧｅ／ｐ型Ｇ　ｅ　／　ｉ型５ｉＧｅとし、また
、不純物としては硼素（Ｂ）を使用して良い。

各半導体層に関する主要データを例示すると次の通りで
ある。

ｆａｌｓｉＧｅ層２Ａについて 厚さ：５０　〔人〕 不純物を導入する場合：　Ｉ　Ｘ　１０　”　　（ａｍ
−’）（ｂ）Ｇｓ層２Ｂについて 厚さ：１００（人〕 不純物濃度：　Ｉ　Ｘ　１０１ｅ（ｃｍ−３）（ｃｌｓ
ｉ層３について 厚さ１００（人〕 不純物濃度：　Ｉ　Ｘ　１０”　（ａｍ−’）第４図参
照 （２）熱酸化法を適用することに依り、厚さ例えば１０
０〔人〕程度のＳｉＯ２からなるゲート絶縁膜を形成す
る。

第５図参照 （３）通常のフォト・リソグラフィ技術を適用すること
に依り、ゲート絶縁膜の表面から基板１内にまで達する
Ｕ溝４Ａを形成する。

このＵ溝４Ａが素子間分離をする為のものであることは
云うまでもない。

第６図参照 （４）　　プラズマ蒸着法を適用することに依り、厚さ
例えば３５００　（人〕程度の多結晶シリコン膜を形成
する。

（５）通常のフォト・リソグラフィ技術を適用すること
に依り、前記多結晶シリコン膜のバターニングを行い、
ゲート電極５ＰＧ及び５ＮＧを形成し、次いで、それら
ゲート電極５ＰＧ及び５ＮＧをマスクとして前記ゲート
絶縁膜のバターニングを行ってゲート絶縁膜４ＰＧ及び
４ＮＧとする。

第７図参照 （６）真空蒸着法及び通常のフォト・リソグラフィ技術
を適用することに依り・ｐチャネル・トランジスタ形成
予定部分以外をＡｌからなるマスク膜６で覆う。

（７）　　イオン注入法を適用することに依り、Ｂイオ
ンの打ち込みを行ってからレーザ・アニールを施し、ｐ
＋型トドレイン領域７びｐ＋＋ソース領域８を形成する
。

この場合の主要データを例示すると次の通りである。

不純物ソース：ＢＦ２ ドーズ量：　Ｉ　Ｘ　１０　Ｉ５（ｃｍ−２）打ち込み
エネルギ：５０（ＫｅＶ） 第８図参照 （８）マスク膜６を除去してから、改めて真空蒸着法及
び通常のフォト・リソグラフィ技術を適用することに依
り、ｎチャネル・トランジスタ形成予定部分以外をＡＩ
からなるマスク膜９で覆う。

（９）　　イオン注入法を適用することに依り、Ａｓイ
オンの打ち込みを行ってからレーザ・アニールを施し、
ｎ＋＋ドレイン領域１０並びにｎ＋＋ソース領域１１を
形成する。

この場合の主要データを例示すると次の通りである。

不純物ソース：Ａｓ ドーズ量：　Ｉ　Ｘ　１０１６（ａｍ−”）打ち込みエ
ネルギ：　１２０　（ＫｅＶ）第９図参照 Ｑの　　マスク膜９を除去してから、真空蒸着法を適用
することに依り、厚さ例えば４０００　（人〕程度のＡ
ｌ膜を形成し、次いで、通常のフォト・リソグラフィ技
術を適用することに依り、そのＡｆｆｉ膜のバターニン
グを行ってドレイン電極１２、ソース電極１３、ドレイ
ン電極１５、ソース電極１６などを形成する。

このようにして製造された相補型半導体装置に於けるｐ
チャネル・トランジスタではＧｅ層２Ｂがチャネル層で
あり、その部分に於ける正孔の移動度μゎはｎチャネル
・トランジスタのチャネル層であるＳｉ層３に於ける電
子の移動度μ８よりも大であるから、前記実施例に於け
るスイッチング・スピードは従来技術に依るものとは逆
にｎチャネル・トランジスタのそれに依って制約を受け
ることになる。

第１０図は前記のようにして製造した相補型半導体装置
に結線を施した状態を表す要部切断側面図であり、第１
図乃至第９図に於いて用いた記号と同記号は同部分を示
すか或いは同じ意味を持つものとする。

図から明らかなように、ｐチャネル・トランジスタとｎ
チャネル・トランジスタのゲート電極５ＰＧ及び５ＮＧ
は共通接続されて入力■１が加えれるように、また、ｐ
チャネル・トランジスタのソース電極１３とｎチャネル
・トランジスタのドレイン電極１５は共通接続されて出
力■。が得られるようになっていて、ｐチャネル・トラ
ンジスタのドレイン電極１２には正側電源電圧■ＤＤが
、そして、ｎチャネル・トランジスタのソース電極１６
には接地側電源電圧ＶＳＳがそれぞれ印加されるように
なっている。

第１１図は第１０図に見られる実施例の要部回路図であ
り、第１０図に於いて用いた記号と同記号は同部分を示
すか或いは同じ意味を持つものとする。

図に於いて、ＱＰはｐチャネル・トランジスタ、ＱＮは
ｎチャネル・トランジスタをそれぞれ示している。

第１２図は第１０図及び第１１図について説明された実
施例のゲート・ソース間電圧Ｖ　ｇｓ対トドレインソー
ス間電流■。の関係を表す線図であり、第１図乃至第１
１図に於いて用いた記号と同記号は同部分を示すか或い
は同じ意味を持つものとする。

図では、横軸にゲート・ソース間電圧■９５を、また、
縦軸にドレイン・ソース間電流Ｉａｓをそれぞれ採っで
ある。

この図と第２図とを対比すると動作が理解されるが、ゲ
ート・ソース間電圧ｖｇｓを正側に増加させ、それが闇
値電圧ｖ　ｔｈｎを越えるとｎチャネル・トランジスタ
がオンとなり、また、反対に負側に増加させ、それが闇
値電圧■い、を越えるとｐチャネル・トランジスタがオ
ンとなる。

〔発明の効果〕

本発明に依る相補型半導体装置に於いては、ｐチャネル
・トランジスタのチャネル層を埋め込まれたゲルマニウ
ム層で、ｎチャネル・トランジスタのチャネル層を表出
されたシリコン層でそれぞれ構成しである。

前記構成を採ることに依り、ｐチャネル・トランジスタ
のチャネル層に於ける正孔移動度μ、はｎチャネル・ト
ランジスタのチャネル層に於ける電子移動度μ。よりも
大となることから、全体のスイッチング・スピードの限
界が従来とは反対にｎチャネル・トランジスタのそれに
依って決まるようになり、従来技術に依るものと比較す
ると道かに速くなる。また、ｐチャネル・トランジスタ
のチャネル層であるＧｅ層はＳｉ層のなかに埋め込まれ
ているので、表面リーク電流が問題になることは皆無で
ある。更にまた、表面に現れているのはＳｉ層であるか
ら、良質の酸化膜を得ることが容易であり、従来のＳｉ
系の製造プロセスから太き（外れるところもなく、その
実現は容易である。

【図面の簡単な説明】

第１図（Ａ）、　　（Ｂ）、　　（Ｃ）は本発明の詳細
な説明する為の半導体装置の要部切断側面図、組成を示
す線図、エネルギ・バンド・ダイヤグラム、第２図（Ａ
）及び（Ｂ）は動作を説明する為のエネルギ・バンド・
ダイヤグラム、第３図乃至第９図は一実施例を製造する
場合について説明する為の工程要所に於ける半導体装置
の要部切断側面図、第１０図は結線した場合の実施例を
説明する為の半導体装置の要部切断側面図、第１１図は
第１０図に見られる半導体装置の要部回路図、第１２図
は第１０図及び第１１図について説明された実施例のゲ
ート・ソース間電圧■ｇ３対ドレイン・ソース間電流Ｉ
＋ｌｓの関係を説明する為の線図をそれぞれ表している
。 図に於いて、１はｉ型Ｓｔ半導体基板、２はｐチャネル
・トランジスタに於けるチャネル層であるＳｔ＋−ｘＧ
ｅｘＪｌ、３はｎチャネル・トランジスタに於けるチャ
ネル層であるｐ型Ｓｉ層、４は５ｉ０２からなるゲート
絶縁膜、５はＡＪ或いは多結晶シリコン或いはシリサイ
ドからなるゲート電極、Ｅｒはフェルミ・レベル、ＥＣ
は伝導帯の底、Ｅｖは価電子帯の頂をそれぞれ示してい
る。 特許出願人　　　富士通株式会社 代理人弁理士　　相　谷　昭　司 代理人弁理士　　渡　邊　弘　− （Ｃ）　　　　　　　　　　（Ａ）　　　　　　　（Ｂ
）第１図 第３図 第４図 ４Ａ 第５図 第６図 第１１図 第１２図

Claims (1)

1. 【特許請求の範囲】 　基板上に積層され基板側に在ってｐチャネル・トラン
   ジスタのチャネル層であるゲルマニウム層と、 同じ基板上に積層され表面側に在ってｎチャネル・トラ
   ンジスタのチャネル層であるシリコン層と を備えてなることを特徴とする相補型半導体装置。