KR20080041588A - 단채널 효과를 향상시킨 금속 산화물 전계 효과 트랜지스터및 이의 제조 방법 - Google Patents

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Abstract

단채널 효과를 효과적으로 제어할 수 있는 개선된 금속 산화물 전계 효과 트랜지스터 및 CMOS 소자가 제공된다. 본 발명의 실시예들은 트랜지스터의 소오스/드레인 연장 영역 아래 및 딥 소오스/드레인 영역과 채널 영역 사이, 특히 딥 소오스/드레인 영역과 할로 영역 사이에 매몰 분리 영역을 형성함으로써, 단채널 효과를 억제한다. 딥 소오스/드레인 영역과 채널 영역 사이의 매몰 분리 영역은 펀치 쓰루 뿐만 아니라 DIBL을 최소화한다. 또한 딥 소오스/드레인 영역 및 할로 영역은 매몰 분리 영역에 의해 분리되므로, 측벽 접합 커패시턴스 및 접합 누설 전류 또한 최소화된다.
Figure P1020070112775
단채널 효과, 소오소/드레인 연장 영역

Description

단채널 효과를 향상시킨 금속 산화물 전계 효과 트랜지스터 및 이의 제조 방법{Structure and method to improve short channel effects in Metal Oxide Semiconductor Field Effect Transistors}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 단채널 효과를 효과적으로 제어할 수 있는 금속 산화물 반도체 소자에 관한 것이다.
지난 수 십년간 반도체 기술의 디자인룰 축소(semiconductor technology scaling)로 수많은 성과와 경제적 효과가 있었다. 예를 들어, 금속 산화물 전계 효과 트랜지스터(MOSFET)의 디자인룰 축소는 채널 길이 감소 및 이에 대응하는 스위치 스피드의 증가를 야기했다. 이는 채널 길이가 짧아질수록 스위칭 속도는 빨라지기 때문이다. 그러나 짧은 채널 길이는 특히, p형 소자에서 바람직하지 않은 "단채널 효과(short-channel effect)"를 야기할 수 있으므로, 이러한 디자인룰 축소는 제한을 가진다. 이러한 단채널 효과는 한정되지는 않지만, 문턱 전압(threshold voltage, 이하 Vt라 지칭함)의 변화, 과도한 드레인 누설 전류, 펀치 쓰루(punch through) 및 DIBL(Drain Induced Barrier Lowering) 등을 포함한다. 예를 들어, 과도한 DIBL(예., 150mV 이상) 및 Vt 롤-오프(Vt roll-off)가 65nm 기술에서 관측되 며, 45nm 기술 이하에서는 더욱 악화된다.
이러한 단채널 효과를 제어하기 위한 다양한 기술들이 이용되고 있다. 예를 들어, 할로(halo)를 MOSFET에 이용하여 단채널 효과를 감소시킬 수 있다. 구체적으로, 이러한 할로는 트랜지스터 바디와 동일한 전도형을 포함하는 고농도 도핑 영역이며, 게이트 아래의 소오스/드레인 확장 영역 모서리 근처에 위치한다. 이러한 할로는 소오스/드레인 영역과 채널 영역 사이의 공핍 영역을 감소시키고, 이에 의해 펀치 쓰루를 감소시킨다. 예컨대, 할로는 소오스/드레인 영역에서 채널 영역으로 도펀트(dopant)의 측면 방향 확산(lateral diffusion)을 감소시켜서 펀치 쓰루를 감소시킨다. 할로 효과는 할로의 도핑 농도 및 할로 도펀트의 제한(confinement)에 모두 의존한다. 그러나, 단채널 효과를 제어하는데 이용되는 고농도 할로(high halo dose)는 또한 큰 결합 누설 전류(junction leakage), 큰 측벽 결합 커패시턴스(side-wall junction capacitance) 및 큰 Vt 롤-오프를 야기할 수 있다. 따라서, 디자인룰이 축소된 MOSFET에서 이러한 단채널 효과를 제어하는 것은 어렵다.
따라서, 디자인룰 축소를 계속할 수 있도록, 단채널 효과를 효과적으로 제어할 수 있는 금속 산화물 반도체 소자가 요구된다.
본 발명이 해결하고자 하는 과제는, 단채널 효과가 개선된 트랜지스터를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 단채널 효과가 개선된 CMOS 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 단채널 효과가 개선된 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 단채널 효과가 개선된 CMOS 소자의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
개선된 MOSFET 및 CMOS 소자가 개시된다. 이러한 MOSFET 및 CMOS 소자는 단채널 효과를 효과적으로 제어할 수 있다. 또한 이러한 MOSFET 및 CMOS 소자를 형성하는 연관된 방법이 개시되어 있다. 실시예들은 트랜지스터의 소오스/드레인 연장 영역 아래 및 딥 소오스/드레인 영역과 채널 영역 사이, 특히 딥 소오스/드레인 영역 및 할로 영역 사이에 매몰 분리 영역을 형성함으로써, 단채널 효과를 억제한다.
구체적으로 MOSFET의 실시예들은 소오스/드레인 연장 영역, 할로 영역, 딥 소오스/드레인 영역 및 채널 영역을 가진 반도체 기판을 포함한다. 게이트는 채널 영역 상의 반도체 기판의 상부 표면에 배치된다. 측벽 스페이서는 게이트의 마주보는 측벽(opposing sidewall)들에 인접하여 배치된다.
소오스/드레인 연장 영역은 측벽 스페이서 바로 아래의 반도체 기판의 상부 표면에 위치한다. 할로 영역은 소오스/드레인 연장 영역 아래에 위치한다. 딥 소오스/드레인 영역은 상부 표면에서 반도체 기판으로 소정의 깊이로 연장되며, 소오스/드레인 연장 영역 및 할로 영역에 측면으로 인접하여 위치한다. 딥 소오스/드레인 영역은 에피택셜 실리콘, 에피택셜 실리콘 게르마늄, 에피택셜 실리콘 카바이드, 에피택셜 실리콘 게르마늄 카바이드 또는 다른 적절한 반도체 물질로 형성될 수 있다. 채널 영역은 게이트 아래 및 소오스/드레인 연장 영역과 할로 영역 사이에 배치된다.
트랜지스터는 반도체 기판 내에 매몰 분리 영역(buried isolation region, 예., 매몰 질화물 영역 및 산화물 영역)을 더 포함한다. 이러한 매몰 분리 영역은 소오스/드레인 연장 영역의 레벨 하부 및 딥 소오스/드레인 영역과 채널 영역 사이, 특히 딥 소오스/드레인 영역과 할로 영역 사이에 형성되어 단채널 효과를 억제할 수 있다. 딥 소오스/드레인 영역과 채널 영역 사이의 매몰 분리 영역은 펀치 쓰루 뿐만 아니라 DIBL을 최소화한다. 또한 딥 소오스/드레인 영역과 할로 영역은 매몰 분리 영역에 의해 분리되므로, 측벽 접합 커패시턴스 및 접합 누설 전류 역시 최소화된다.
또한 n-FET(n-type Field Effect Transistor)에 커플링된 p-FET(p-type FET) 을 포함하는 CMOS(Complementary Metal Oxide Semiconductor device) 소자의 실시예들이 개시된다. p-FET은 p형 도펀트로 도핑된 딥 소오스/드레인 영역 및 소오스/드레인 연장 영역과, n형 도펀트로 고농도 도핑된 할로 영역을 포함한다. p-FET은 딥 소오스/드레인 영역과 할로 영역 사이에 형성되는 매몰 분리 영역을 더 포함함으로써, 단채널 효과가 억제된다. n-FET은 n형 도펀트로 도핑된 딥 소오스/드레인 영역 및 소오스/드레인 연장 영역을 포함한다. n-FET은 p-FET만큼 단채널 효과에 영향을 받지 않으므로, n-FET은 할로 영역 및/또는 매몰 분리 영역 없이 선택적으로 형성될 수 있다.
또한 상기에서 설명한 MOSFET을 형성하는 방법뿐만 아니라, 이러한 MOSFET을 포함하는 CMOS 소자를 형성하는 방법이 개시된다.
구체적으로, MOSFET을 형성하는 방법은 반도체 기판 내에 STI(Shallow Trench Isolation structure)를 형성하여 트랜지스터의 액티브 반도체 영역을 정의하는 것을 포함한다. 다음으로 게이트를 반도체 기판의 상부 표면, 특히 STI에 의해 정의되는 영역의 상부 표면 상에 형성한다.
측벽 스페이서의 제1 층은 게이트의 마주보는 측벽 상에 형성한다. 다음으로, 게이트의 양측에 인접한 반도체 기판 내에 제2 형의 도펀트를 소정의 깊이로 주입하여 할로 영역을 형성한다. 또한 제2 형의 도펀트 상부(예., 할로 영역 상부) 및 게이트 양측에 인접한 반도체 기판의 상부 표면에 제1 형의 도펀트를 주입하여, 소오스/드레인 연장 영역을 형성한다.
소오스/드레인 연장 영역 및 할로 영역 형성후, 측벽 스페이서의 제2 층을 제1 층 상에 형성한다. 이에 의해, 다층 측벽 스페이서가 게이트의 마주보는 측벽에 인접하여 형성된다.
그리고 게이트의 양측에 인접한 반도체 기판을 식각하여, 액티브 실리콘 영역을 정의하는 STI와 측벽 스페이서 사이에 연장된 트렌치를 형성하되, 게이트에 가까운 트렌치 측벽(trench wall)이 측벽 스페이서 아래에 정렬(align)되도록 트렌치를 형성한다. 트렌치의 깊이는 대략 제2 형 도펀트가 주입되어 할로 영역을 형성하는 소정의 깊이와 같을 수 있다.
또한 절연층을 게이트에 가까운 트렌치 측벽 상에 형성하며, 트렌치를 선택된 반도체 물질로 부분적으로 채운다. 이는 예컨대, 에피택셜 증착 공정을 수행하여, 선택된 반도체 물질(예., 실리콘, 실리콘 게르마늄, 실리콘 카바이드, 실리콘 게르마늄 카바이드 등)이 트렌치 저면에 노출된 반도체 기판으로부터 성장되도록 함으로써 형성할 수 있다. 트렌치의 양 측면은 STI 또는 절연층의 절연 물질로 형성되어 있으므로, 선택된 반도체 물질은 수직으로만 성장한다.
트렌치를 선택된 반도체 물질로 부분적으로 채운 후, 절연층의 노출된 부분을 제거하고 트렌치의 잔존 부분을 선택된 반도체 물질로 채운다. 이는 예컨대, 제2 에피택셜 증착 공정에 의하여 실시될 수 있다. 제2 에피텍셜 증착 공정 동안. 선택된 반도체 물질은 이미 부분적으로 트렌치를 채운 반도체 물질로부터 수직하게 성장할뿐만 아니라, 측벽 스페이서의 아래 및 잔존하는 절연층 상에 노출된 트렌치 측벽으로부터 수평하게 성장한다.
트렌치가 완전히 채워지고 매몰 분리 영역이 형성된 후, 트렌치 내의 선택된 반도체 물질에 제1 형의 도펀트를 주입하여 딥 소오스/드레인 영역을 형성한다. 따라서 이러한 딥 소오스/드레인 영역은 매몰 분리 영역에 의해 할로 영역 뿐만 아니라 채널 영역과 분리된다.
이러한 MOSFET을 포함하는 CMOS 소자를 형성하는 방법은 반도체 기판 내에 STI를 형성하여 다수의 트랜지스터용 액티브 반도체 영역을 정의하는 것을 포함한다. 예컨대, 반도체 기판의 제1 영역은 p-FET이 형성될 수 있으며, 반도체 기판의 제2 영역은 n-FET이 형성될 수 있다.
그리고, 제1 게이트 및 제2 게이트를 반도체 기판의 제1 영역 및 제2 영역에 각각 형성하며, 측벽 스페이서의 제1 층을 제1 및 제2 게이트의 마주보는 측벽 상에 형성한다.
다음으로 마스크 이온 주입 공정(masked implantation processes)을 사용하여 n-FET, p-FET 모두에 소오스/드레인 연장 영역뿐만 아니라 p-FET의 할로 영역을 형성하고, 선택적으로 n-FET의 할로 영역을 형성한다. n-형 도펀트를 제1 게이트의 양측에 인접한 반도체 기판에 소정의 깊이로 주입하여 p-FET의 할로 영역을 형성할 수 있다. 유사하게 p-형 도펀트를 제2 게이트의 양측에 인접한 반도체 기판에 소정의 깊이로 주입하여 n-FET의 할로 영역을 형성할 수 있다. 또한 p-형 도펀트를 n-형 도펀트 상부(예., p-FET의 할로 영역 상부) 및 제1 게이트의 양측에 인접한 반도체 기판의 상부 표면에 주입하여 p-FET의 소오스/드레인 연장 영역을 형성할 수 있다. 그리고 n-형 도펀트를 제2 게이트의 양측에 인접한 반도체 기판의 상부에 주입하여 n-FET의 소오스/드레인 연장 영역을 형성할 수 있다.
소오스/드레인 연장 영역 및 할로 영역 형성 후, 측벽 스페이서의 제2층을 각 게이트 상에 형성한다. 이에 의해 다층 측벽 스페이서가 형성된다.
그리고 제1 게이트의 양측에 인접한 제1 영역의 반도체 기판을 식각하여, 제1 게이트 상의 측벽 스페이서와 제1 영역을 정의하는 STI 사이에 연장된 트렌치를 형성하되, 제1 게이트에 가까운 트렌치 측벽은 제1 게이트 상의 측벽 스페이서 아래에 정렬되도록 트렌치를 형성한다. 트렌치의 깊이는 대략 n형 도펀트가 제1 영역에 주입되어 할로 영역을 형성하는 깊이와 같을 수 있다.
또한 절연층을 제1 게이트에 가까운 트렌치 측벽 상에 형성하고, 트렌치를 선택된 반도체 물질(예., 실리콘, 실리콘 게르마늄, 실리콘 카바이드, 실리콘 게르마늄 카바이드 등)로 부분적으로 채운다. 이는 예컨대, 에피택셜 증착 공정을 실시하여 선택된 반도체 물질을 트렌치의 저면에 노출된 반도체 기판로부터 성장시켜 형성될 수 있다. 트렌치의 양측에는 STI 또는 절연층의 절연물질이 배치되므로, 선택된 반도체 물질은 수직으로만 성장된다.
트렌치가 선택된 반도체 물질로 채워진 후, 절연층의 노출된 부분을 제거하고 트렌치의 잔존 부분을 선택된 반도체 물질로 채운다. 이는 예컨대, 제2 에피택셜 증착 공정에 의하여 형성될 수 있다. 이러한 제2 에피택셜 증착 공정 동안, 선택된 반도체 물질은 이미 부분적으로 트렌치를 채운 선택된 반도체 물질로부터 수직하게 성장할 뿐만 아니라, 측벽 스페이서의 아래 및 잔존하는 절연층 상에 노출된 트렌치 측벽으로부터 수평하게 성장한다.
트렌치가 완전히 채워지고 매몰 분리 영역이 형성된 후, 마스크 이온 주입 공정을 사용하여 제1 및 제2 영역에 딥 소오스/드레인 영역을 형성한다. 즉, 트렌치 내에 선택된 반도체 물질에 p형 도펀트를 주입하여 p-FET의 딥 소오스/드레인 영역을 형성할 수 있다. 따라서 이러한 딥 소오스/드레인 영역은 매몰 분리 영역에 의해 할로 영역뿐만 아니라 p-FET의 채널 영역에서 분리된다. 또한 측벽 스페이서의 양측에 인접하는 제2 영역의 반도체 기판에 n형 도펀트를 주입하여 n-FET의 딥 소오스/드레인 영역을 형성할 수 있다.
본 발명의 실시예들의 태양은 이하의 설명 및 첨부되는 도면을 참조하면 더욱 명확해질 것이다. 그러나, 이하의 설명이 본 발명의 바람직한 실시예 내지 그것의 다양한 구체적인 사항들을 설명할지라도, 이는 설명의 편의를 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 다양한 변화 및 수정이 그 기술적 사상을 변경하지 않고 본 발명의 실시예들의 관점에서 행해질 수 있으며, 본 발명은 이러한 모든 변경을 포함한다.
본 발명의 실시예들 및 이에 의한 다양한 이점 및 특징은, 첨부되는 도면과 함께 후술되는 제한되지 않는 실시예들을 참조하여 상세히 설명될 것이다. 본 발명에 도시된 각 도면에 있어서 각 구성 요소들은 다소 확대 또는 축소되어 도시된 것일 수 있다. 잘 알려진 구성 요소 및 공정 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1을 참조하면, 상기에서 언급한 것처럼 단채널 효과(short channel effect)를 효과적으로 제어하는 개선된 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)(100) 및 MOSFET(100)를 사용하는 개선된 CMOS(Complementary Metal Oxide Semiconductor) 소자(500)가 개시되어 있다. 실시예들에 따르면, MOSFET(100)의 소오스/드레인 연장 영역(source/drain extension regions, 106)의 레벨 아래 및 딥 소오스/드레인 영역(deep source/drain region, 109)과 채널 영역(160) 사이, 특히 딥 소오스/드레인 영역(109)과 할로 영역(halo region, 107) 사이에 매몰 분리 영역(buried isolation regions, 108)을 형성함으로써, 단채널 효과를 억제한다. 딥 소오스/드레인 영역(109)과 채널 영역(160) 사이의 매몰 분리 영역(108)은 펀치 쓰루(punch through) 뿐만 아니라 DIBL(Drain Induced Barrier Lowering)을 최소화한다. 또한 딥 소오스/드레인 영역(109) 및 할로 영역(107)이 매몰 분리 영역(108)에 의해 분리되기 때문에, 측벽 접합 커패시턴스(side-wall junction capacitance) 및 접합 누설 전류(junction leakage) 역시 최소화된다.
더욱 구체적으로, MOSFET(100)은 소오스/드레인 연장 영역(106). 할로 영역(107), 딥 소오스/드레인 영역(109) 및 채널 영역(160)을 가지는 반도체 기판(semiconductor layer, 150)을 포함한다. p-FET(p-type Field Effect Transistor)이 단채널 효과의 영향을 받기 쉬우므로, 설명의 편의를 위하여, 여기서 MOSFET(100)는 p-FET으로 설명될 것이다. 그러나 본 발명의 실시예들에 따른 MOSFET(100)의 새로운 특징은 n-FET(n-type Field Effect Transistor)에도 역시 이용될 수 있다.
게이트(102)는 채널 영역(160) 상의 반도체 기판(150)의 상부 표면(top surface, 104)에 위치한다. 게이트(102)는 예컨대, 반도체 기판의 상부(104)에 인접한 게이트 절연층, 게이트 절연층 상의 게이트 도전층(예., 폴리실리콘 게이트 절연체) 및 게이트 도전층 상의 나이트라이트 캡 층(nitride cap layer)을 포함할 수 있다.
측벽 스페이서(105)는 게이트(102)의 마주보는 측벽들(opposing sidewall, 103a, 103b)에 인접하여 배치된다. 측벽 스페이서(105)는 다층일 수 있으며, 예컨대, 마주보는 측벽에 인접한 제1 층(115, 예., 실리콘 산화물층과 같은 산화물층) 및 제1 층(115)에 인접한 제2 층(116, 예., 실리콘 질화물층과 같은 질화물층)을 포함할 수 있다.
소오스/드레인 연장 영역(106)은 측벽 스페이서(105) 아래 반도체 기판(150)의 상부 표면(104) 에 형성될 수 있으며, 제1 형의 도펀트(예., B과 같은 p-형 도펀트(dopant))로 도핑될 수 있다. 특히, 소오스/드레인 연장 영역(106)은 측벽 스페이서(105)의 제1 층(115) 및 제2 층(116)의 아래에 형성되어서, 게이트(102) 아래로 약간 연장될 수 있다.
할로 영역(107)은 소오스/드레인 연장 영역(106) 아래에 형성된다. 할로 영역(107)은 제2 도펀트(예., P, As 또는 Sb와 같은 n-형 도펀트)로 고농도 도핑될 수 있다. 할로 영역(107)을 형성하는 데 이용되는 기술에 따라, 할로 영역(107)은 소오스/드레인 연장 영역(106)의 주위(perimeter)를 따라 반도체 기판(150)의 상부 표면(104)까지 연장될 수 있다.
딥 소오스/드레인 영역(109)은 상부 표면(104)에서 반도체 기판(150)으로 소정의 깊이(112)로 연장될 수 있으며, 채널 영역(160) 반대편의 소오스/드레인 연장 영역(106) 및 할로 영역(107)에 측면으로 인접하여 위치할 수 있다. 딥 소오스/드레인 영역(109)는 에픽택셜하게 성장한 반도체 물질(예., 에피택셜 실리콘, 에피택셜 게르마늄, 에피택셜 실리콘 카바이드, 에피택셜 실리콘 게르마늄 카바이드 등)을 포함할 수 있다. 딥 소오스/드레인 영역(109)은 얕은 소자 분리 영역(Shallow Trench Isolation, 이하 STI)(110)에 의해 경계지어질 수 있다.
채널 영역(160)은 게이트(102) 아래에 위치한다. 예컨대, 채널 영역(160)은 소오스/드레인 연장 영역(106)들 사이 및 할로 영역(107) 사이에 배치될 수 있다.
MOSFET(100)은 단채널 효과를 억제하기 위해, 반도체 기판(150) 내에 매몰 분리 영역(108, 예., 매몰 질화물 또는 산화물 영역)을 더 포함한다. 매몰 분리 영역(108)은 반도체 기판(150)의 소오스/드레인 연장 영역(107)의 레벨 아래 및 딥 소오스/드레인 영역(109)과 채널 영역(160) 사이 특히, 딥 소오스/드레인 영역(109)과 할로 영역(107) 사이에 형성될 수 있다. 딥 소오스/드레인 영역(109)과 채널 영역(160) 사이의 매몰 분리 영역(108)은 펀치 쓰루 뿐만 아니라 DIBL을 최소화한다. 또한 딥 소오스/드레인 영역(109) 및 할로 영역(107)이 매몰 분리 영역(108)에 의해 분리되므로, 측벽 접합 커패시턴스 및 접합 누설 전류 역시 최소화된다.
매몰 분리 영역(108)은 p-FET과 n-FET 모두에 사용될 수 있다. 그러나 상기에서 언급하였듯이, p-FET이 특히 단채널 효과에 영향을 받기 쉬우므로, 도 1에 예시되어 있는 실시예에서는 매몰 분리 영역을 포함하지 않는 n-FET(200)과 커플링된 p-FET(100)을 포함하는 CMOS 소자(500, 예., 인버터)가 도시되어 있다.
CMOS 소자(500)에서, n-FET(200) 및 p-FET(100)의 액티브 반도체 영역(active semiconductor region)은 각각 STI(110)에 의해 분리될 수 있다. p-FET(100)은 상기에서 설명한 것처럼 형성될 수 있다. n-FET(200)은 반도체 기판(150) 상의 게이트(202)를 포함할 수 있으며, 다층 측벽 스페이서(205)는 게이트(202)의 마주보는 측벽(203a, 203b)에 인접하여 형성될 수 있다. n-FET(200)의 게이트(202) 아래의 반도체 기판(150)은 채널 영역(260), 소오스/드레인 연장 영역(206) 및 딥 소오스/드레인 영역(209)를 포함할 수 있다.
n-FET의 채널 영역(260)은 게이트(202) 아래에 위치할 수 있다. 예컨대, 채널 영역(260)은 소오스/드레인 연장 영역들(206) 사이 및 딥 소오스/드레인 영역들(209) 사이에 형성될 수 있다. 소오스/드레인 연장 영역(206)은 측벽 스페이서(205)의 제1 층(215) 및 제2 층(216) 바로 아래에 인접하여 위치하여, 게이트(202) 아래로 약간 연장될 수 있다. 딥 소오스/드레인 영역(209)는 측벽 스페이서의 바깥쪽에 있는 제2 층(216)과 STI(110) 사이의 반도체 기판(150)에 측면 방향으로 연장될 수 있으며, 반도체 기판(150)에 소정의 깊이로 수직 방향으로 연장되어 소오스/드레인 연장 영역(206)보다 깊게 형성될 수 있다. 소오스/드레인 연장 영역(206) 및 딥 소오스/드레인 영역(209)는 모두 n형 도펀트(예., P, As 또는 Sb) 로 고농도 도핑될 수 있다.
p-FET(100)과 같이, n-FET(200)도 소오스/드레인 연장 영역(206) 아래의 할로 영역(207) 및 할로 영역(207)과 딥 소오스/드레인 영역(209) 사이의 매몰 분리 영역(미도시)을 포함할 수 있다. 그러나 n-FET은 p-FET만큼 단채널 효과에 영향을 받지 않으므로, n-FET(200)은 할로 영역(207) 및/또는 매몰 분리 영역 없이 선택적으로 형성될 수 있다.
또한 이러한 MOSFET을 형성하는 방법 및 이러한 MOSFET을 이용하는 COMS 소자를 형성하는 방법의 실시예들이 개시된다. 설명의 편의를 위하여 그리고 p-FET이 단채널 효과에 영향을 받기 쉬으므로, 설명의 편의를 위하여, 이하에서는 단채널 효과를 억제하는 매몰 분리 영역을 포함하는 p-FET을 형성하는 방법 및 이러한 p-FET을 이용하는 CMOS 소자를 형성하는 방법을 설명한다. 그러나, 본 발명의 실시예들에 따른 방법은 단채널 효과를 억제하는 매몰 분리 영역을 포함하는 n-FET 및 이러한 매몰 분리 영역을 하나 또는 모두 사용하는 n-FET 및 p-FET을 포함하는 CMOS 소자를 형성하는 데 이용할 수도 있다.
더 구체적으로, 도 2 및 도 4를 참조하면, MOSFET(100)를 형성하는 방법은 반도체 기판(150, 예., SOI(Silicon-On-Insulator)의 실리콘층 또는 벌크 실리콘 웨이퍼(bulk silicon wafer) 내에 STI(110)를 형성하여 트랜지스터의 액티브 반도체 영역(101)을 정의하는 것을 포함한다(도 2의 단계 10).
게이트(102)는 반도체 기판(150)의 상부 표면(104), 특히 STI (110)에 의해 정의되는 액티브 반도체 영역(101)의 상부 표면 상에 형성할 수 있다(12). 게이 트(102)는 통상적인 공정 기술로 형성할 수 있다. 예를 들어, 게이트 (102)는 게이트 절연층, 게이트 전도체 및 질화물 캡핑막을 증착하고, 사진식각공정으로 패터닝하여 형성할 수 있다.
측벽 스페이서의 제1 층(115, 예., 산화물층)은 예컨대, 스페이서 물질을 증착하고, 이방 식각(directionally etching)하는 통상적인 측벽 스페이서 공정 기술을 사용하여 게이트(102)의 마주보는 측벽(103a, 103b) 상에 형성한다(도 2의 단계 14). 제1 층(115)의 너비(width)는 연속하여 형성되는 게이트(102) 아래의 소오스/드레인 연장 영역(106)에서 측면 방향의 도펀트 확산 정도를 제한하기 위해 미리 정해질 수 있다. 예를 들어, 소오스/드레인 연장 영역(106)은 게이트(102)와 약간만 오버랩되도록 할 수 있다.
다음으로 제2 형의 고농도 도펀트(예., P, As 또는 Sb와 같은 n형 도펀트)를 게이트(102)의 양측(103a, 103b)에 인접한 반도체 기판(150)에 소정의 깊이(113)로 주입(implant)하여 할로 영역(107)을 형성할 수 있다. 또한, 제1 형 도펀트(예., B와 같은 p형 도펀트)를 제2 형 도펀트 상부(예., 할로 영역(107) 상부) 및 게이트(102)의 양측(103a, 103b)에 인접한 반도체 기판(150)의 상부 표면(104)에 주입하여 소오스/드레인 연장 영역(106)을 형성할 수 있다(도 2의 단계 16).
도 2 및 도 5를 참조하면, 소오스/드레인 연장 영역(106) 및 할로 영역(107)을 형성한 후, 스페이서 측벽의 제2 층(116, 예., 질화물층)을 제1 층(115) 상에 형성한다. 따라서, 다층 측벽 스페이서(105)를 게이트(102)의 마주보는 측벽(103a, 103b)에 인접하여 형성한다(도 2의 단계 18).
도 2 및 도 7을 참조하면, 게이트(102)의 양면에 인접한 반도체 기판(150)을 식각하여 트렌치(171)를 형성한다(도 2의 단계 20). 예컨대, 반응성 이온 식각 공정을 사용하여, 측벽 스페이서(105)와 액티브 실리콘 영역(101)을 정의하는 STI (110) 사이에 연장된 트렌치(171)를 형성할 수 있다. 따라서 게이트(102)에 가까운 트렌치 측벽(trench wall, 172)은 측벽 스페이서 (105) 아래에 정렬(align)된다. 또한 트렌치(171)의 저면(bottom, 173) 및 게이트(102)에 가까운 트렌치 측벽(172)는 반도체 기판(150)의 반도체 물질을 포함하며, 반면에 다른 트렌치 측벽은 STI(110)의 분리 물질을 포함한다. 트렌치(171)의 깊이(112)는 대략, 제2 형 도펀트가 주입되어 할로 영역(107)을 형성하는 소정의 깊이(113)와 같을 수 있다.
도 2 및 도 8을 참조하면, 게이트(102)에 가까운 트렌치 측벽(172) 상에 절연층(예., 산화물층 또는 질화물층)(125)을 형성한다(도 2의 단계 22). 이는 예컨대, 측벽 스페이서(105)의 제2 층(116)에 인접한 추가적인 측벽 스페이서를 형성하는 통상적인 공정 기술을 사용하여 형성할 수 있다. 추가적인 측벽 스페이서는 트렌치(171)의 저면(173)까지 연장되고, 게이트(102)에 가까운 트렌치 측벽(172)을 덮도록 형성할 수 있다. 추가적인 측벽 스페이서는 예컨대, 산화물 또는 질화물 등의 절연 물질을 사용하여 형성할 수 있다. 따라서, 이러한 형성 과정에서, 트렌치(171)의 저면(173)은 반도체 기판(150)을 형성하는 반도체 물질을 포함하며, 트렌치(171)의 양 측면은 STI (110)를 형성하는 물질 또는 절연층(125)을 형성하는 물질을 포함할 수 있다.
도 2 및 도 9를 참조하면, 절연층(125)을 형성한 후, 트렌치(171)를 선택된 반도체 물질(119)로 부분적으로 채울 수 있다(도 2의 단계 24). 예를 들어, 소오스/드레인 연장 영역(106)에 주입된 도펀트의 레벨 바로 아래에 배치될 수 있도록 트렌치(171)에 반도체 물질(119)을 채울 수 있다. 이는 에피택셜 증착 공정을 수행하여 선택된 반도체 물질(119)( 예., 실리콘, 실리콘 게르마늄, 실리콘 카바이드, 실리콘 게르마늄 카바이드 등)이 트렌치(171)의 저면(173)에 노출된 반도체 기판(150)으로부터 성장되도록 함으로써 형성할 수 있다. 트렌치(117)의 양 측면은 STI(110) 또는 절연층(125)의 절연 물질로 형성되어 있으므로, 선택된 반도체 물질(119)은 수직으로만 성장할 수 있다.
도 2 및 도 10을 참조하면, 트렌치(171)를 선택된 반도체 물질(119)로 부분적으로 채운 후, 절연층(도 9의 125 참조)의 노출된 부분(예., 측벽 스페이서 상부 및 트렌치(171) 내부의 선택된 반도체 물질(119) 상의 절연층)을 선택적 식각 공정에 의해 제거하여, 절연층(도 9의 125 참조)의 일부(108)만 남돌록 한다(도 2의 단계 26). 따라서, 이러한 형성 과정에서, 선택된 반도체 물질(119)은 부분적으로 채워진 트렌치(171)의 저면(174)에 노출되며, 반도체 기판(150)의 반도체 물질은 분리 영역(108) 상부의 게이트(102)에 가까운 트렌치 측벽(172)에 노출될 수 있다.
다음으로, 도 2 및 도 11을 참조하면, 제2 에피택셜 증착 공정을 수행하여 트렌치(171)를 선택된 반도체 물질(119)로 완전히 채우고, 필요에 따라서는, 선택된 반도체 물질(119)이 게이트(102)의 양측에 인접한 반도체 기판(150)의 상부 표면(104) 이상 올라오도록 할 수 있다(도 2의 단계 28). 제2 에피택셜 증착 공정 동안, 선택된 반도체 물질(119)은 이미 부분적으로 트렌치(171)를 채운 반도체 물 질(119)로부터 수직하게 성장할 뿐만 아니라, 측벽 스페이서(105) 아래 및 잔존하는 절연층(108) 상에 노출된 트렌치 측벽(172)으로부터 수평하게 성장할 수도 있다.
도 2 및 도 12를 참조하면, 트렌치를 반도체 물질(119)로 완전히 채우고 잔존하는 절연층을 매립한 후(예., 매몰 분리 영역(108)을 형성한 후), 트렌치 내의 선택된 반도체 물질(도 11의 119 참조)에 제1 형의 도펀트(예., B과 같은 p-형 도펀트)를 주입하여 p-FET의 딥 소오스/드레인 영역(109)을 형성할 수 있다(S30). 따라서, 딥 소오스/드레인 영역(109)은 매몰 분리 영역(108)에 의해 게이트(102) 아래의 채널 영역(160)뿐만 아니라 할로 영역(107)과 분리될 수 있다.
딥 소오스/드레인 영역(109)의 주입에 연속하여, 통상적인 공정 기술(예, 실리사이드 형성, 블랑킷 절연막(blanket dielectric layer)의 증착, 콘택 형성 등)을 사용하여 FET(도 1의 100 참조)을 완성할 수 있다(도 2의 단계 32).
도 3 및 도 4를 참조하면, 이러한 MOSFET을 포함하는 CMOS 소자(예,. 인버터)를 형성하는 방법은 반도체 기판(150) 내에 STI(110)를 형성하여 다수의 트랜지스터의 액티브 반도체 영역을 정의하는 것을 포함한다. 구체적으로, STI(110)에 의해 정의(delineate)된 반도체 기판(150)의 제1 영역(101)은 제1 트랜지스터(예., p-FET) 형성 영역이, STI(110)에 의해 정의된 반도체 기판(150)의 제2 영역(201)은 제2 트랜지스터(예., n-FET) 형성 영역이 될 수 있다(도 3의 단계 310). 다음으로, 제1 게이트(102)를 제1 영역(101) 상에 형성하며, 제2 게이트(202)를 제2 영역(201) 상에 형성한다(도 3의 단계 312). 게이트(102, 202)는 통상적인 공정 기술 에 의해 형성할 수 있다. 예를 들어, 게이트(102, 202)는 게이트 절연층, 게이트 전도체 및 질화물 캡핑막을 증착하고, 사진식각공정으로 패터닝하여 형성할 수 있다.
측벽 스페이서의 제1 층(115, 215, 예., 옥사이드층)을 제1 게이트(101) 및 제2 게이트(102)의 마주보는 측벽(103a, 103b, 203a, 203b)에 형성한다(도 3의 단계 314). 이는 예컨대, 스페이서 물질의 블랭킷층을 증착하고, 이방성 식각하는 통상적인 측벽 스페이서 공정 기술에 의해 형성할 수 있다. 제1 층(115, 215)의 너비는 연속하여 형성되는 게이트(102, 202) 아래의 소오스/드레인 연장 영역(106, 206)에 주입되는 도펀트의 측면 방향의 확산 정도를 제한하기 위하여 미리 정해질 수 있다. 예를 들어, 소오스/드레인 연장 영역(106, 206)은 게이트(102, 202)와 약간만 오버랩되도록 할 수 있다.
연이어, 마스크 주입 공정(masked implantation processes)을 사용하여, 제1 영역(101)에 p-FET의 할로 영역(107)을 형성하며, 선택적으로 제2 영역(201)에 n-FET의 할로 영역(207)을 형성할 수 있다(도 3의 단계 316). 또한 마스크 이온 주입 공정을 사용하여, p-FET 및 n-FET의 소오스/드레인 연장 영역(106, 206)을 형성할 수도 있다. 구체적으로, 제2 형 도펀트(예., P, As 또는 Sb와 같은 n 형 도펀트)을 제1 게이트(102)의 양측에 인접한 반도체 기판(150)에 소정의 깊이로 주입하여 p-FET의 할로 영역(107)을 형성할 수 있다. 그리고 제1 형 도펀트(예., B과 같은 p형 도펀트)를 제2 게이트(202)의 양측에 인접한 반도체 기판(150)에 소정의 깊이로 주입하여 n-FET의 할로 영역(207)을 형성할 수 있다. 또한 제2 형 도펀트 상부(예., 할로 영역(107)의 상부) 및 제1 게이트(102)의 양측에 인접한 반도체 기판(150)의 상부 표면(104)에 제1 형 도펀트(예.,p형 도펀트)를 주입하여 p-FET의 소오스/드레인 연장 영역(106)을 형성할 수 있다. 그리고 제2 게이트(202)의 양면에 인접한 반도체 기판(150)의 상부 표면(104, 예., 할로 영역(207)의 상부)에 제2 형 도펀트(예., n형 도펀트)주입하여 n-FET의 소오스/드레인 연장 영역(202)을 형성할 수 있다.
도 3 및 도 5를 참조하면, 소오스/드레인 연장 영역 및 할로 영역을 형성(도 3의 단계 316)한 후, 측벽 스페이서의 제2 층(116, 216, 예., 질화물층)을 게이트(102, 202)의 측벽 스페이서(115, 215)의 제1 층(115, 215) 상에 형성한다(도 3의 단계 318). 제1 층(115, 215)과 같이, 측벽 스페이서의 제2 층(116, 216)은 스페이서 물질을 증착하고, 이방 식각하는 통상적인 스페이서 공정 기술을 사용하여 형성할 수 있다. 따라서 다층의 측벽 스페이서(105, 205)를 제1 게이트(101) 및 제2 게이트(202)의 마주보는 측벽(103a, 103b, 203a, 203b)에 인접하여 형성한다.
도 3 및 도 6을 참조하면, 제2 측벽 스페이서층(116, 216)을 형성한 후, 실리콘 산화물 블랭킷층(251) 및 실리콘 질화물 블랭킷층(252)을 제1 영역(101) 및 제2 영역(201) 상에 형성할 수 있다(도 3의 단계 320). 그리고 사진 공정을 사용하여 마스크(253)를 제2 영역(201) 상에 형성하고, 제1 영역(101)상의 산화물층(251) 및 질화물층(252)을 선택적으로 제거한다(도 3의 단계 322).
다음으로, 도 3 및 도 7을 참조하면, 제1 게이트(102)의 양면에 인접한 제1 영역(101)의 반도체 기판(150)을 식각하여 트렌치(171)를 형성한다(도 3의 단계 324). 반응성 이온 식각 공정을 사용하여, 측벽 스페이서(105)와 제1 영역(101)을 정의하는 STI(110) 사이에 연장된 트렌치(171)를 형성할 수 있다. 따라서 게이트(102)에 가까운 트렌치 측벽(172)은 측벽 스페이서(105) 아래에 정렬된다. 또한 트렌치(171)의 저면(173) 및 게이트(102)에 가까운 트렌치 측벽(172)은 반도체 기판(150)의 반도체 물질을 포함하며, 반면에 나머지 트렌치 측벽은 STI(110)의 분리 물질을 포함한다. 트렌치(171)의 깊이(112)는 대략 도펀트가 주입되어 할로 영역(107)을 형성하는 소정의 깊이(113)와 같을 수 있다.
도 3 및 도 8을 참조하면, 다음으로 절연층(125)을 제1 게이트(102)에 가까운 트렌치 측벽(173) 상에 형성한다(도 3의 단계 326). 이는 예컨대, 측벽 스페이서(105)의 제2 층(116)에 인접하여 추가적인 측벽 스페이서를 형성하는 통상적인 공정 기술을 사용하여 형성할 수 있다. 추가적인 측벽 스페이서는 트렌치(171)의 저면(173)까지 연장되고, 게이트(102)에 인접한 트렌치 측벽(172)을 덮도록 형성할 수 있다. 추가적인 측벽 스페이서는 예컨대, 산화물 또는 질화물 등의 절연 물질을 사용하여 형성할 수 있다. 추가적인 측벽 스페이서를 형성하기 전에, 제2 영역(201) 상의 마스크(253)는 제거될 수 있으며, 또한 동시에 추가적인 측벽 스페이서가 제2 게이트(202) 상에 형성될 수도 있다.
따라서, 이러한 제조 과정에서, 트렌치(171)의 저면(173)은 반도체 기판(150)을 형성하는 반도체 물질을 포함하고, 트렌치(171)의 양 측면은 STI (110)를 형성하는 물질 또는 절연층(125)의 절연 물질을 포함할 수 있다.
도 3 및 도 9를 참조하면, 절연층(125)을 형성한 후, 트렌치(171)를 선택된 반도체 물질(119)로 부분적으로 채울 수 있다(도 3의 단계 328). 예를 들어, 소오스/드레인 연장 영역(106)에 주입된 도펀트의 레벨 바로 아래에 배치될 수 있도록 트렌치(171)에 반도체 물질(119)을 채울 수 있다. 이는 에피택셜 증착 공정을 수행하여, 선택된 반도체 물질(119)(예., 실리콘, 실리콘 게르마늄, 실리콘 카바이드, 실리콘 게르마늄 카바이드 등)이 트렌치(171)의 저면(173)에 노출된 반도체 기판(150)으로부터 성장되도록 함으로써 형성할 수 있다. 트렌치(117)의 양 측면에는 STI(110) 또는 절연층(125)의 절연 물질이 형성되어 있으므로, 선택된 반도체 물질(119)는 수직 방향으로만 성장할 수 있다. 질화물층(251) 및 산화물층(252)은 에피택셜 증착 공정 동안 제2 영역(201)을 보호한다.
도 3 및 도 10을 참조하면, 트렌치(171)를 선택된 반도체 물질(119)로 부분적으로 채운 후, 절연층(125)의 노출된 부분(예., 측벽 스페이서(105) 상부 및 트렌치(171) 내부의 선택된 반도체 물질(119) 상의 절연층)을 선택적 식각 공정에 의해 제거하여, 절연층(125)의 일부(108)만이 잔존하도록 한다(도 3의 단계 330). 따라서, 이러한 제조 과정에서, 선택된 반도체 물질(119)은 부분적으로 채워진 트렌치(171)의 저면(174)에 노출되며, 반도체 기판(150)의 반도체 물질은 분리 영역(108) 상부의 게이트(102)에 가까운 트렌치 측벽(172)에 노출될 수 있다.
다음으로 도 3 및 도 11을 참조하면, 제2 에피택셜 증착 공정을 수행하여, 트렌치(171)를 선택된 반도체 물질(119)로 완전히 채우고, 필요에 따라서는, 선택된 반도체 물질(119)이 게이트(102)의 양 측에 인접한 반도체 기판(150)의 상부 표면(104) 이상 올라오도록 할 수 있다(도 3의 단계 322). 이러한 제2 에피택셜 증착 공정 동안, 선택된 반도체 물질(119)는 이미 부분적으로 트렌치(171)를 채운 반도체 물질(119)로부터 수직하게 성장할 뿐만 아니라, 측벽 스페이서(105) 아래 및 잔존하는 절연층(108)의 상에 노출된 트렌치 측벽(172)으로부터 수평하게 성장할 수도 있다. 또한 에피택셜 증착 공정 동안, 질화물층(251) 및 산화물층(252)은 제2 영역(201)을 보호한다.
도 3, 도 12 및 도 13을 참조하면, 트렌치(171)를 반도체 물질(119)로 완전히 채우고, 잔존하는 절연층을 매립한 후(예., 매몰 분리 영역(108)을 형성한 후), 마스크 이온 주입 공정을 사용하여 제1 영역 및 제2 영역에 딥 소오스/드레인 영역(109, 209)을 형성한다(도 3의 단계 334 및 336). 즉, 도 12를 참조하면 사진공정으로 제2 영역(201) 상에 마스크(255)를 형성하고, 트렌치(171)내의 선택된 반도체 물질(119)에 제1 형 도펀트(190, 예., B과 같은 p형 도펀트)를 주입하여 p-FET의 딥 소오스/드레인 영역(109)을 형성할 수 있다(도 3의 단계 334). 따라서, 딥 소오스/드레인 영역(109)는 매몰 분리 영역(108)에 의해 제1 영역(101)에 있는 p-FET의 채널 영역(160)뿐만 아니라 할로 영역(107)으로부터 분리된다. 도 13을 참조하면, 제1 영역(101)에 딥 소오스/드레인 영역(109)를 형성한 후, 마스크(255)를 제거하고 사진공정으로 제1 영역(101) 상에 다른 마스크(155)를 형성할 수 있다. 질화물층(251) 및 산화물층(252)을 제2 영역(201)으로부터 제거하고 스페이서의 양측(205)에 인접한 반도체 기판(150)에 제2형 도펀트(290, 예., P, As 또는 Sb)를 주입하여 n-FET의 딥 소오스/드레인 영역(209)을 형성할 수 있다(도 3의 단계 336).
딥 소오스/드레인 영역(109, 209)의 주입에 연속하여, 통상적인 공정 기술(예., 실리사이드 형성, 블랭킷 절연층의 형성, 콘택 형성 등)을 사용하여 FET(도 1의 100 참조)을 완성할 수 있다(도 3의 단계 338).
따라서 단채널 효과를 효과적으로 제어할 수 있는 향상된 MOSFET 및 CMOS 소자가 제공될 수 있다. 또한 이러한 MOSFET 및 CMOS 소자를 형성하는 방법들이 제공될 수 있다. 본 발명의 실시예들은 트랜지스터의 소오스/드레인 연장 영역 하부 및 딥 소오스/드레인 영역과 채널 영역 사이 특히, 딥 소오스/드레인 영역과 할로 영역 사이에 매몰 분리 영역을 형성함으로써, 단채널 효과를 억제할 수 있다. 딥 소오스/드레인 영역과 채널 영역 사이의 매몰 분리 영역은 펀치 쓰루 뿐만 아니라 DIBL을 최소화한다. 또한 딥 소오스/드레인 영역 및 할로 영역이 매몰 분리 영역에 의해 분리되므로, 측벽 접합 커패시턴스 및 접합 누설 전류 역시 최소화된다.
이상에서 설명한 특징적인 실시예들은 본 발명의 기술 사상을 일반적인 특징을 충분히 개시하여서, 본 발명의 기술 분야에서 통상의 지식을 가진자가 유개념(generic concept)의 변경없이 용이하게 변경 및/또는 다양한 실시에 적용할 수 있을 것이다. 따라서 그러한 적용 및 수정은 개시된 본 발명의 균등한 범위 및 의미 내에서 이해되어야 할 것이다. 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며, 본 발명을 제한하고자 하는 것은 아니다. 그러므로 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술 사상 내지 청구항의 관점에서 다양한 형태로 수정되어 실시될 수 있다는 것을 이해할 수 있을 것이다
도 1은 본 발명의 실시예들에 따른 트랜지스터 및 CMOS 소자를 예시하는 개략도이다.
도 2는 본 발명의 실시예들에 따른 트랜지스터를 형성하는 방법의 순서도이다.
도 3은 본 발명의 실시예들에 따른 CMOS 소자를 형성하는 방법의 순서도이다.
도 4 내지 도 13은 본 발명의 실시예들에 따른 트랜지스터 및 CMOS 소자의 제조 방법에 있어, 중간 구조물들의 개략도들이다.
(도면의 주요부분에 대한 부호의 설명)
100: MOSFET 102, 202: 게이트
105, 205: 측벽 스페이서
106, 206: 소오스/드레인 연장 영역
107: 할로 영역 108: 매몰 분리 영역
110: STI 150: 반도체 기판
160, 260: 채널 영역 171: 트렌치
200: n-FET 500: CMOS 소자

Claims (20)

  1. 반도체 기판 상에 게이트를 형성하고,
    상기 게이트의 마주보는 측벽(opposing sidewall)에 인접한 측벽 스페이서를 형성하고,
    상기 반도체 기판을 식각하여 트렌치를 형성하되, 상기 트렌치의 측벽이 상기 측벽 스페이서와 정렬(align)되도록 상기 트렌치를 형성하고,
    상기 트렌치 측벽에 인접한 절연층을 형성하고,
    상기 트렌치를 반도체 물질로 부분적으로 채우고,
    상기 절연층의 노출된 부분을 제거하고,
    상기 노출된 부분을 제거한 후, 상기 트렌치를 상기 반도체 물질로 완전히 채우는 것을 포함하는 트랜지스터의 제조 방법.
  2. 제 1항에 있어서,
    상기 트렌치 내의 상기 반도체 물질에 제1 형의 도펀트를 주입하는 것을 더 포함하는 트랜지스터의 제조 방법.
  3. 제 1항에 있어서,
    상기 측벽 스페이서를 형성하는 것은 상기 게이트의 상기 마주보는 측벽 상에 상기 측벽 스페이서의 제1 층을 형성하고, 상기 제1 층 상에 상기 측벽 스페이 서의 제2 층을 형성하는 것을 포함하고,
    상기 제2 층을 형성하기 전에, 상기 게이트의 양측에 인접한 상기 반도체 기판에 소정의 깊이로 제2 형의 도펀트를 주입하는 것을 더 포함하는 트랜지스터의 제조 방법.
  4. 제 3항에 있어서,
    상기 트렌치는 대략 상기 소정의 깊이와 동일하게 식각하는 트랜지스터의 제조 방법.
  5. 제 3항에 있어서,
    상기 제2 형의 도펀트를 주입하고 상기 제2 층을 형성하기 전에, 제1 형의 도펀트를 상기 제2 형의 도펀트 상의 상기 게이트의 양측에 인접한 상기 반도체 기판의 상기 상부 표면에 주입하는 것을 더 포함하는 트랜지스터의 제조 방법.
  6. 제 1항에 있어서,
    상기 절연층은 질화물층 및 산화물층 중 하나를 포함하는 트랜지스터의 제조 방법.
  7. 제 1항에 있어서,
    상기 게이트를 형성하기 전에, 상기 반도체 기판 내에 얕은 트렌치 소자 분 리 영역(STI)을 를 형성하고,
    상기 트렌치를 식각하는 것은 상기 트렌치를 식각하여, 상기 트렌치가 상기 측벽 스페이서와 상기 STI 사이에 연장되도록 하는 것을 더 포함하고,
    상기 트렌치를 부분적으로 채우는 것은 에피택셜 증착 공정을 수행하여 상기 반도체 물질이 상기 트렌치의 저면에 노출된 상기 반도체 기판에서 수직으로만 성장하도록 하는 것을 포함하는 트랜지스터의 제조 방법.
  8. 제 7항에 있어서,
    상기 트렌치를 상기 반도체 물질로 완전히 채우는 것은 제2 에피택셜 증착 공정을 수행하여 상기 반도체 물질이 상기 트렌치를 부분적으로 채운 상기 반도체 물질로부터 수직하게 그리고, 상기 측벽 스페이서 아래에 노출된 상기 트렌치 측벽으로부터 수평하게 성장하도록 하는 것을 포함하는 트랜지스터 소자의 제조 방법.
  9. 제 1항에 있어서,
    상기 반도체 물질은 실리콘, 실리콘 게르마늄(silicon germanium), 실리콘 카바이드(silicon carbide) 및 실리콘 게르마늄 카바이드(silicon germanium carbide) 중의 하나를 포함하는 트랜지스터 소자의 제조 방법.
  10. 반도체 기판의 제1 영역 상에 제1 게이트를 형성하고, 상기 반도체 기판의 제2 영역 상에 제2 게이트를 형성하고,
    상기 제1 게이트 및 제2 게이트의 마주보는 측벽에 인접한 측벽 스페이서를 형성하고,
    상기 제1 영역의 상기 반도체 기판을 식각하여 트렌치를 형성하되, 상기 트렌치의 측벽이 상기 제1 게이트 상의 상기 측벽 스페이서와 정렬(align)되도록 상기 트렌치를 형성하고,
    상기 트렌치 측벽에 인접한 절연층을 형성하고,
    상기 트렌치를 반도체 물질로 부분적으로 채우고,
    상기 절연층의 노출된 부분을 제거하고,
    상기 노출된 부분을 제거한 후, 상기 트렌치를 상기 반도체 물질로 완전히 채우는 것을 포함하는 CMOS소자의 제조 방법.
  11. 제 10항에 있어서,
    상기 측벽 스페이서를 형성하는 것은 상기 제1 게이트의 상기 마주보는 측벽 상에 상기 측벽 스페이서의 제1 층을 형성하고, 상기 제1 층 상에 상기 측벽 스페이서의 제2 층을 형성하는 것을 포함하고,
    상기 제2 층을 형성하기 전에, 상기 제1 게이트의 양측에 인접한 상기 반도체 기판에 소정의 깊이로 n형의 도펀트를 주입하고,
    상기 n형의 도펀트 상의 상기 제1 게이트의 양측에 인접한 상기 반도체 기판의 상기 상부 표면에 p형의 도펀트를 주입하고,
    상기 제2 게이트의 양측에 인접한 상기 반도체 기판의 상기 상부 표면에 상 기 n형의 도펀트를 주입하는 것을 포함하는 CMOS 소자의 제조 방법.
  12. 제 10항에 있어서,
    상기 트렌치 내의 상기 반도체 물질에 p형 도펀트를 주입하는 것을 더 포함하는 CMOS 소자의 제조 방법.
  13. 제 10항에 있어서,
    상기 제1 게이트 및 상기 제2 게이트를 형성하기 전에, 상기 반도체 기판 내에 얕은 트렌치 소자 분리 영역(STI)을 형성하고,
    상기 트렌치를 식각하는 것은 상기 트렌치를 식각하여 상기 트렌치가 상기 제1 게이트 상의 상기 측벽 스페이서와 상기 STI 사이에 연장되도록 하는 것을 더 포함하고,
    상기 트렌치를 부분적으로 채우는 것은 에피택셜 증착 공정을 수행하여, 실리콘, 실리콘 게르마늄, 실리콘 카바이드 및 실리콘 게르마늄 카바이드 중 하나를 상기 트렌치의 저면에 노출된 상기 반도체 기판에서 수직으로만 성장하도록 하는 것을 포함하는 CMOS 소자의 제조 방법.
  14. 제 13항에 있어서,
    상기 트렌치를 상기 반도체 물질로 완전히 채우는 것은 제2 에피택셜 증착 공정을 수행하여 상기 실리콘, 실리콘 게르마늄, 실리콘 카바이드 및 실리콘 게르 마늄 카바이드 중 하나가 상기 트렌치를 부분적으로 채운 상기 반도체 물질로부터 수직하게 그리고 상기 제1 게이트 상의 상기 측벽 스페이서 아래에 노출된 상기 트렌치월로부터 수평하게 성장하도록 하는 것을 포함하는 CMOS 소자의 제조 방법.
  15. 반도체 기판,
    상기 반도체 기판의 상부 표면 상에 형성된 게이트,
    상기 게이트의 마주보는 측벽에 인접한 측벽 스페이서,
    상기 측벽 스페이서 아래의 상기 반도체 기판 상부 표면에 형성되어 있는 소오스/드레인 연장 영역,
    상기 소오스/드레인 연장 영역 아래의 할로 영역,
    상기 소오스/드레인 연장 영역과 상기 할로 영역에 인접한 딥 소오스/드레인 영역, 및
    상기 딥 소오스/드레인 영역과 상기 할로 영역 사이의 상기 반도체 기판 내에 형성된 매몰 분리 영역을 포함하는 제1 트랜지스터를 포함하는 반도체 소자.
  16. 제 15항에 있어서,
    상기 매몰 분리 영역은 질화물 및 산화물 중 하나를 포함하는 반도체 소자.
  17. 제 15항에 있어서,
    상기 딥 소오스/드레인 영역은 에피택셜 실리콘, 에피택셜 실리콘 게르마늄, 에피택셜 실리콘 카바이드 및 에피택셜 실리콘 게르마늄 카바이드 중 하나를 포함하는 반도체 소자.
  18. 제 15항에 있어서,
    상기 제1 트랜지스터는 p형 트랜지스터이며,
    상기 딥 소오스/드레인 영역과 상기 소오스/드레인 연장 영역은 p형 도펀트로 도핑된 반도체 소자.
  19. 제 18항에 있어서,
    상기 할로 영역은 n형 도펀트로 도핑된 반도체 소자.
  20. 제 18항에 있어서,
    상기 제1 트랜지스터에 커플링된 제2 트랜지스터를 더 포함하고,
    상기 제2 트랜지스터는 n형 트랜지스터인 반도체 소자
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