DE102006015077A1 - Technik zur Bereitstellung von Verspannungsquellen in Transistoren in unmittelbarer Nähe zu einem Kanalgebiet durch Vertiefen von Drain- und Source-Gebieten - Google Patents

Technik zur Bereitstellung von Verspannungsquellen in Transistoren in unmittelbarer Nähe zu einem Kanalgebiet durch Vertiefen von Drain- und Source-Gebieten Download PDF

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Durch Absenken von Drain- und Sourcegebieten kann eine hoch verspannte Schicht, etwa eine Kontaktätzstoppschicht, in der Vertiefung gebildet werden, um die Verformungserzeugung in dem benachbarten Kanalgebiet eines Feldeffekttransistors zu verbessern. Ferner kann ein verformtes Halbleitermaterial in unmittelbarer Nähe zu dem Kanalgebiet angeordnet werden, wobei eine unerwünschte Relaxationswirkung von Metallsiliziden reduziert oder vermieden wird, wodurch auch eine erhöhte Effizienz für die Verformungserzeugung gewährleistet ist. In einigen Aspekten werden beide Effekte kombiniert, um einen noch effizienteren verformungsinduzierenden Mechanismus zu erhalten.

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter Schaltungen und betrifft insbesondere die Herstellung von Transistoren mit verformten Kanalgebieten unter Anwendung von Verspannungsquellen, etwa eingebetteten verformten Schichten, verspannten Oberschichten, und dergleichen, um die Ladungsträgerbeweglichkeit in dem Kanalgebiet eines MOS-Transistors zu erhöhen.
  • Beschreibung des Stands der Technik
  • Die Herstellung integrierter Schaltungen erfordert das Ausbilden einer großen Anzahl von Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einer spezifizierten Schaltungsanordnung. Im Allgemeinen werden mehrere Prozesstechnologien gegenwärtig eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips, und dergleichen, die CMOS-Technologie gegenwärtig die vielversprechendste Vorgehensweise auf Grund der überlegenen Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat, das eine kristalline Halbleiterschicht aufweist, hergestellt. Ein MOS-Transistor umfasst, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte PN-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourc-Gebiete mit einem invers dotierten Kanalgebiet gebildet werden, das zwischen dem Drain-Gebiet und dem Source-Gebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. das Durchlassstromvermögen des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die in der Nähe des Kanalgebiets ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets bei Ausbilden eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene Ausdehnung des Kanalgebiets und der Transistorbreitenrichtung – von dem Abstand zwischen dem Source-Gebiet und dem Drain-Gebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Kombination mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an der Gateelektrode aufzubauen, die Gesamtleitfähigkeit des Kanalgebiets im Wesentlichen das Leistungsverhalten der MOS-Transistoren. Somit wird auf Grund der Verringerung der Kanallänge – und damit verknüpft der Verringerung des Kanalwiderstands – die Kanallänge zu einem wesentlichen Entwurfskriterium zum Erreichen eines Zuwachses der Arbeitsgeschwindigkeit integrierter Schaltungen.
  • Die zunehmende Abnahme der Transistorabmessungen beinhaltet jedoch eine Reihe von damit verknüpften Problemen, die es zu lösen gilt, um nicht in unerwünschter Weise die Vorteile aufzuheben, die durch das ständige Reduzieren der Kanallänge von MOS-Transistoren erreicht werden. Ein wesentliches Problem in dieser Hinsicht ist die Entwicklung anspruchsvoller Photolithographie- und Ätzstrategien, um zuverlässig und reproduzierbar Schaltungselemente mit kritischen Abmessungen, etwa die Gateelektrode der Transistoren, für eine jede neue Bauteilgeneration zu schaffen. Ferner sind äußerst anspruchsvolle Dotierstoffprofile in vertikaler Richtung und lateraler Richtung in den Drain- und Source-Gebieten erforderlich, um einen geringen Schichtwiderstand und Kontaktwiderstand in Verbindung mit einer gewünschten Kanalsteuerbarkeit zu erreichen.
  • Da die ständige Größenreduzierung der kritischen Abmessungen, d. h. die Gatelänge der Transistoren, das Anpassen und möglicherweise die Neuentwicklung äußerst komplexer Prozessverfahren im Hinblick auf die oben genannten Prozessschritte erforderlich machen kann, wurde auch vorgeschlagen, die Kanalleitfähigkeit der Transistorelemente zu verbessern, indem die Ladungsträgerbeweglichkeit in dem Kanalgebiet für eine vorgegebene Kanallänge erhöht wird, wodurch die Möglichkeit geschaffen wird, eine Leistungssteigerung zu erreichen, die vergleichbar ist mit dem Fortschreiten zu einem künftigen Technologiestandard, wobei viele der zuvor genannten Prozessanpassungen, die mit der Bauteilgrößenreduzierung verknüpft sind, vermieden oder zumindest zeitlich hinausgeschoben werden können. Ein effizienter Mechanismus zum Erhöhen der Ladungsträgerbeweglichkeit ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, beispielsweise durch Erzeugen einer Zugspannung oder einer kompressiven Spannung in der Nähe des Kanalgebiets, um damit eine entsprechende Verformung in dem Kanalgebiet zu erzeugen, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht das Erzeugen einer Zugverformung in dem Kanalgebiet die Beweglichkeit von Elektronen, was sich wiederum direkt in einem entsprechenden Zuwachs der Leitfähigkeit ausdrückt. Andererseits kann eine kompressive Verformung in dem Kanalgebiet die Beweglichkeit von Löchern erhöhen, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern. Die Einführung der Verspannungs- oder Verformungstechnologie in die Herstellung integrierter Schaltungen ist ein äußerst vielversprechender Ansatz für künftige Bauteilgenerationen, da beispielsweise verformtes Silizium als eine „neue" Art eines Halbleitermaterials betrachtet werden kann, das die Herstellung schneller leistungsfähiger Halbleiterbauelemente ermöglicht, ohne dass teure Halbleitermaterialien erforderlich sind, wobei viele der gut etablierten Fertigungsverfahren weiterhin eingesetzt werden können.
  • Folglich wurde vorgeschlagen, beispielsweise eine Silizium/Germanium-Schicht oder eine Silizium/Kohlenstoffschicht in oder unter dem Kanalgebiet einzufügen, um damit eine Zugspannung oder eine kompressive Spannung zu erzeugen, die zu einer entsprechenden Verformung führt. Obwohl das Transistorverhalten durch das Einführen einer verspannungserzeugenden Schicht in oder unter dem Kanalgebiet deutlich verbessert wird, sind große Anstrengungen aufzuwenden, um die Herstellung entsprechender Verspannungsschichten in die konventionelle und gut erprobte MOS-Technologie einzubinden. Beispielsweise müssen zusätzliche epitaktische Wachstumsverfahren entwickelt und in den Prozessablauf eingefügt werden, um die germaniumenthaltenden oder kohlenstoffenthaltenden Verspannungsschichten an geeigneten Positionen in oder unter dem Kanalgebiet zu bilden. Somit wird die Prozesskomplexität deutlich erhöht, wodurch die Herstellungskosten ansteigen und die Gefahr für eine Verringerung der Produktionsausbeute ansteigt.
  • Daher wird in anderen Vorgehensweisen eine externe Verspannung, die beispielsweise durch darüberliegende Schichten, Abstandselemente, und dergleichen hervorgerufen wird, in dem Versuch eingesetzt, eine erwünschte Verformung innerhalb des Kanalgebiets zu erzeugen. Jedoch kann der Prozess des Erzeugens der Verformung in dem Kanalgebiet durch Ausüben einer spezifizierten externen Verspannung eine ineffiziente Umwandlung der externen Verspannung in eine Verformung in dem Kanalgebiet zur Folge haben. Obwohl daher deutliche Vorteile gegenüber dem zuvor erläuterten Ansatz bestehen, der zusätzliche Verspannungsschichten in und unter dem Kanalgebiet erfordert, kann die Effizienz des Verspannungsübertragungsmechanismus von den Prozess- und Bauteileigenheiten abhängen und kann zu einem geringeren Leistungszuwachs für typischerweise etablierte Standardtransistorausführungsformen führen, da die darüberliegende Schicht deutlich von dem Kanalgebiet beabstandet ist, wodurch die schließlich in dem Kanalgebiet erzeugte Verformung reduziert wird.
  • In einer weiteren Vorgehensweise wird die Löcherbeweglichkeit von PMOS-Transistoren erhöht, indem eine eingebettete verformte Silizium/Germanium-Schicht in den Drain- und Source-Gebieten der Transistoren gebildet wird, wobei die kompressiv verformten Drain- und Source-Gebiete eine uniaxiale Verformung in dem benachbarten Siliziumkanalgebiet erzeugen. Dazu werden die Drain- und Source-Gebiete der PMOS-Transistoren selektiv vertieft bzw. abgesenkt, während die NMOS-Transistoren maskiert sind und nachfolgend wird die Silizium/Germanium-Schicht selektiv in den PMOS-Transistoren durch epitaktisches Aufwachsen gebildet. Typischerweise wird das verformte Silizium/Germanium mit einem gewissen Grad an „Überfüllung" während des epitaktischen Wachstums vorgesehen, um den Verbrauch von „wertvollem" verformten Silizium/Germanium-Material während eines Silizidierungsprozesses zur Ausbildung eines Metallsilizids in den Drain- und Source-Gebieten zur Verringerung des Kontaktwiderstands zu reduzieren. Jedoch kann das Anheben der Drain- und Source-Gebiete die Effizienz des Spannungsübertrags von darüberliegenden Schichten verringern, wenn derartige Schichten in Verbindung mit der eingebetteten Verformungsschicht vorgesehen sind.
  • Angesichts der zuvor beschriebenen Situation besteht ein Bedarf für eine verbesserte Technik, die ein effizientes Verbessern des Leistungsverhaltens von MOS-Transistoren durch Spannungsübertragungsmechanismen ermöglicht, während ein oder mehrere der zuvor erkannten Probleme vermieden oder zumindest deren Auswirkungen reduziert werden.
  • Überblick über die Erfindung
  • Im Allgemeinen richtet sich die vorliegende Erfindung an eine Technik, die ein verbessertes Transistorverhalten bietet, indem die Verformung in dem Kanalgebiet deutlich erhöht wird, indem effizient Spannung von einer oder mehreren Verspannungsquellen in das Kanalgebiet übertragen wird. Zu diesem Zweck wird eine verspannte dielektrische Schicht näher an dem Kanalgebiet angeordnet, um in signifikanter Weise die Spannungsübertragung zu erhöhen. In einigen anschaulichen Ausführungsformen der vorliegenden Erfindung kann der Spannungsübertragungsmechanismus, der beispielsweise auf der Grundlage einer darü berliegenden dielektrischen verspannten Schicht erreicht wird, deutlich verbessert werden, indem die entsprechenden Drain- und Source-Gebiete abgesenkt werden, um die verspannte dielektrische Schicht auf einer geringeren Tiefe im Vergleich zur Gateisolationsschicht auszubilden, wodurch der Spannungsübertrag deutlich verbessert wird, da die verspannte dielektrische Schicht nunmehr die entsprechende Verspannung direkter an das Kanalgebiet überträgt. Die vertieften Drain- und Source-Gebiete können in einigen Ausführungsformen auch ein verformtes Halbleitermaterial aufweisen, um die resultierende Verformung in dem Kanalgebiet noch weiter zu erhöhen.
  • In einer weiteren anschaulichen Ausführungsform der vorliegenden Erfindung umfasst ein Halbleiterbauelement einen ersten Transistor mit einer ersten Leitfähigkeitsart mit einer ersten Gateelektrode, die über einem ersten Kanalgebiet ausgebildet ist, und einer ersten Gateisolationsschicht, die zwischen der ersten Gateelektrode und dem ersten Kanalgebiet gebildet ist. Des weiteren umfasst der erste Transistor ein erstes Drain-Gebiet und ein erstes Source-Gebiet, die benachbart zu dem ersten Kanalgebiet ausgebildet sind, wobei das erste Drain-Gebiet und das erste Source-Gebiet in Bezug auf die erstes Gateisolationsschicht abgesenkt sind. Schließlich umfasst der erste Transistor eine erste verspannte Schicht, die über dem ersten Drain-Gebiet und dem ersten Source-Gebiet ausgebildet ist, wobei die erste Verspannungsschicht sich in eine Vertiefung erstreckt, die durch das abgesenkte erste Drain-Gebiet und Source-Gebiet gebildet ist.
  • Gemäß einer noch weiteren anschaulichen Ausführungsform der vorliegenden Erfindung umfasst ein Halbleiterbauelement eine vergrabene isolierende Schicht, die über einem Substrat gebildet ist, und eine Halbleiterschicht, die auf der vergrabenen isolierenden Schicht ausgebildet ist. Das Halbleiterbauelement umfasst ferner eine Gateelektrode, die über der Halbleiterschicht gebildet und davon durch eine Gateisolationsschicht getrennt ist. Ein verformtes Halbleitermaterial ist in der Halbleiterschicht ausgebildet, wobei das verformte Halbleitermaterial sich über die Gateisolationsschicht hinaus erstreckt. Ein Drain-Gebiet und ein Source-Gebiet sind teilweise in dem verformten Halbleitermaterial ausgebildet und ein Seitenwandabstandshalter ist an einer Seitenwand der Gateelektrode und über dem verformten Halbleitermaterial gebildet. Schließlich umfasst das Halbleiterbauelement ein Metallsilizidgebiet, das in dem Drain-Gebiet und dem Source-Gebiet benachbart zu dem Seitenwandabstandshalter ausgebildet ist.
  • Gemäß einer noch weiteren anschaulichen Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren das Bilden einer Vertiefung benachbart zu einer Gateelektrodenstruktur in einer Halbleiterschicht, wobei die Gateelektrodenstruktur einen ersten Seitenwandabstandshalter mit einer ersten Breite aufweist. Ferner wird ein verformtes Halbleitermaterial in der Vertiefung gebildet, und Drain- und Source-Gebiete werden zumindest in dem verformten Halbleitermaterial auf der Grundlage eines zweiten Seitenwandabstandshalters mit einer zweiten Breite, die größer als die erste Breite ist, gebildet.
  • Gemäß einer noch weiteren anschaulichen Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren das Bilden einer ersten Vertiefung benachbart zu einer Gateelektrode eines ersten Feldeffekttransistors, wobei die Gateelektrode über einer Hableiterschicht angeordnet ist und an ihren Seitenwänden einen Seitenwandabstandshalter ausgebildet aufweist. Ferner umfasst das Verfahren das Bilden eines Drain-Gebiets und eines Source-Gebiets benachbart zu dem Seitenwandabstandshalter. Schließlich umfasst das Verfahren das Bilden einer ersten dielektrischen verspannten Schicht über dem ersten Feldeffekttransistor, wobei die erste dielektrische verspannte Schicht in der Vertiefung so gebildet wird, dass diese sich unter eine Gateisolationsschicht erstreckt, die zwischen der Gateelektrode und der Halbleiterschicht angeordnet ist.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Vorteile, Aufgaben und Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezugnahme zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a bis 1e schematisch Querschnittsansichten eines Transistors während diverser Fertigungsphasen bei der Herstellung vertiefter Drain- und Source-Gebiete zur Aufnahme einer abgesenkten verspannten Schicht gemäß anschaulicher Ausführungsformen der vorliegenden Erfindung zeigen;
  • 1f und 1g schematisch Querschnittsansichten eines Transistors während der Herstellung vertiefter Drain- und Source-Gebiete zeigen, in denen der Ätzprozess zum Vertiefen der Drain- und Source-Gebiete nach einer Ionenimplantation gemäß noch weiterer anschaulicher Ausführungformen ausgeführt wird;
  • 1h schematisch eine Querschnittsansicht eines Transistors während der Herstellung von Metallsiliziden in den Drain- und Source-Gebieten und der Gateelektrode in einer gekoppelten Weise gemäß einer noch weiteren anschaulichen Ausführungsform zeigt;
  • 1i schematisch eine Querschnittsansicht eines Halbleiterbauelements mit zwei unterschiedlichen Transistorarten zeigt, die unterschiedlich verspannte darüberliegende Schichten gemäß weiterer anschaulicher Ausführungsformen der vorliegenden Erfindung erhalten;
  • 2a bis 2e schematisch Querschnittsansichten eines Transistorbauelements während der Ausbildung eines eingebetteten verformten Halbleitermaterials mit einem erhöhten Abstand zu einem Metallsilizid gemäß anschaulicher Ausführungsformen der vorliegenden Erfindung zeigen;
  • 2e bis 2g schematisch Querschnittsansichten eines Transistorelements mit einem eingebetteten verformten Halbleitermaterial und abgesenkten Drain- und Source-Gebieten zur Verbesserung des Spannungsübertrags von einer darüberliegenden Schicht zeigen;
  • 2h schematisch eine Querschnittsansicht eines Halbleiterbauelements mit zwei unterschiedlichen Transistorarten zeigt, wovon jeder ein verformtes Halbleitermaterial in Verbindung mit einer abgesenkten Drain/Source-Architektur gemäß noch weiterer anschaulicher Ausführungsformen der vorliegenden Erfindung aufweist; und
  • 3a bis 3f schematisch Querschnittsansichten eines Transistorelements während der Herstellung eines verformten Halbleitermaterials mit geringerem Abstand zu der Gateelektrode zeigen, um einen Spannungsübertrag gemäß noch weiterer anschaulicher Ausführungsformen der vorliegenden Erfindung zu verbessern.
  • Detaillierte Beschreibung
  • Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte es selbstverständlich sein, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Erfindung auf die speziellen anschaulich offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
  • Im Allgemeinen betrifft die vorliegende Erfindung eine Technik zur Verbesserung des Spannungsübertrags in das Kanalgebiet entsprechender Transistoren, indem die Effizienz des Spannungsübertrags bzw. Verspannungsübertragsübertrags einer darüberliegenden Materialschicht, etwa einer Kontaktätzstoppschicht und/oder eines verformten Halbleitermaterials, das in den Source/Drain-Gebieten der entsprechenden Transistoren gebildet ist, erhöhe wird. Beispielsweise wird im Hinblick auf den zuerst genannten Aspekt, d. h. die Verbesserung des Spannungsübertragungsmechanismus durch Verwenden einer verspannten darüberliegenden Schicht, etwa einer Kontaktätzstoppschicht, durch die vorliegende Erfindung vorgeschlagen, den Verspannungsübertrag deutlich zu erhöhen, indem eine andere Transistorarchitektur im Vergleich zu konventionellen Lösungen verwendet wird. Beispielsweise wird in einer typischen standardmäßigen Transistorkonfiguration, in der die Drain- und Source-Gebiete im Wesentlichen eben in Bezug zu einem Kanalgebiet, d. h. der Grenzfläche zwischen der Gateisolationsschicht und dem darunterliegenden kristallinen Halbleitergebiet sind, ein Spannungsübertrag und damit eine Verformungserzeugung in dem Kanalgebiet durch die Kontaktätzstoppschicht hervorgerufen, die typischerweise über dem Transistor mit hoher Zugspannung oder kompressiver Spannung vorgesehen wird, wobei die entsprechende Verspannung über Seitenwandabstandshalter der Gateelektrode in das Kanalgebiet übertragen wird. In anderen konventionellen Lösungen werden häufig erhöhte Drain- und Source-Gebiete vorgesehen, beispielsweise um damit den Drain- und Sourcewiderstand durch Vorsehen einer größeren Tiefe des Metallsilizids zu reduzieren, oder um ein verformtes Halbleitermaterial aufzunehmen, etwa Silizium/Germanium, das dann im Übermaß vorgesehen wird, um den Verbrauch des verformten Halbleitermaterials während der Metallsilizidbildung bei einer Höhe zu reduzieren, die im Wesentlichen dem Kanalgebiet entspricht. In diesen Vorgehensweisen wird die durch die darüberliegende Kontaktätzstoppschicht erzeugte Verspannung über den oberen Bereich der Abstandshalter auf Grund der erhöhten Drain- und Source-Gebiete übertragen, wodurch die Verspannung durch einen erhöhten Anteil an Material wirken muss, wodurch deutlich die schließlich erreichte Verformung in dem Kanalgebiet verringert wird.
  • Gemäß einem Aspekt der vorliegenden Erfindung wird der Spannungsübertrag in das Kanalgebiet, der durch eine darüberliegende verspannte Schicht hervorgerufen wird, etwa einer Kontaktätzstoppschicht, deutlich erhöht, indem die Drain- und Source-Gebiete vertieft bzw. abgesenkt werden, da in diesem Falle die Mechanismen für im Wesentlichen bündige und eine erhöhte Drain- und Source-Architektur weiterhin wirksam sind, wobei zusätzlich eine ausgeprägte „direkte" Komponente der Verspannung erhalten wird, da Bereiche der darüberliegenden verspannten Schicht auf einen Höhenpegel angeordnet sind, der unter der Gateisolationsschicht liegt, und damit lateral auf das Kanalgebiet „drücken" und damit effizient Verformung in dem benachbarten Kanalgebiet erzeugen kann. Ferner wird in einigen anschaulichen Ausführungsformen der vorliegenden Erfindung der Verformungsübertrag, der durch ein verformtes Halbleitermaterial in den Drain- und Source-Gebieten erreicht wird, in der Wirksamkeit verbessert, indem das verformte Material näher an dem Kanalgebiet angeordnet wird, wobei in einigen anschaulichen Ausführungsformen diese Technik kombiniert wird mit der zuvor beschriebenen Technik, in der eine abgesenkte verspannte darüberliegende Schicht verwendet wird. Dies kann durch „zu entfernende" Abstandshalter bewerkstelligt werden, wobei erste Abstandshalter zum Definieren einer Aussparung in der Nähe der Kanalgebiete verwendet werden, und nachfolgend, nach dem Entfernen dieser Abstandshalter, die eigentlichen Bauteilabstandshalter mit erhöhter Breite gebildet werden, so dass nach der Herstellung von Metallsilizid in dem verformten Halbleitermaterial auf der Grundlage der Bauteilabstandshalter ein Teil des verformten Halbleitermaterials lateral zwischen dem Metallsilizid und dem Kanalgebiet verbleibt. Somit ermöglicht die Lösungsvariante mit zu entfernenden Abstandselementen eine effiziente Kombination der Lösung der abgesenkten verspannten Oberschicht, da der Abstand, der durch die Lösung mit den zu entfernenden Abstandselementen erreicht wird, das verformte Halbleitermaterial nahe an dem Kanalgebiet bereitstellt, das selbst nach der Silizidierung beibehalten wird, während die abgesenkte Verspannungsschicht direkter einwirken kann, wie dies zuvor erläutert ist. Wie nachfolgend detaillierter beschrieben ist, können die diversen Aspekte zum Verbessern des Spannungsübertragungsmechanismus in geeigneter Weise kombiniert werden und können auch verwendet werden, um unterschiedliche Arten an Verformung in dem entsprechenden Kanalgebieten zu erzeugen, wodurch die Möglichkeit geschaffen wird, individuell das Leistungsverhalten von n-Kanaltransistoren und p-Kanaltransistoren zu verbessern, wobei auch in einigen Aspekten ein verbesserter Spannungsübertragungsmechanismus für SOI-artige Transistorarchitekturen bereitgestellt wird, obwohl ein Spannungsübertrag durch ein verformtes Halbleitermaterial auf die verfügbare Dicke der entsprechenden aktiven Halbleiterschicht beschränkt ist, im Gegensatz zu Vollsubstratbauelementen, in denen verformtes Halbleitermaterial bis hinab zu einer ausgeprägten Tiefe der Drain- und Source-Gebiete vorgesehen werden kann.
  • Mit Bezug zu den 1a bis 1i, 2a bis 2h und 3a bis 3f werden nunmehr weitere anschauliche Ausführungsformen der vorliegenden Erfindung detaillierter beschrieben.
  • 1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 150 mit einem Transistorelement 100. Der Transistor 100 kann einen Feldeffekttransistor einer speziellen Leitfähigkeitsart, etwa einem p-Kanaltransistor oder einen n-Kanaltransistor repräsentieren. Der Transistor 100 ist in einigen anschaulichen Ausführungsformen über einem Substrat 101 ausgebildet, das ein beliebiges geeignetes Substrat, etwa ein Siliziumvollsubstrat, ein SOI-(Halbleiter-auf-Isolator-) Substrat, oder ein anderes geeignetes Trägermaterial repräsentiert. In der gezeigten Ausführungsform repräsentiert der Transistor 100 einen SOI-artigen Transistor und somit weist das Substrat 101 eine darauf ausgebildete vergrabene isolierende Schicht 102 auf, die aus einem beliebigen geeigneten isolierenden Material, etwa Siliziumdioxid, Siliziumnitrid, und dergleichen aufgebaut sein kann. Eine Halbleiterschicht 103 ist über dem Substrat 101 ausgebildet und weist im Wesentlichen ein kristallines Halbleitermaterial auf, wobei in einigen anschaulichen Ausführungsformen die Halbleiterschicht 103 einen wesentlichen Anteil an Silizium aufweist, da die große Mehrzahl komplexer integrierter Schaltungen gegenwärtig aus siliziumbasiertem Halbleitermaterial hergestellt werden. Es sollte doch beachtet werden, dass die Prinzipien der vorliegenden Erfindung auch auf andere geeignete Halbleitermaterialien angewendet werden können, in denen das Erzeugen einer Verformung deutlich das Bauteilleistungsverhalten des Transistors 100 beeinflusst. Der Transistor 100 kann ferner eine Gateelektrode 105 aufweisen, die in dieser Fertigungsphase aus einem beliebigen geeigneten Material, etwa Polysilizium, und dergleichen, aufgebaut sein kann. wobei zu beachten ist, das gemäß anderer Prozessstrategien die Gateelektrode 105 ein Material repräsentieren kann, das in ein leitendes Material mit erhöhter Leitfähigkeit in einer späteren Phase zumindest teilweise umgewandelt werden kann, oder das ein Platzhaltermaterial repräsentieren kann, das im Wesentlichen vollständig durch andere leitenden Materialien, etwa Metall, Metallverbindungen, und dergleichen in einer späteren Phase ersetzt wird. Die Gateelektrode 105 ist von der Halbleiterschicht 103 durch eine Gateisolationsschicht 104 getrennt, wodurch ein Kanalgebiet 106, das unter der Gateisolationsschicht 104 angeordnet ist, definiert wird. Zu beachten ist, dass in der Beschreibung und in den Ansprüche eine beliebige Positionsangabe als eine „relative" Positionsinformation zu betrachten ist und im Hinblick auf eine Referenzposition zu lesen ist, etwa die Oberfläche 101s des Substrats 101, wobei eine „Aufwärtsrichtung" durch den Transistor 100 so bestimmt ist, dass die vergrabene Schicht 102 „über" dem Substrat 101 gebildet ist, während der Transistor 100 „über" der vergrabenen Schicht 102 gebildet ist. In ähnlicher Weise ist die Gateisolastionsschicht 104 „unter" oder „unterhalb" der Gateelektrode 105 ausgebildet und das Kanalgebiet 106 ist unter der Gateelektrode 105 und der Gateisolationsschicht 104 angeordnet. Ferner ist eine laterale Richtung als eine Richtung im Wesentlichen parallel zu der Oberfläche 101s zu betrachten. In ähnlicher Weise ist eine horizontale Richtung auch als eine Richtung im Wesentlichen parallel zu der Oberfläche 101s zu bewerten, während eine vertikale Richtung im Wesentlichen einer Richtung senkrecht zur Oberfläche 101s entspricht.
  • In dieser Fertigungsphase kann die Gateelektrode 105 des Transistors 100 in einigen anschaulichen Ausführungsformen durch eine Deckschicht 107, die aus Siliziumdioxid, Siliziumnitrid, oder einem anderen geeigneten Material hergestellt ist, und entsprechende Seitenwandabstandshalter 108, die beispielsweise in Kombination mit einem geeigneten Beschichtungsmaterial 109 an Seitenwänden der Gateelektrode 105 ausgebildet sind, eingekapselt sein. Beispielsweise können die Seitenwandabstandshalter 108 aus einem beliebigen geeigneten dielektrischen Material, etwa Siliziumnitrid, Siliziumdioxid, Siliziumoxinitrid, und dergleichen, aufgebaut sein. Des weiteren ist in der Halbleiterschicht 103 benachbart zu dem Kanalgebiet 106 ein hoch dotiertes Gebiet, das auch als Erweiterungsgebiet 111 bezeichnet wird, mit einem lateralen Abstand von der Gateelektrode 105 ausgebildet, der durch die Seitenwandabstandshalter 108 bestimmt ist. Die Erweiterungsgebiete 111 können aus einem geeigneten Dotierstoffmaterial, etwa einem p-Dotiermittel oder einem n-Dotiermittel, abhängig von der Leitfähigkeitsart des Transistors 100 aufgebaut sein.
  • Ein typischer Prozessablauf zur Herstellung des Halbleiterbauelements 150, wie es in 1a gezeigt ist, kann die folgenden Prozesse umfassen. Nach dem Bilden der Halbleiterschicht 103, beispielsweise durch Bereitstellen eines geeigneten SOI-artigen Substrats, oder durch epitaktische Wachstumsverfahren, wenn das Substrat 101 ein Halbleitervollsubstrat ohne die vergrabene Schicht 102 ist, werden entsprechende Implantationsprozesse ausgeführt, um ein gewünschtes vertikales Dotierstoffprofil (nicht gezeigt) in der Halbleiter schicht 103 zu erhalten. Danach wird eine dielektrische Schicht beispielsweise durch Oxidation und/oder Abscheidung auf der Grundlage gut etablierter Technologien hergestellt, woran sich das Abscheiden eines Gateelektrodenmaterials durch gut etablierte Abscheideverfahren, etwa CVD (chemische Dampfabscheidung) bei geringem Druck, wenn beispielsweise Polysilizium betrachtet wird, anschließt. Als nächstes wird das Gateelektrodenmaterial und die dielektrische Schicht auf der Grundlage moderner Photolithographie- und Ätztechnologie strukturiert, um die Gateelektrode 105 und die Gateisolationsschicht 104 zu erhalten. Es sollte beachtet werden, dass in einigen anschaulichen Ausführungsformen das Gateelektrodenmaterial mit einer entsprechenden Deckschicht vorgesehen werden kann, die ebenso in Verbindung mit dem Gateelektrodenmaterial strukturiert wird, wodurch die Deckschicht 107 gebildet wird. Danach können die Seitenwandabstandshalter 108 durch Abscheiden des Beschichtungsmaterials 109, falls dieses vorgesehen ist, und durch nachfolgendes Ausbilden einer Abstandsschicht, etwa einer Siliziumnitridschicht, einer Siliziumdioxidschicht, und dergleichen, gebildet werden, wobei ein hohes Maß an Ätzselektivität zwischen der Beschichtung 109 und der Abstandsschicht vorgesehen wird, um in effizienter Weise einen nachfolgenden anisotropen Ätzprozess zum Entfernen des Materials der Abstandsschicht von horizontalen Bereichen des Bauelements 150 zu steuern, wodurch die Abstandshalter 108 zurückbleiben. Eine Dicke der Abstandsschicht und damit eine Breite der Abstandshalter 108 wird gemäß den Bauteilerfordernissen so ausgewählt, das ein gewünschter Abstand der Erweiterungsgebiete 111 zu der Gateelektrode 105 während eines nachfolgenden Ionenimplantationsprozesses 129 zum Einführen einer gewünschten Dotierstoffgattung mit einer spezifizierten Konzentration an einer spezifizierten Tiefe der Halbleiterschicht 10d3 erhalten wird. Abhängig von der Prozessstrategie kann ein Ausheizprozess nach der Ionenimplantation 129 ausgeführt werden, um die Dotierstoffe in den Gebieten 111 zu aktivieren, während in anderen Vorgehensweisen ein entsprechender Ausheizprozess während eines späteren Fertigungsstadiums ausgeführt wird. In einer anschaulichen Ausführungsform wird anschließend eine weitere Abstandsschicht über dem Bauelement 150 auf der Grundlage gut etablierter Prozesstechnologien, etwa einer plasmaunterstützten CVD ausgebildet, wobei die weitere Abstandsschicht aus im Wesentlichen dem gleichen Material wie die Abstandshalter 108 aufgebaut sein kann, oder aus einem Material hergestellt werden kann, das eine hohe Ätzselektivität in Bezug auf die Abstandshalter 108 aufweist. Beispielsweise können Siliziumnitrid oder Siliziumdioxid in einer im Wesentlichen konformen Weise mit einer spezifizierten Schichtdicke abgeschieden werden, und danach kann ein isotroper Ätzprozess ausgeführt werden, um das weitere Abstandsmaterial von horizontalen Bereichen des Bauelements 150 zu entfernen.
  • 1b zeigt schematisch das Halbleiterbauelement 150 nach dem Ende der zuvor beschriebenen Prozesssequenz und während eines Ätzprozesses 128. Somit umfasst der Transistor 100 des Bauelements 150 ein weiteres Abstandselement 100, das direkt an dem Abstandshalter 108 ausgebildet sein kann, oder das eine weitere Beschichtung (nicht gezeigt) aufweisen kann, abhängig von den Prozesserfordernissen. Das Abstandselement 110 ist aus einem geeigneten Material aufgebaut, das eine hohe Ätzselektivität in Bezug auf das Material der Halbleiterschicht 103 während des Ätzprozesses 128 aufweist, der in einigen Ausführungsformen als ein im Wesentlichen anisotroper Ätzprozess gestaltet ist, während in anderen anschaulichen Ausführungsformen der Ätzprozess 128 mit einem reduzierten Maß an Anisotropie oder als ein äußerst isotroper Ätzprozess ausgeführt wird. Beispielsweise sind effiziente Ätzrezepte zum Ätzen eines siliziumbasierten Materials mit hoher Selektivität in Bezug auf beispielsweise Siliziumdioxid, Siliziumnitrid, und dergleichen im Stand der Technik gut bekannt. Während des Ätzprozesses 128 wird eine Vertiefung bzw. Aussparung 121 gebildet, wobei der laterale Abstand 112o der Vertiefung 112 in Bezug auf die Gateelektrode 105 durch die Breite der Abstandshalter 108 und 110 und die Eigenschaften des Ätzprozesses 128 bestimmt ist. In dem in 1b gezeigten Beispiel wird der Ätzprozess 128 als ein äußerst anisotroper Prozess dargestellt, während in anderen Fällen ein gewisses Maß an Unterätzung erreicht werden kann. Die Vertiefung 112 kann bis zu einer Tiefe 112d gebildet werden, die einen äußerst effizienten Spannungsübertrag in das Kanalgebiet 106 gewährleistet, nachdem die Vertiefung 112 mit einem äußerst verspannten darüberliegenden Material gefüllt ist. Die Tiefe 112d kann auf der Grundlage eines geeignet ausgewählten Sollwertes in Verbindung mit einer entsprechenden Steuerung der Ätzzeit des Prozesses 128 erreicht werden. Beispielsweise beträgt in anschaulichen Ausführungsformen, in denen eine Gatelänge des Transistors 100, d. h. in 1b die horizontale Ausdehnung der Gateelektrode 105, die als 105l bezeichnet ist, ungefähr 100 nm und deutlich weniger oder sogar 50 nm oder deutlich weniger, beträgt, die Tiefe 112d in einem Bereich von 1 bis 20 nm. Der Abstand 112o der Vertiefung 112 kann ferner auch im den Bereich von ungefähr einigen Nanometer bis 10 oder mehr Nanometer liegen, abhängig von den Gegebenheiten des Ätzprozesses 128 und der Breite der Abstandshalter 110 und 108, die in einem Bereich von ungefähr 5 bis 20 nm für Gatelängen in dem oben spezifizierten Bereich liegen können.
  • 1c zeigt schematisch das Halbleiterbauelement 150 in einer weiter fortgeschrittenen Fertigungsphase, in der das Bauelement 150 einem weiteren Implantationsprozess 113 zum Definieren von Drain- und Source-Gebieten 114 benachbart zu der Vertiefung 112 unterliegt. Während des Ionenimplantationsprozesses 113, der auf der Grundlage geeignet ausgewählter Prozessparameter im Hinblick auf die Implantationsenergie und Implantationsdosis ausgeführt wird, kann auch die Gateelektrode 105 freigelegt werden, abhängig von den Prozesserfordernissen. Beispielsweise wird die Deckschicht 107 auf der Grundlage eines selektiven Ätzprozesses entfernt, wobei in einigen anschaulichen Ausführungsformen auch die Abstandshalter 108 und 110 entfernt werden, wenn die Deckschicht 107 und die Abstandshalter 108 und 110 im Wesentlichen aus dem gleichen Material, etwa Siliziumnitrid, und dergleichen aufgebaut sind. In diesem Falle können entsprechende neue Abstandshalter 115 auf der Grundlage gut etablierter Rezepte hergestellt werden, um während des Prozesses 113 als Implantationsmaske zu dienen. In anderen Prozessstrategien weist zumindest der Abstandshalter 110 ein Material auf, das eine hohe Ätzselektivität in Bezug auf die Deckschicht 107 besitzt, beispielsweise ist der Abstandshalter 110 aus Siliziumdioxid aufgebaut und die Deckschicht 107 ist aus Siliziumnitrid aufgebaut, oder umgekehrt, wodurch die Abstandshalter 110 und 108 im Wesentlichen bewahrt werden, so dass der Ionenimplantationsprozess 113 auf der Grundlage der Abstandshalter 110 und 108 ausgeführt werden kann. Es sollte beachtet werden, dass weitere Implantationsprozesse, etwa eine Halo-Implantation, eine Amorphisierungsimplantation, und dergleichen vor oder nach der eigentlichen Implantation 113 zur Herstellung der Drain- und Sourcegebiete 114 abhängig von der Prozessstrategie ausgeführt werden können. Ferner sollte beachtet werden, dass nach Bedarf diese Implantationsprozesse mit der Implantation 113 einen geneigten Implantationsprozess beinhalten können, um die entsprechende Dotierstoffgattung in geeigneter Weise an einer Seitenwand 112a der Vertiefung 112 zu positionieren. Folglich kann auf der Grundlage geeignet ausgewählter Prozessparameter in Bezug auf die Implantationsdosis, Implantationsenergie und dem Neigungswinkel, d. h. einem Winkel in Bezug auf die vertikale Richtung, die auf der Grundlage gut etablierter Simulationsmodelle ermittelt werden können, ein gewünschtes laterales und vertikales Dotierstoffprofil für die Drain- und Source-Gebiete 114 erreicht werden. Danach kann ein Ausheizprozess ausgeführt werden, um die eingeführten Dotierstoffmittel zu aktivieren und um zumindest teilweise implantationsverursachte Schäden in den Drain- und Source-Gebieten 114 zu rekristallisieren.
  • 1d zeigt schematisch das Halbleiterbauelement 150 in einem weiter fortgeschrittenen Herstellungsstadium nach dem Ende der oben beschriebenen Prozesssequenz mit einer Schicht aus hochschmelzendem Metall 116, die über dem Transistor 100 ausgebildet ist. Die Schicht 116 kann aus einem oder mehreren Metallen, etwa Nickel, Platin, Kobalt, Kombinationen davon, und dergleichen hergestellt sein, das auf der Grundlage gut etablierter Verfahren, etwa einer Sputter-Abscheidung oder anderer geeigneter Abscheidetechniken mit entsprechenden vorhergehenden Reinigungsrezepten einschließlich plasmabasierter Reinigungsprozesse und/oder thermisch aktivierter Reinigungsprozesse gebildet werden kann. Danach wird eine geeignete Sequenz aus Wärmebehandlungen durchgeführt, um eine chemische Reaktion der Metallschicht 116 mit dem darunter liegenden Halbleitermaterial in Gang zu setzen, das in der Gateelektrode 105 und den Drain- und Source-Gebieten 114 vorhanden ist, wodurch das Halbleitermaterial, etwa Silizium, Silizium/Germanium, Silizium/Kohlenstoff, und dergleichen in eine äußerst leitende Halbleitermetallverbindung, etwa ein Metallsilizid, umgewandelt wird. Nach der chemischen Reaktion und dem Entfernen überschüssigen Materials, das auf dielektrischen Bereichen, etwa den Abstandshaltern 115 zurückbleiben kann, wird die weitere Bearbeitung mit der Ausbildung einer verspannter Kontaktätzstoppschichten fortgesetzt.
  • 1e zeigt schematisch das Halbleiterbauelement 150, wobei das Transistorelement 100 Metallsilizidgebiete 117 aufweist, die in den Drain- und Source-Gebieten 114 sowie in der Gateelektrode 105 ausgebildet sind, wobei zu beachten ist, dass in anderen Prozessstrategien die Metallsilizidgebiete 117 nicht notwendigerweise in einem gemeinsamen Prozess hergestellt werden oder gar nicht ausgebildet werden, wie dies nachfolgend beschrieben ist. Ferner ist eine verspannte Kontaktätzstoppschicht 118 über dem Transistor 100 so ausgebildet, dass die verspannte Schicht 118 auch in den Vertiefungen 112 ausgebildet ist, d. h. die verspannte Schicht 118 erstreckt sich bis unter eine Unterseitenfläche 104 der Gateisolationsschicht 104. Bekanntlich können eine Vielzahl dielektrischer Materialien, etwa Siliziumnitrid, so abgeschieden werden, dass diese eine spezielle Größe und Art innerer Verspannungen aufweisen, wobei die Art und die Größe der inneren Verspannung auf der Grundlage von Abscheideparameter gesteuert werden kann. Beispielsweise kann Siliziumnitrid in äußerst effizienter Weise auf der Grundlage plasmaunterstützter Abscheidetechniken so abgeschieden werden, dass es einen hohen Betrag an intrinsicher Verspannung im Bereich von beispielsweise 1,5 GPa (Gigapascal) Zugspannung oder mehr bis zu ungefähr der gleichen Größenordnung an kompressiver Spannung durch geeignetes Einstellen der Prozessparameter, etwa der Abscheidetemperatur, des Abscheidedrucks, des Verhältnisses von Vorstufenmaterialien, dem Ionenbeschuss während des Abscheidens, und dergleichen aufweist. Folglich kann auf der Grundlage der Leitfähigkeitsart und der gewünschten Größe an Verformung in dem Kanalgebiet 106 die Schicht 118 mit der entsprechenden internen Verspannung bereitgestellt werden. Wenn beispielsweise der Transistor 100 einen p-Kanaltransistor repräsentiert, wobei eine kompressive Verformung in dem Kanalgebiet 106 die Löcherbeweglichkeit und damit das Durchlassstromvermögen des Transistors 100 erhöhen soll, wird die Kontaktätzstoppschicht 118 mit kompressiver Verspannung aufgebracht, die eine entsprechende kompressive Verformung in dem Kanalgebiet 106 hervorruft. Wie durch die Pfeile 118a angedeutet ist, kann die verspannte Schicht 118 für ein gewisses Maß an Verformung in dem Kanalgebiet 106 in ähnlicher Weise sorgen, wie dies in Transistorarchitekturen der Fall ist, die im Wesentlichen bündige Drain- und Source-Gebiete aufweisen, wobei jedoch in diesem Falle zusätzlich Spannung in äußerst effizienter Weise in das Kanalgebiet 106 auf Grund der Tatsache übertragen wird, so dass die Schicht 118 an einer Höhe angeordnet ist, die in etwa der Lage des Kanalgebiets 106 entspricht. Folglich kann eine entsprechende Spannung, die durch die Pfeile 118b gekennzeichnet ist, in äußerst effizienter Weise lateral in „direkter" Weise auf das Kanalgebiet 106 einwirken, wodurch darin zusätzliche Verformung hervorgerufen wird. Somit kann ein hohes Maß an Verformung in dem Kanalgebiet 106 selbst ohne ein verformtes Halbleitermaterial erzeugt werden, wie es häufig in anderen Transistorkonfigurationen verwendet wird, wie dies nachfolgend beschrieben ist, wodurch die Herstellungskosten reduziert werden, da entsprechende epitaktische Wachstumsprozesse weggelassen werden können. Durch Vorsehen der Schicht 118 mit einer gewünschten Art an Verspannung kann die gewünschte Art an Verformung in dem Kanalgebiet 106 erzeugt werden. Wenn beispielsweise der Transistor 100 einen n-Kanaltransistor repräsentiert, der eine Zugspannung zum Erhöhen der Elektronenbeweglichkeit in dem Kanalgebiet 106 erfordert, kann die Schicht 118 mit einer hohen Zugspannung auf der Grundlage geeignet ausgewählter Abscheideparameter hergestellt werden, wie dies zuvor erläutert ist. Ferner können unterschiedliche Transistorarten die Schicht 118 mit unterschiedlicher Verspannung erhalten, wie dies nachfolgend detaillierter beschrieben ist, wodurch ein hohes Maß an Gestaltungsflexibilität erreicht wird. Des weiteren kann die Kontaktätzstoppschicht 118 direkt auf dem entsprechenden Drain- und Source-Gebieten hergestellt werden, d. h. indem in 1a gezeigten Beispiel direkt auf den entsprechenden Metallsilizidgebieten 117, während in anderen Lösungen eine zwischenliegende Beschichtung (nicht gezeigt) abgeschieden werden kann, wobei eine negative Aus wirkung einer zwischenliegenden Beschichtung, die als eine Ätzstoppschicht zum Entfernen unerwünschter Bereiche der Schicht 118 von entsprechenden Bauteilbereichen verwendet werden kann, wie dies nachfolgend beschrieben ist, den Verformungsübertragungsmechanismus nicht notwendigerweise betrifft, da die Verspannung 118b dennoch im Wesentlichen direkt auf das Kanalgebiet 106 wird, selbst wenn eine dünne zwischenliegende Schicht vorgesehen ist.
  • 1f zeigt schematisch das Halbleiterbauelement 150 gemäß noch weiterer anschaulicher Ausführungsformen, in denen die Drain- und Source-Gebiete 114 sowie die Erweiterungsgebiete 111 durch die Ionenimplantation 113 vor der Herstellung der Vertiefungen 112 gebildet werden. Beispielsweise weist der Transistor 100 die Gateelektrode 105 auf, die durch die Deckschicht 107 und die entsprechenden Abstandshalter 108 und 110 eingekapselt ist, wobei die Abstandshalter 108 für den gewünschten Abstand der Erweiterungsgebiete 111 zu der Gateelektrode 105 sorgen, während die Abstandshalter 110 den gewünschten Abstand der Drain- und Source-Gebeite 114 bereitstellen, wie dies auch zuvor beschrieben ist. Während der Ionenimplantation 113 werden die entsprechenden Prozessparameter so gewählt, dass die Drain- und Source-Gebiete 114 in Übereinstimmung mit der Vertiefung 112 gestaltet werden, die in einem nachfolgenden Herstellungsschritt zu bilden ist. D. h., während der Implantation 113 und auch während damit verknüpfter Implantationsprozesse für Halo-Implantationen und Amorphisierung, werden die Prozessparameter, etwa die Implantationsdosis, Implantationsenergie, möglicherweise der Neigungswinkel so ausgewählt, dass die Drain- und Source-Gebiete 114 eine gewünschte Dotierstoffkonzentration und einen Gradienten an dem PN-Übergang erhalten, wie dies auch mit Bezug zu 1c beschrieben ist, so dass die Drain- und Source-Gebiete 114 in geeigneter Weise abgesenkt werden können, während dennoch die erforderliche Funktion der Gebiete 114 beibehalten wird.
  • 1g zeigt schematisch das Bauelement 150 nach der Ionenimplantation 113, wobei in einigen anschaulichen Ausführungsformen der Ätzprozess 128, der ein anisotroper Ätzprozess oder ein isotroper Prozess sein kann, wie dies zuvor beschrieben ist, vor dem Ausführen eines geeigneten Ausheizprozesses zum Aktivieren der Dotierstoffe in den Gebieten 114 durchgeführt wird. Folglich wird während des Ätzprozesses 128 eine erhöhte Ätzrate auf Grund der vorhergehenden Implantationsprozesse erreicht, die im Wesentlichen die kristalline Struktur und damit die Ätzrate während des Prozesses 128 beeinflussen. In die ser Weise kann die Ätzselektivität in Bezug auf die Abstandshalter 110 und die Deckschicht 107 erhöht werden, da der Ionenbeschuss während der vorhergehenden Implantationsprozesse die Halbleiterschicht 103 im Vergleich zu den dielektrischen Materialien der Abstandshalter 110 und der Deckschicht 107 effizienter modifizieren kann. In anderen anschaulichen Ausführungsformen wird der Ätzprozess 128 nach Ausheizzyklen zum Akivieren der Dotierstoffmittel und für das Rekristallisieren durch Implantation hervorgerufener Schäden ausgeführt. Während des Ätzprozesses 128 werden die Vertiefungen 112 in den Drain- und Source-Gebieten 114 gebildet, wobei im Hinblick auf die Tiefe der Vertiefung 112 sowie im Hinblick auf den lateralen Abstand zu der Gateelektrode 105, die gleichen Kriterien gelten, wie sie zuvor beschrieben sind. Danach wird die weitere Bearbeitung so fortgesetzt, wie dies auch mit Bezug zu den 1d und 1e beschrieben ist. Es sollte beachtet werden, dass in anderen anschaulichen Ausführungsformen (nicht gezeigt) die Deckschicht 107 nicht notwendigerweise vor dem Ätzprozess 128 vorgesehen wird, so dass während des entsprechenden Prozesses auch die Gateelektrode 105, wenn diese Polysilizium aufgebaut ist, vertieft bzw. abgesenkt wird, wobei ein entsprechender Materialabtrag der Gatelektrode 105 während der Herstellung der Gateelektrode 105 berücksichtigt werden kann. D. h., das Gateelektrodenmaterial kann mit einer gewissen zusätzlichen Dicke vorgesehen werden, die im Wesentlichen der Tiefe 112d (siehe 1b) der Vertiefung 112 entspricht, wobei zusätzlich die Differenz der Ätzrate berücksichtigt werden kann, wenn der beispielsweise der Ätzprozess 128 auf der Grundlage eines im Wesentlichen kristallinen Materials in der Halbleiterschicht 103 ausgeführt wird, während das Silizium der Gateelektrode 105 im Wesentlichen ein polykristallines Material ist.
  • Wie zuvor beschrieben ist, kann es vorteilhaft sein, ein äußerst leitfähiges Metallsilizid in den Drain- und Source-Gebieten und/oder der Gateelektrode für im Wesentlichen siliziumbasierte Halbleiterbauelemente 150 vorzusehen. Wenn die entsprechenden Metallsilizidgebiete, etwa die Gebiete 117 (siehe 1e) gemeinsam für die Gateelektrode 105 und die Drain- und Source-Gebiete 114 gebildet werden, ist eine Dicke des Metallsilizids in der Gateelektrode 105 im Wesentlichen durch die Bauteilbeschränkungen bestimmt, die durch die Eigenschaften der entsprechenden Drain- und Source-Gebiete 114 auferlegt werden, da in diesen Gebieten das Metallsilizid nicht mit einer Dicke gebildet werden darf, wie sie für die Gateelektrode 105 wünschenswert wäre, um in geeigneter Weise deren Leitfähigkeit zu erhöhen. Folglich wird in einigen anschaulichen Ausführungsformen das Herstellen ent sprechender Metallsilizidgebiete in den Drain- und Source-Gebieten 114 und der Gateelektrode 105 in effizienter Weise unabhängig voneinander ausgeführt.
  • 1h zeigt schematisch das Halbleiterbauelement 150 gemäß einer anschaulichen Ausführungsform, in der das Herstellen entsprechender Metallsilizidgebiete in einer äußerst unabhängigen Weise erreicht werden kann. Das Bauelement 150 umfasst in dieser Fertigungsphase, d. h. nach der Ausbildung der vertieften Drain- und Source-Gebiete 114, die Schicht 116 aus hochschmelzendem Metall, wobei zusätzlich eine Silizidierungsmaske 119 so ausgebildet ist, dass die Drain- und Source-Gebiete 114 abgedeckt werden, während zumindest die obere Fläche der Gatelekrode 105 freigelegt ist. Für das Freilegen der Gateelektrode 105 kann die Deckschicht 107, möglicherweise in Verbindung mit den Abstandshaltern 110 und 108, entfernt und durch Abstandshalter 130 ersetzt werden. In anderen Fällen ist die Gateelektrode 105 ohne die Deckschicht 107 hergestellt, wie dies zuvor beschrieben ist. Beispielsweise kann die Silizidierungsmaske 119 aus einem beliebigen geeigneten Material, etwa einem Polymermaterial, aufgebaut sein, das den Temperaturen widersteht, die zum Abscheiden der Schicht 116 und zum Initiieren einer chemischen Reaktion mit Material der Gateelektrode 105 erforderlich sind. Die Silizidierungsmaske 119 kann durch Abscheiden eines geeigneten Materials, etwa einem Polymer, Photolack, oder einem anderen dielektrischen Material in einer äußerst nicht konformen Weise gebildet werden, beispielsweise durch eine Abscheidetechnik, die ein im Wesentlichen fliessähnliches Füllverhalten aufweist, etwa Aufschleuderverfahren, wenn Materialien mit geringer Viskosität betrachtet werden, und dergleichen. Wenn das Material der Silizidierungsmaske 119 mit Übermaß vorgesehen wird, um auch die Gateelektroden 105 abzudecken, kann ein nachfolgender Abtragungsprozess beispielsweise durch Ätzen des Materials selektiv zu Gateelektrode 105 ausgeführt werden, um ein Niveau für die Silizidierungsmaske 119 zu erhalten, das zumindest die obere Fläche der Gateelektrode 105 freilegt. Nach geeinigten Reinigungsprozessen zum Entfernen von Kontaminationsstoffen von der freigelegten Gateelektrode 105 wird die Schicht 116 auf der Grundlage eines geeigneten Abscheideverfahrens hergestellt, wie zuvor erläutert ist. Dabei wird die Dicke der Schicht 116 und deren Materialzusammensetzung im Hinblick auf die Erfordernisse für die Gateelektrode 105 ausgewählt, um damit eine erforderliche Menge und Art an Metallsilizid in der Gateelektrode 105 zu erhalten. Danach wird die chemische Reaktion auf der Grundlage einer geeigneten Wärmebehandlung in Gang gesetzt, um damit die gewünschte Menge an hochleitendem Metallsilizid in der Gateelektrode 105 zu erhalten. Es sollte beachtet werden, dass andere Silizidie rungsschemata verwendet werden können, in denen beispielsweise eine Silizidierung des Gateelektrodenmaterials während des Abscheidens und eine gleichzeitige Umwandlung eines geeigneten Metalls in Metallsilizid erreicht wird. Danach kann überschüssiges Material entfernt werden und danach oder in der gleichen Prozesssequenz kann auch die Silizidierungsmaske 119 entfernt werden, beispielsweise durch eine geeignete Ätztechnik. Beispielsweise können in gut etablierten Ätzverfahren, die ein hohes Maß an Selektivität in Bezug auf Metallsilizid oder andere Materialien, etwa das Material der Abstandshalter 110 und der Drain- und Sourcegebiete 114, aufweisen, auf Grundlage gut etablierter Prozessstrategien ausgeführt werden und während dieser Prozesssequenz eingesetzt werden. Anschließend kann ein geeigneter Silizidierungsprozess für die Drain- und Source-Gebiete 114 ausgeführt werden, wobei die entsprechenden Prozessparameter so ausgewählt werden, dass eine geeignete Art und Dicke an Metallsilizid in den Drain- und Source-Gebieten erhalten wird. In diesem Falle übt der weitere Silizidierungsprozess lediglich eine geringe Auswirkung auf das zuvor gebildete Metallsilizid in der Gateelektrode 105 aus. Danach kann die weitere Bearbeitung fortgesetzt werden, wie dies auch mit Bezug zu 1e beschrieben ist.
  • 1i zeigt schematisch das Halbleiterbauelement 150 mit einem ersten Transistor 100p und einem zweiten Transistor 100n, die Transistoren unterschiedlicher Leitfähigkeitsart repräsentieren, etwa einen p-Kanaltransistor und einen n-Kanaltransistor. Die Transistoren 100p, 100n können im Wesentlichen die gleiche Konfiguration wie das Transistorelement 100 aufweisen, das zuvor beschrieben ist, wobei jedoch die entsprechenden Drain- und Source-Gebiete sowie die entsprechenden Kanalgebiete geeignete Dotierstoffe aufweisen, um die gewünschte Leitfähigskeitsart bereitzustellen. Die Transistoren 100p, 100n können auf der Grundlage der Prozessverfahren hergestellt werden, wie sie zuvor mit Bezug zu dem Transistor 100 beschrieben sind, wobei jedoch die diversen Implantationsprozesse auf der Grundlage der entsprechenden Implantationsmasken ausgeführt werden, um damit selektiv die erforderliche Dotierstoffgattung in die Transistoren 100p, 100n auf der Grundlage gut etablierter Maskierungstechniken einzuführen. Ferner können in beiden Transistoren 100p, 100n die entsprechenden Vertiefungen 112 gemäß ähnlicher Prozessverfahren hergestellt werden, wie sie zuvor beschrieben sind, und die weitere Bearbeitung, beispielsweise die Ausbildung von Metallsilizidgebieten (nicht gezeigt) kann bewerkstelligt werden, wie dies zuvor beschrieben ist. Danach wird eine erste Kontaktätzstoppschicht 118p über dem ersten und dem zweiten Transistor 100p, 100n gebildet, wobei in einigen anschaulichen Ausführungsformen eine optionale Ätzstoppschicht 120 vorgesehen ist. Beispielsweise ist die optionale Ätzstoppschicht 120 aus Siliziumdioxid aufgebaut, wenn die erste Kontaktätzstoppschicht 118p aus Siliziumnitrid gebildet ist. In anderen anschaulichen Ausführungsformen wird die Ätzstoppschicht 120 weggelassen. Danach wird die erste Kontaktätzstoppschicht 118p von dem Transistor 100n entfernt, beispielsweise auf der Grundlage der Ätzstoppschicht 120, falls diese vorgesehen ist, und eine zweite Kontaktätzstoppschicht 118n, möglicherweise in Verbindung mit einer zweiten Ätzstoppschicht 121, wird so gebildet, dass der zweite Transistor 100n bedeckt ist. Beispielsweise kann die erste Kontaktätzstoppschicht 118p eine hohe innere kompressive Verspannung aufweisen, wenn der Transistor 100p einen p-Kanaltransistor repräsentiert, während die zweite Kontaktätzstoppschicht 118n eine hohe Zugspannung aufweist, wenn der Transistor 100n einen n-Kanaltransistor repräsentiert. Des weiteren wird eine geeignete Ätzmaske, etwa eine Lackmaske 123, gebildet um den Transistor 100p freizulegen, um damit die zweite Kontaktätzstoppschicht 188n mittels eines entsprechenden Ätzprozesses 124 zu entfernen, der auf der Grundlage der Ätzstoppschicht 121, falls diese vorgesehen ist, gesteuert werden kann. Folglich besitzen nach dem Entfernen des nicht gewünschten Bereichs der Schicht 118n über dem ersten Transistor 100p beide Transistoren darauf ausgebildet geeignete verspannte Kontaktätzstoppschichten, d. h., der Transistor 100p weist darüber ausgebildet die Schicht 118p auf, die in äußerst effizienter Weise eine entsprechende Verformung erzeugt, während der Transistor 100n die Schicht 118n aufweist, die eine unterschiedliche Art innerer Verspannung besitzt, um damit in dem entsprechenden Kanalgebiet eine unterschiedliche gewünschte Art an Verformung hervorzurufen. Es sollte beachtet werden, dass andere Schemata zur Herstellung unterschiedlich verspannter Schichten über den Transistoren 100p, 100n eingesetzt werden können, etwa eine selektive Spannungsrelaxation, etwa eine selektive Spannungsrelaxation für einen Teil der Schichten 118p oder 118n, oder in anderen Variationen werden die entsprechenden Schichten 118p und 118n direkt auf den entsprechenden Transistoren 100p, 100n gebildet, ohne dass eine dazwischenliegende Ätzstoppschichten 120, 121 vorgesehen sind. Folglich wird ein hohes Maß an Entwurfsflexiblität bereitgestellt, ohne dass epitaktische Wachstumstechniken erforderlich sind, wobei die Art und die Größe der in die entsprechenden Kanalgebiete übertragenen Verspannung in effizienter Weise auf der Grundlage der Verspannung gesteuert werden kann, die in den entsprechenden Kontaktätzstoppschichten enthalten ist.
  • Mit Bezug zu den 2a bis 2h werden nunmehr weitere anschauliche Ausführungsformen der vorliegenden Erfindung detaillierter beschrieben, in denen ein verformtes Halbleitermaterial in unmittelbarer Nähe zu dem Kanalgebiet mittels eines zu entfernenden Abstandshalters positioniert wird, wodurch eine effiziente Kombination zweier verformungsinduzierender Mechanismen ermöglicht wird, d. h. das Vorsehen eines verformten Halbleitermaterials in der Nähe des Kanals und die Anwendung einer abgesenkten Transistorkonfiguration, ähnlich zu den Ausführungsformen, wie sie zuvor mit Bezug zu den 1a bis 1i beschrieben sind.
  • Mit Bezug zu den 2a bis 2d wird zunächst das Konzept der zu entfernenden Abstandshalter für eine im Wesentlichen ebeneKonfiguration beschrieben und mit Bezug zu den 2e bis 2g wird die Kombination mit der abgesenkten Transistorkonfiguration erläutert.
  • In 2a umfasst ein Halbleiterbauelement 250 einen Transistor 200, der eine ähnliche Konfiguration aufweisen kann, wie der Transistor 100 in 1a mit Ausnahme der Erweiterungsgebiete 111. Somit umfasst der Transistor 200 eine Gateelektrode 205, die über einer Halbleiterschicht 203 ausgebildet ist, die über einem Substrat 201 vorgesehen ist, wobei die Gateelektrode 205 von der Halbleiterschicht 20d3 durch eine Gateisolationsschicht 204 getrennt ist. Ferner kann die Gateelektrode 205 mittels einer Deckschicht 207 und Abstandshaltern 208 möglicherweise in Kombination mit einer Beschichtung 209 eingekapselt sein. Hinsichtlich eines Prozessablaufs zur Herstellung des Halbleiterbauelements 250 können im Wesentlichen die gleichen Prozesse beteiligt sein, wie sie zuvor mit Bezug zu dem Bauelement 150 in 1a beschrieben sind. Des weiteren unterliegt das Bauelement 250 einem Ätzprozess 228 zur Ausbildung einer Vertiefung benachbart zu der Gatelektrode 205 mit dem Abstand entsprechend einer Breite 208w des Abstandshalters 208 und den Eigenschaften des Ätzprozesses 228, wie dies zuvor auch mit Bezug zu dem Ätzprozess 128 beschrieben ist. D. h., der Prozess 228 kann als ein anisotroper oder isotroper Ätzprozess zur Abtragung der Halbleiterschicht 203 benachbart zu der Gateelektrode 205 mit einer spezifizierten Tiefe ausgestaltet sein, um in den entsprechenden Vertiefung ein verformtes Halbleitermaterial zu bilden, das dann für eine gewünschte Verformung in einem Kanalgebiet 206 des Transistors 200 sorgt. Ein entsprechendes verformtes Halbleitermaterial kann auf der Grundlage gut etablierter selektiver epitaktischer Wachstumsverfahren gebildet werden, in denen das verbleibende kristalline Material der Schicht 203, nachdem dieses durch den Ätzprozess 228 vertieft wurde, als eine Wachstumsschablone verwendet wird, um das verformte Halbleitermaterial wieder aufzuwachsen, das so ausgewählt wird, dass es in seinem natürlichen oder unverformten Zustand eine geringfügig andere Gitterkonstante im Vergleich zu dem Schablonenmaterial der verbleibenden Halbleiterschicht 203 aufweist. Beispielsweise sind Silizium/Germanium oder Silizium/Kohlenstoff kristalline Hableiterverbindungen, die, wenn sie auf einem im Wesentlichen ungestörten Siliziumgitter aufwachsen, ein verformtes Halbleitermaterial auf Grund einer entsprechenden geringfügigen Fehlanpassung in der Gitterkonstante bilden. D. h., ein Silizium/Germaniummaterial, das auf einem im Wesentlichen ungestörten Siliziumgitter aufgewachsen ist, kann ein kompressiv verformtes Gitter auf Grund eines geringfügig größeren Gitterabstands des nicht verformten Silizium/Germaniums in Bezug auf das Silizium bilden. In ähnlicher Weise bildet Silizium/Kohlenstoff, wenn es auf Silizium aufgewachsen wird, ein Halbleitermaterial mit Zugverformung.
  • 2b zeigt schematisch das Bauelement 250 gemäß einer anschaulichen Ausführungsform, in der nach dem Ende des Ätzprozesses 228 und nach etwaigen der Epitaxie vorgeschalteten Prozesse, etwa Reinigungsprozessen, und dergleichen, ein verformtes Halbleitermaterial 230 in der entsprechenden Vertiefung gebildet wird, wobei in dieser Ausführungsform das verformte Halbleitermaterial 230 so gebildet wird, um im Wesentlichen vollständig die entsprechende Vertiefung zu füllen, ohne dass ein Überschusswachstum erforderlich ist, um überschüssiges Material für einen nachfolgenden Silizidierungsprozess bereitzustellen. In anderen Ausführungsformen wird, wie nachfolgend beschrieben ist, nach dem selektiven epitaktischen Wachstumsprozess ein gewisses Maß an Unterfüllung beibehalten. In der gezeigten anschaulichen Ausführungsform wurde ein Silizium/Germanium-Halbleitermaterial 230 gebildet, um damit eine entsprechende kompressive Verformung zu erzeugen. Danach wird der Abstandshalter 208, der die Breite 208b aufweist, die in Verbindung mit den Prozessparametern des Ätzprozesses 228 im Wesentlichen einen Abstand des verformten Halbleitermaterials 230 zu der Gateelektrode 205 bestimmt, auf der Grundlage gut etablierter selektiver Ätzrezepte entfernt. Dabei kann auch die Deckschicht 207 entfernt werden. Nach dem Entfernen des Abstandshalters 208 kann ein entsprechendes Abstandshalterschema angewendet werden, um das erforderliche laterale und vertikale Dotierstoffprofil in der Halbleiterschicht 203 bereitzustellen, wodurch entsprechende Erweiterungsgebiete und Drain- und Source-Gebiete gebildet werden.
  • 2c zeigt schematisch das Halbleiterbauelement 250 während einer entsprechenden Prozesssequenz, wobei ein Versatzabstandshalter 231 zum Definieren eines Erweiterungsgebiets 211 verwendet wird, während ein oder mehrere endgültige Abstandshalter 232 als eine Implantationsmaske während eines Implantationsprozesses 213 zur Herstellung von Drain- und Source-Gebieten 214 verwendet werden. Der Abstandshalter 232 in Verbindung mit dem Abstandshalter 231 besitzt eine Breite 232w, die größer ist als die entsprechende Breite 208w, wobei beachtet werden sollte, dass die Breite 232w die Breite des Versatzabstandshalters 231 beinhaltet. Da der Abstandshalter 232 für weitere Fertigungsprozesse, etwa einen nachfolgenden Silizidierungsprozess, verwendet werden kann, liefert die größere Breite 232w einen entsprechenden Abstand zwischen einem Metallsilizidgebiet, das in dem verformten Halbleitermaterial 230 zu bilden ist, und einem Bereich 230a des Materials 230, der angrenzend zu dem Kanalgebiet 206 angeordnet ist.
  • 2d zeigt schematisch das Halbleiterbauelement 250 mit entsprechend ausgebildeten Metallsilizidgebieten 217, wobei der entsprechende Abstand 217a der Metallsilizidgebiete 217 in dem verformten Halbleitermaterial 230a der Drain- und Source-Gebiete 214 vorgesehen ist, wodurch ein verformtes Halbleitermaterial lateral zwischen dem im Wesentlichen relaxierten Metallsilizidgebiet 217 und dem Kanalgebiet 206 positioniert ist. Folglich wird im Gegensatz zu konventionellen Strategien, in denen die Abstandshalter der Breite 232w auch für die Ausbildung des verformten Halbleitermaterials 230 verwendet werden, d. h. zur Bildung einer entsprechenden Aussparung, die dann im Wesentlichen vollständig von dem Silizidierungsprozess verbraucht wird, entsprechend den anschaulichen Ausführungsformen, wie sie in 2d gezeigt ist, ein merklicher Anteil verformten Halbleitermaterials, d. h. des Bereichs 230a weiterhin in der Nähe des Kanalgebiets 206 bei einer Höhe bereitgestellt, die im Wesentlichen der Grenzfläche zwischen der Gateisolationsschicht 204 und dem Kanalgebiet 206 entspricht. Folglich ergibt sich im Vergleich zu konventionellen Lösungen eine effizientere Verformungsübertragung, wodurch sich auch ein entsprechend verbessertes Leistungsverhalten des Transistors 200 einstellt. Danach kann die weitere Bearbeitung fortgesetzt werden, indem eine entsprechende Kontaktätzstoppschicht, etwa die Schicht 118 (siehe 1e) gebildet wird, wobei in einigen anschaulichen Ausführungsformen die entsprechende Ätzstoppschicht mit einer geeigneten intrinsischen Verspannung vorgesehen wird, um die in dem Kanalgebiet 206 erzeugte Verformung noch weiter zu vergrößern.
  • 2e zeigt schematisch das Halbleiterbauelement 250 gemäß noch weiterer anschaulicher Ausführungsformen, in denen nach dem Ende der Prozesssequenz, wie sie mit Bezug zu 2a beschrieben ist, d. h. nach einer entsprechenden Ätzung einer Vertiefung und eines selektiven epitaktischen Wachstumsprozesses, noch eine Vertiefung 212 benachbart zu der Gateelektrode 205 vorgesehen ist. D. h., der epitaktische Wachstumsprozess wird auf einem Höhenniveau angehalten, das unter dem Niveau liegt, das durch die Gateisolationsschicht 204 definiert ist. Beispielsweise kann die Vertiefung 212 eine Tiefe von 1 bis 20 nm aufweisen, wenn das Material 230 bis zu einer Tief von ungefähr 30 bis 40 nm gebildet ist. Somit kann durch nicht vollständiges Auffüllen der zuvor ausgebildeten Vertiefung während des epitaktischen Wachstumsprozesses die Prozesszeit reduziert werden, wobei zusätzlich auch noch eine weitere Verbesserung des verformungsinduzierenden Mechanismus erreicht wird.
  • In anderen Fällen wird das Bauelement 250, wie es in 2b gezeigt ist, einem weiteren Ätzprozess unterzogen, um verformtes Halbleitermaterial zu entfernen, um damit die Vertiefung 212 bereitzustellen, wenn eine Steuerung des selektiven epitaktischen Wachstumsprozesses nicht zu der gewünschten Prozessgleichförmigkeit führt. Danach kann der Abstandshalter 208 entfernt werden und die weitere Bearbeitung kann auf der Grundlage von Bauteilabstandshaltern, etwa den Abstandshaltern 231 und 232 ausgeführt werden, die die größere Abstandshalterbreite 232w aufweisen, um damit die Drain- und Source-Gebiete 214 und die Erweiterung 211 herzustellen.
  • 2f zeigt schematisch das Bauelement 250 nach dem Ende der zuvor beschriebenen Prozesse.
  • 2g zeigt schematisch das Bauelement 250 in einem weiter fortgeschrittenen Herstellungsstadium. Der Transistor 200 weist Metallsilizidgebiete 217 auf, die auf der Grundlage des Abstandshalters 232 hergestellt sind, wie dies auch zuvor mit Bezug zu 2d beschrieben ist. Folglich wird eine gewisse Menge an nicht silizidiertem verformten Halbleitermaterial 230a zwischen dem Metallsilizidgebiete 217 und dem Kanalgebiet 206 auf Grund des Abstands bereitgestellt, der durch die größere Abstandshalterbreite 232w im Vergleich zu der Abstandshalter 208w erreicht wird, die für die Ausbildung des entsprechend verformten Halbleitermaterials 230 benutzt wird. Es sollte beachtet werden, dass die Herstellung der Metallsilizidgebiete 217 in der Gateelektrode 205 und in den Drain- und Source-Gebieten 217 in einem gemeinsamen Prozess durchgeführt werden kann, wie in 2g gezeigt ist, oder in einer unabhängigeren Weise ausgeführt werden kann, wie dies beispielsweise mit Bezug zu 1h beschrieben ist, oder gemäß einem anderen geeigneten Schema durchgeführt werden kann. Des weiteren umfasst das Bauelement 250 eine verspannte Kontaktätzstoppschicht 218, die eine beliebige geeignete innere Verspannung aufweisen kann, um damit die Verformung in dem Kanalgebiet 206 weiter zu vergrößern. In der in 2g gezeigten Ausführungsform wird die Schicht 218 mit einer hohen kompressiven Verspannung bereitgestellt, um damit die von dem entsprechenden Silizium/Germanium-Material 230 erzeugte Verformung zu vergrößern. In anderen Ausführungsformen ist das verformte Halbleitermaterial 230 aus Silizium und Kohlenstoff aufgebaut, wodurch eine Zugverformung in dem Kanalgebiet 206 hervorgerufen wird. In diesem Falle wird die Kontaktätzstoppschicht 218 mit einer hohen intrinsischen Zugspannung bereitgestellt, was auf der Grundlage geeignet gewählter Abscheideparameter bewerkstelligt werden kann, wie dies zuvor beschrieben ist. Ähnlich wie zuvor beschrieben ist, liefert die Vertiefung 212 einen weiter verbesserten Spannungsübertrag in das Kanalgebiet 206, da ein wesentlicher Anteil der Schicht 218 innerhalb der Vertiefung 212 gebildet ist, wodurch ein direktes „Schieben" 218b oder ein „Ziehen" abhängig von der Art der Verspannung, in Bezug auf das Kanalgebiet 206 stattfindet. Auf diese Weise wird die Verformung des nicht silizidierten Bereichs 230a mit der zusätzlichen direkten Spannung 218b kombiniert, woraus sich eine entsprechend hohe Verformung in dem Kanalgebiet 206 einstellt. Beispielsweise kann für eine Tiefe 212d der Vertiefung 212 von ungefähr 1 bis 20 nm und eine Tiefe 230d des verformten Halbleitermaterials 230 im Bereich von ungefähr 30 bis 50 nm eine deutliche Zunahme der Verformung in dem Kanalgebiet 206 beobachtet werden.
  • 2h zeigt schematisch das Halbleiterbauelement 205 gemäß weiterer anschaulicher Ausführungsformen, in denen das Bauelement 250 einen ersten Transistor 200p und einen zweiten Transistor 200n unterschiedlicher Leitfähigkeitsart aufweist. Beispielsweise repräsentiert der Transistor 200p einen p-Kanaltransistor und der Transistor 200n repräsentiert einen n-Kanaltransistor. Hinsichtlich der Konfiguration der Transistoren 200p, 200n gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu dem Transistor 200 erläutert sind, wobei jedoch die entsprechenden Profile und Konzentrationen in den Kanalgebieten 206 und den Drain- und Source-Gebieten (der Einfachheit halber nicht gezeigt) so gewählt sind, dass diese der entsprechenden Leitfähigkeitsart entsprechen. Daher weist der erste Transistor 200p eine darauf ausgebildete erste Kontaktätzstoppschicht 218p auf, die sich in die ent sprechende Vertiefung 212 erstreckt, um damit die durch das verformte Halbleitermaterial 230p hervorgerufene Verformung weiter zu vergrößern. In ähnlicher Weise weist der zweite Transistor 200n eine zweite Kontaktätzstoppschicht 218n mit einer anderen Art an innerer Verspannung auf, um damit entsprechend eine Verformung in dem entsprechenden Kanalgebiet, die durch das verformte Halbleitermaterial 230n hervorgerufen wird, zu vergrößern. Im Hinblick auf die Herstellung der ersten und der zweiten Ätzkontaktätzstoppschicht 218p und 218n gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu den entsprechenden Schichten 118p, 118n erläutert sind. Folglich werden zwei verformungsinduzierende Quellen, d. h. ein verformtes Halbleitermaterial und eine verspannte darüberliegende Schicht in effzienter Weise für unterschiedliche Transistorarten kombiniert, indem zumindest das verformte Halbleitermaterial näher an der Gateelektrode positioniert ist, wobei in einigen anschaulichen Ausführungsformen zusätzlich eine abgesenkte Transistorkonfiguration vorgesehen wird, um den Spannungsübertragungsmechanismus für die entsprechend verspannten Kontaktätzstoppschichten weiter zu erhöhen.
  • Es gilt also: Die vorliegende Erfindung stellte eine verbesserte Technik für die Herstellung von Transistorelementen bereit, die darin ausgebildet eine oder mehrere verformungsinduzierende Quellen aufweisen, deren Effizienz deutlich erhöht wird, indem die entsprechende verformungsinduzierende Quelle an dem Kanalgebiet des entsprechenden Transistorelements angeordnet wird. In einem Aspekt wird dies bewerkstelligt, indem die Drain- und Source-Gebiete abgesenkt werden und eine verspannte Schicht in der Vertiefung ausgebildet wird, etwa eine verspannte Kontaktätzstoppschicht, die nunmehr die Verformung in dem Kanalgebiet immer direkter erzeugt. In anderen Aspekten wird ein verformtes Halbleitermaterial näher an dem Kanalgebiet angeordnet, wobei eine nachteilige verformungsrelaxierende Auswirkung von Metallsiliziden reduziert oder im Wesentlichen vermieden wird. Folglich kann ein erhöhte Effizienz bei der Bereitstellung von Verformung in dem Kanalgebiet erreicht werden. Ferner können die unterschiedlichen Aspekte vorteilhaft kombiniert werden, um damit den verformungsinduzierenden Mechanismus zu verbessern, der durch ein verformtes Halbleitermaterial in Verbindung mit einer erhöhten Effizienz einer darüberliegenden verspannten Schicht erreicht wird, indem diese in einem abgesenkten Drain- und Source-Gebiet gebildet wird. Da eine oder mehrere der vorhergehenden Verfahrenstechniken effizient auf unterschiedliche Transistorarten angewendet werden kann, wird ein hohes Maß an Flexibilität beim individuellen Verbessern des Leistungsverhaltens dieser Transistoren erreicht.
  • Weitere Modifizierungen und Variationen der vorliegenden Erfindung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung zu vermitteln. Selbstverständlich sind die hierin gezeigten zu beschriebenen Formen der Erfindung als die gegenwärtig bevorzugten Ausführungsformen zu betachten.

Claims (23)

  1. Halbleiterbauelement mit: einem ersten Transistor einer ersten Leitfähigkeitsart, wobei der erste Transistor umfasst: eine erste Gatelektrode, die über einem ersten Kanalgebiet ausgebildet ist; eine erste Gateisolationsschicht, die zwischen der ersten Gateelektrode und dem ersten Kanalgebiet ausgebildet ist; ein erstes Draingebiet und ein erstes Sourcegebiet, die benachbart zu dem ersten Kanalgebiet ausgebildet sind, wobei das erste Draingebiet und das erste Sourcegebiet eine obere Fläche aufweisen, die in Bezug auf eine untere Oberfläche der ersten Gateisolationsschicht abgesenkt ist; und einer ersten verspannten Schicht, die über dem ersten Draingebiet und dem ersten Sourcegebiet ausgebildet ist, wobei die erste verspannte Schicht sich in eine Vertiefung erstreckt, die durch das erste vertiefte Draingebiet und Sourcegebiet gebildet ist.
  2. Halbleiterbauelement nach Anspruch 1, das ferner umfasst: einen zweiten Transistor einer zweiten Leitfähigkeitsart, die nicht der ersten Leitfähigkeitsart entspricht, wobei der zweite Transistor umfasst: eine zweite Gateelektrode, die über einem zweiten Kanalgebiet ausgebildet ist; eine zweite Gateisolationsschicht, die zwischen der zweiten Gateelektrode und dem zweiten Kanalgebiet gebildet ist; ein zweites Draingebiet und ein zweites Sourcegebiet, die benachbart zu dem zweiten Kanalgebiet angeordnet sind, wobei das zweite Draingebiet und das zweite Sourcegebiete eine obere Fläche aufweisen, die in Bezug auf eine untere Oberfläche der zweiten Gateisolationsschicht abgesenkt ist; und eine zweite verspannte Schicht, die über dem zweiten Draingebiet und dem Sourcegebiet ausgebildet ist, wobei die zweite verspannte Schicht sich in eine Vertiefung erstreckt, die durch das zweite abgesenkte Draingebiet und Sourcegebiet gebildet ist.
  3. Halbleiterbauelement nach Anspruch 1, wobei die erste verspannte Schicht ein Teil einer dielektrischen Kontaktschicht ist, die über dem ersten Transistor ausgebildet ist.
  4. Halbleiterbauelement nach Anspruch 3, wobei die erste verspannte Schicht eine erste Kontaktätzstoppschicht repräsentiert.
  5. Halbleiterbauelement nach Anspruch 1, wobei der erste Transistor einen p-Kanaltransistor ist und die erste verspannte Schicht eine kompressive Verspannung aufweist.
  6. Halbleiterbauelement nach Anspruch 1, wobei das erste abgesenkte Draingebiet und das erste abgesenkte Sourcegebiet ein erstes verformtes Halbleitermaterial aufweisen.
  7. Halbleiterbauelement nach Ansspruch 6, wobei das erste verformte Halbleitermaterial verformtes Silizium/Germanium oder verformten Silizium/Kohlenstoff aufweist.
  8. Halbleiterbauelement nach Anspruch 2 und 6, wobei der zweite Transistor ein zweites verformtes Halbleitermaterial aufweist, das nicht das erste Halbleitermaterial ist.
  9. Halbleiterbauelement nach Anspruch 1, das ferner einen Seitenwandabstandshalter, der an einer Seitenwand der ersten Gateelektrode ausgebildet ist, und ein Metallsilizid aufweist, das in dem ersten Draingebiet und Sourcegebiet benachbart zu dem Seitenwandabstandshalter gebildet ist.
  10. Halbleiterbauelement nach Anspruch 9, das ferner ein verformtes Halbleitermaterial in dem Draingebiet und Sourcgebiet aufweist, wobei ein Bereich des verformten Halbleitermaterials, so unter dem Seitenwandabstandshalter ausgebildet ist, dass es sich lateral zwischen dem Metallsilizid und dem ersten Kanalgebiet befindet.
  11. Halbleiterbauelement nach Anspruch 1, wobei eine Tiefe der Vertiefung ungefähr 30 bis 200 nm beträgt.
  12. Verfahren mit: Bilden einer Vertiefung benachbart zu einer Gateelektrodenstruktur in einer Halbleiterschicht, wobei die Gateelektrodenstruktur einen ersten Seitenwandabstandshalter mit einer ersten Breite aufweist; Bilden eines verformten Halbleitermaterials in der Vertiefung; Entfernen des ersten Seitenwandabstandshalters; und Bilden von Drain- und Sourcegebieten zumindest in dem verformten Halbleitermaterial auf der Grundlage eines zweiten Seitenwandabstandshalters mit einer zweiten Breite, die größer als die erste Breite ist.
  13. Verfahren nach Anspruch 12, wobei Bilden des verformten Halbleitermaterials umfasst: Bilden zumindest eines Bereichs so, dass diese in Bezug auf eine Gateisolationsschicht, die zwischen der Gateelektrodenstruktur und der Halbleiterschicht angeordnet ist, abgesenkt ist.
  14. Verfahren nach Anspruch 13, das ferner umfasst: Bilden einer verspannten Schicht über den Drain- und Sourcegebieten, wobei die verspannte Schicht sich in eine Vertiefung erstreckt, die durch das verformte Halbleitermaterial gebildet ist.
  15. Verfahren nach Anspruch 14, wobei das verformte Halbleitermaterial kompressiv verformt ist und die verspannte Schicht eine kompressive Verspannung aufweist.
  16. Verfahren nach Anspruch 14, wobei das verformte Halbleitermaterial ein Material mit Zugverformung ist und die verspannte Schicht eine Zugspannung aufweist.
  17. Verfahren nach Anspruch 12, das ferner umfasst: Bilden eines Metallsilizids in dem verformten Halbleitermaterial auf der Grundlage des zweiten Seitenwandabstandshalters.
  18. Verfahren mit: Bilden einer ersten Vertiefung benachbart zu einer Gateelektrode eines ersten Feldeffekttransistors, wobei die Gateelektrode über einer Halbleiterschicht angeordnet ist und an Seitenwänden einen Seitenwandabstandshalter ausgebildet aufweist; Bilden eines Draingebiets und eines Sourcgebiets benachbart zu dem Seitenwandabstandshalter; und Bilden einer ersten dielektrischen verspannten Schicht über dem ersten Feldeffekttransistor, wobei die erste dielektrische Schicht in der Vertiefung so gebildet wird, dass eine untere Fläche der ersten dielektrischen verspannten Schicht sich unter eine untere Fläche einer Gateisolationsschicht erstreckt, die zwischen der Gateelektrode und der Halbleiterschicht angeordnet ist.
  19. Verfahren nach Anspruch 18, wobei die Vertiefung vor dem Bilden der Drain- und Sourcegebiete gebildet wird.
  20. Verfahren nach Anspruch 18, wobei die Vertiefung nach dem Bilden der Drain- und Sourcegebiete gebildet wird.
  21. Verfahren nach Anspruch 18, das ferner umfasst: Bilden eines Versatzabstandshalters an Seitenwänden der Gateelektrode, Bilden von Drain- und Sourceerweiterungsgebieten auf der Grundlage des Versatzabstandshalters.
  22. Verfahren nach Anspruch 21, wobei die Drain- und Soruceerweiterungsgebiete vor dem Bilden der Vertiefung hergestellt werden.
  23. Verfahren nach Anspruch 18, das ferner umfasst: Bilden einer zweiten Vertiefung benachbart zu einer Gateelektrode eines zweiten Feldeffekttransistors, wobei die Gateelektrode des zweiten Feldeffekttransistors über der Halbleiterschicht angeordnet ist und an Seitenwänden davon einen Seitenwandabstandshalter aufweist; Bilden eines Draingebiets und eines Sourcegebiets benachbart zu dem Seitenwandabstandshalter des zweiten Feldeffettransistors; und Bilden einer zweiten dielektrischen verspannten Schicht über dem zweiten Feldeffekttransistor, wobei die zweite dielektraische verspannte Schicht in der zweiten Vertiefung so gebildet wird, dass eine untere Fläche der zweiten dielektrischen verspannten Schicht sich unter eine Unterseitenfläche einer Gateisolationsschicht erstreckt, die zwischen der Gateelektrode des zweiten Feldeffekttransistors und der Halbleiterschicht angeordnet ist, wobei die zweite dielektrische verspannte Schicht eine andere Art an innerer Verspannung im Vergleich zu der ersten dielektrischen verspannten Schicht aufweist.
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