DE102006035646B3 - Verfahren zur Herstellung verformter Transistoren durch Verspannungskonservierung auf der Grundlage einer verspannten Implantationsmaske - Google Patents

Verfahren zur Herstellung verformter Transistoren durch Verspannungskonservierung auf der Grundlage einer verspannten Implantationsmaske Download PDF

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Abstract

Durch Verwenden einer Implantationsmaske mit einer hohen inneren Verspannung können SMT-Sequenzen bereitgestellt werden, in denen zusätzlich Lithographieschritte vermieden werden. Folglich kann eine Verspannungsquelle bereitgestellt werden, ohne dass ein deutlicher Beitrag zur Gesamtprozesskomplexität geleistet wird.

Description

  • Gebiet der vorliegenden Erfindung
  • Die vorliegende Erfindung betrifft die Herstellung von Transistoren mit verformten Kanalgebieten, um die Ladungsträgerbeweglichkeit in dem Kanalgebiet eines MOS-Transistors zu verbessern.
  • Beschreibung des Stands der Technik
  • Die Herstellung integrierter Schaltungen erfordert das Herstellen einer großen Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einer spezifizierten Schaltungsanordnung, wobei ein Feldeffekttransistor eine wesentliche Komponente in komplexen Schaltungen ist, in denen Digitalschaltungen enthalten sind. Im Allgemeinen werden gegenwärtig mehrere Prozesstechnologien eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips, und dergleichen, die CMOS-Technologie gegenwärtig eine der vielversprechendsten Lösungsansätze auf Grund der überlegenen Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat ausgebildet, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor enthält unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem invers dotierten Kanalgebiet gebildet werden, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. Durchlassstromvermögen des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die nahe an dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Ausbilden eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene Ausdehnung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit ist die Leitfähigkeit des Kanalgebiets ein wesentlicher Faktor, die das Leistungsverhalten von MOS-Transistoren bestimmt. Somit wird die Reduzierung der Kanallänge und damit verknüpft die Verringerung des Kanalwiderstands ein wichtiges Entwurfskriterium, um einen Zuwachs in der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
  • Die ständige Reduzierung der Transistorabmessungen beinhaltet jedoch eine Reihe von damit verknüpften Problemen, etwa die geringere Steuerbarkeit des Kanals, was auch als Kurzkanaleffekte bezeichnet wird, und dergleichen, die es zu lösen gilt, um nicht in unerwünschter Weise die durch das stete Verringern von MOS-Transistoren gewonnenen Vorteil aufzuheben. Die ständige Größenreduzierung der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, erfordert das Anpassen und möglicherweise das Neuentwickeln äußerst komplexer Prozesstechniken, beispielsweise um Kurzkanaleffekte zu kompensieren. Es wurde vorgeschlagen, auch die Kanalleitfähigkeit der Transistorelemente zu erhöhen, indem die Ladungsträgerbeweglichkeit in dem Kanalgebiet für eine vorgegebene Kanallänge vergrößert wird, um damit die Möglichkeit zu schaffen, eine Leistungssteigerung zu erreichen, die vergleichbar ist mit dem Weiterschreiten zu einem künftigen Technologiestandard, wobei viele der Probleme vermieden oder zumindest zeitlich verschoben werden, die in den Prozessanpassungen, die mit der Bauteilgrößenreduzierung verknüpft sind, auftreten.
  • Ein effizienter Mechanismus zum Vergrößern der Ladungsträgerbeweglichkeit ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem beispielsweise eine Zugverspannung oder eine Druckverspannung in der Nähe des Kanalgebiets erzeugt wird, um damit eine entsprechende Verformung in dem Kanalgebiet zu erreichen, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht das Erzeugen einer uniaxialen Zugverformung in dem Kanalgebiet entlang der Kanallängsrichtung für eine standardmäßige kristallographische Orientierung die Beweglichkeit von Elektronen, wobei abhängig von der Größe und der Richtung der Zugverformung ein Zuwachs der Beweglichkeit von 50% oder mehr erreicht werden kann, was sich wiederum direkt in einer entsprechenden Steigerung der Leitfähigkeit ausdrückt. Andererseits kann eine Druckverformung in dem Kanalgebiet für die gleiche Konfiguration die Beweglichkeit von Löchern erhöhen, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern. Das Einführen einer Verspannungs- oder Verformungsprozesstechnik in die Herstellung integrierter Schaltungen ist ein äußerst vielversprechender Ansatz für weitere Bauteilgenerationen, da beispielsweise ein verformtes Silizium als eine „neue" Art an Halbleitermaterial betrachtet wird, die die Herstellung schneller leistungsfähiger Halbleiterbauelemente ermöglicht, ohne dass teuere Halbleitermaterialien erforderlich sind, wobei viele gut etablierte Fertigungsverfahren weiterhin eingesetzt werden können.
  • In einigen Lösungsvorschlägen wird extern erzeugte Verspannung durch beispielsweise permanente Oberschichten, Abstandselemente, und dergleichen eingesetzt in dem Versuch, eine gewünschte Verformung innerhalb des Kanalgebiets hervorzurufen. Obwohl dies ein vielversprechender Ansatz ist, hängt der Vorgang des Erzeugens der Verformung in dem Kanalgebiet durch Anwenden einer spezifizierten externen Verspannung von der Wirksamkeit des Spannungsübertragungsmechanismus für die externe Verspannung, die beispielsweise durch Kontaktschichten, Abstandshalter und dergleichen erzeugt wird, in das Kanalgebiet ab, um damit die gewünschte Verformung darin zu erzeugen. Somit müssen für unterschiedliche Transistorarten unterschiedlich verspannte Oberschichten vorgesehen werden, was zu einer Vielzahl zusätzlicher Prozessschritte führen kann, wobei insbesondere zusätzliche Lithographieschritte deutlich zu den Gesamtproduktionskosten beitragen.
  • In einem weiteren Ansatz wird ein im Wesentlichen amorphisiertes Gebiet benachbart zu der Gateelektrode in einer Zwischenfertigungsphase hergestellt, das dann in Anwesenheit einer verspannten Schicht, die über dem Transistorbereich ausgebildet ist, rekristallisiert wird. Während des Ausheizprozesses zum Rekristallisieren des Gitters findet das Wachstum des Kristalls unter der Verspannung statt, die von der Oberschicht erzeugt wird, und führt schließlich zu einem verformten Kristall. Nach der Rekristallisierung kann die verspannte Opferschicht entfernt werden, wobei dennoch ein gewisser Betrag an Verformung in dem wieder aufgewachsenen Gitterbereich „konserviert" wird. Dieser Effekt ist im Allgemeinen als „Verspannungskonservierung" bekannt. Obwohl der genaue Mechanismus noch nicht vollständig verstanden ist, so wird angenommen, dass ein gewisses Maß an Verformung in der darüber liegenden Polysiliziumgateelektrode erzeugt wird, die selbst nach dem Entfernen der die Verspannung hervorrufenden Schicht vorhanden ist. Da die Gatestruktur einen gewissen Anteil an Verformung nach dem Entfernen der anfänglichen Spannungs schicht beibehält, kann die entsprechende Verformung auch in den wieder aufgewachsenen Kristallbereich übertragen werden, wodurch auch dieser einen gewissen Anteil der anfänglichen Verformung beibehält.
  • Die Verspannungskonservierungstechnik kann vorteilhafterweise mit anderen „permanenten" verformungsinduzierenden Quellen kombiniert werden, etwa verspannten Kontaktätzstoppschichten, verformten eingebetteten Halbleitermaterialien, und dergleichen, um die Gesamteffizienz des verformungsinduzierenden Mechanismus zu verbessern. Jedoch erfordert die transistorartabhängige spezifische Strukturierung der zusätzlichen bekannten Opferschichten einen weiteren Lithographieprozess in konventionellen Strategien, wodurch noch mehr zu den Gesamtherstellungskosten beigetragen wird.
  • US 2005/0136583 A1 offenbart ein Verfahren zur Verbesserung des CMOS-Verhaltens durch Bilden einer Schicht mit Zugverspannung über einem Transistor und durch Ausheizen des Transistors in Anwesenheit der zugverspannten Schicht, um damit eine Verformung der Gateelektrode zu erreichen, die sich dann als Zugverformung des Kanalgebiets auswirkt.
  • US 2006/0099765 A1 beschreibt ein Verfahren zur Erzeugung einer Zugverformung in N-Kanaltransistoren mittels einer relativ starren Schicht, die beim Ausheizen über dem Transistor vorhanden ist. Die Schicht kann auch als Maske zur Herstellung eines Silizids beibehalten werden.
  • Aus der US 7052946 B2 ist es bekannt, Spannung in zuvor amorphisierten Gateelektroden zu konservieren, die durch später entfernte Implantationsmasken erzeugt wird.
  • Mit Bezug zu den 3a bis 3e werden nunmehr Varianten detaillierter beschrieben, in denen der Ansatz einer verspannten Implantationsmaske vorteilhafterweise mit der Herstellung von Seitenwandabstandshaltern zum Definieren der lateralen Dotierstoffprofile in den entsprechenden Transistorelementen kombiniert wird.
  • 3a zeigt schematisch ein Halbleiterbauelement 300 mit einem Substrat 301 über welchem eine Halbleiterschicht 303 gebildet ist. Ferner sind ein erster Transistor 350a und ein zweiter Transistor 350b in und auf der Halbleiterschicht 303 ausgebildet. In dieser Ferti gungsphase weisen die entsprechenden Transistoren 350 entsprechende Gateelektroden 305 auf, die auf Gateisolationsschichten 306 gebildet sind, die die entsprechenden Gateelektroden 305 von den entsprechenden Kanalgebieten 311 trennen. Ferner sind Erweiterungsgebiete 312 benachbart zu den entsprechenden Kanalgebieten 311 vorgesehen. In Bezug auf die bislang beschriebenen Komponenten gelten die gleichen Kriterien, wie sie mit Bezug zu den Bauelementen 100 und 200 erläutert sind. Somit wird eine detaillierte Beschreibung dieser Komponenten und entsprechender Fertigungsprozesse weggelassen. Des weiteren ist eine Beschichtung 304 so gebildet, dass der erste und der zweite Transistor 350a und 350b umschlossen werden, wobei in einer Variante eine Dicke der Beschichtung 304 im Wesentlichen einem gewünschten Abstand entspricht, der zum Definieren der Erweiterungsgebiete 312 erforderlich ist. In anderen Varianten werden die Erweiterungsgebiete 312 auf der Grundlage eines separaten Abstandshalters (nicht gezeigt) gebildet, und die Beschichtung 304 besitzt eine geeignete Dicke, wie sie für die weitere Bearbeitung erforderlich ist. In einer Variante ist eine Maskenschicht 309 über dem ersten und dem zweiten Transistor 350a, 350b gebildet, wobei die Maskenschicht 309 eine hohe innere Verspannung aufweist, wie sie für das Erzeugen einer spezifizierten Verformung in einem der Transistoren 350 erforderlich ist. Des weiteren ist die Maskenschicht 309 mit einer geeigneten Dicke vorgesehen, um damit eine gewünschte Breite für entsprechende Abstandselemente zu erhalten, die aus der Maskenschicht 309 in einem der Transistoren 350 gebildet werden. Dazu wird eine Ätzmaske 310, beispielsweise aus Lackmaterial bestehend vorgesehen, um beispielsweise einen ersten Transistor 350a abzudecken, während der zweite Transistor 350b freigelegt ist. Die Maskenschicht 309 kann auf der Grundlage eines beliebigen geeigneten Abscheideverfahrens, etwa plasmagestützter CVD, hergestellt werden, wobei zusätzlich bei Bedarf eine entsprechende Oberflächenschicht (nicht gezeigt) oder eine andere Oberflächenbehandlung ausgeführt wird, um für die gewünschte Haftung des Lackmaterials zu sorgen, das zum Strukturieren der Ätzmaske 310 verwendet wird. Nachfolgend wird die Maskenschicht 309 auf der Grundlage der Ätzmaske 310 in einem anisotropen Ätzprozess 314 strukturiert, wobei die Beschichtung 304 als eine effiziente Ätzstoppschicht dient.
  • 3b zeigt schematisch das Bauelement 300 nach dem Entfernen des freiliegenden Bereichs der Maskenschicht 309, wobei in einer Variante ein zusätzlicher Implantationsprozess 330 ausgeführt wird, um eine Verspannung in den entsprechenden Abstandselemen ten 307b, die aus der Maskenschicht 309 hergestellt sind, zu entspannen. In anderen anschaulichen Ausführungsformen ist der Implantationsprozess 330 so gestaltet, dass entsprechende tiefe Drain- und Sourcegebiete 313b erzeugt werden, wobei zusätzlich ein gewisse Verspannungsrelaxation in den Abstandshalterelementen 307b erreicht wird.
  • 3c zeigt schematisch das Halbleiterbauelement 300 nach dem Implantationsprozess 330, wobei die entsprechenden Drain- und Sourcegebiete 313b ausgebildet sind und die Abstandselemente 307b im Wesentlichen entspannt sind. Ferner ist die Ätzmaske 310 entfernt.
  • 3d zeigt schematisch das Halbleiterbauelement 300 gemäß einiger Varianten. Hier unterliegt das Bauelement 300 einem Ausheizprozess 326, um in effizienter Weise eine Verformung von der Maskenschicht 309 in den Teil der Halbleiterschicht 303 innerhalb des ersten Transistors 350a zu übertragen, wodurch ebenso eine entsprechende Verformung in dem Kanalgebiet 311a und der Gateelektrode 305 erzeugt wird. Gleichzeitig wird die entsprechende Dotierstoffgattung in dem zweiten Transistor 350b in effizienter Weise aktiviert und amorphisierte Bereiche werden rekristallisiert, wobei die im Wesentlichen relaxierten Abstandselemente 307b keine unerwünschte Verspannung während des Wiederaufwachsens hervorrufen. In anderen anschaulichen Ausführungsformen wird der Ausheizprozess 326 weggelassen, wenn ein entsprechender verformungsinduzierender Mechanismus in dem ersten Transistor 350a nicht gewünscht ist. Anschließend wird die Maskenschicht 309 zusammen mit dem Abstandselement 307b in einem gemeinsamen Ätzprozess entfernt. Beispielsweise können selektive nasschemische Ätzrezepte zum Entfernen von Siliziumnitrid zu Siliziumdioxid, die gut etabliert sind, in diesem Falle eingesetzt werden. Es sollte jedoch beachtet werden, dass andere Strategien eingesetzt werden können, beispielsweise indem ein Siliziumnitridmaterial als die Beschichtung 304 eingesetzt wird und indem die Maskenschicht 309 auf der Grundlage von Siliziumdioxidmaterial hergestellt wird.
  • 3e zeigt schematisch das Halbleiterbauelement 300 in einer weiteren fortgeschrittenen Herstellungsphase, wobei eine zweite Maskenschicht 319 über dem ersten und dem zweiten Transistor 350a, 350b gebildet ist, wobei die Maskenschicht 319 eine hohe innere Verspannung aufweist, wie sie für das Erhalten einer entsprechenden Verformung in dem zweiten Transistor 350b erforderlich ist. Ferner ist eine Ätzmaske 325, die beispielsweise aus Lackmaterial aufgebaut ist, so gebildet, dass der zweite Transistor 350b abgedeckt ist, während der erste Transistor 350a frei liegt. In Bezug auf die Maskenschicht 319 und die Ätzmaske 325 gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu den vorhergehenden Maskenschichten und entsprechenden Ätzmasken erläutert sind. Es sollte jedoch beachtet werden, dass die Maskenschicht 319 sich nicht nur in ihrer inneren Verspannung von der Maskenschicht 309 unterscheidet, sondern in einigen Ausführungsformen auch in der Schichtdicke und/oder der Materialzusammensetzung, und dergleichen, wodurch ein hohes Maß an Flexibilität bei der Herstellung entsprechender Abstandselemente für den ersten Transistor 350a erreicht wird. In ähnlicher Weise kann die Maskenschicht 309 (siehe 3a) so gebildet sein, dass diese geeignet ist für die Abstandselemente 307b, wobei in einigen Varianten auch ein gewünschtes Maß an Verspannung vorgesehen kann. Wenn beispielsweise eine unterschiedliche laterale Profilierung der entsprechenden Drain- und Sourcegebiete in dem ersten und dem zweiten Transistor 350a, 350b vorteilhaft ist, kann ein entsprechender Unterschied in den Maskenschichten 309, 319 vorgesehen werden, zusätzlich oder alternativ zu Unterschieden in Bezug auf deren entsprechende innere Verspannung. Folglich können geeignete Abstandselemente auf der Grundlage der Ätzmaske 325 aus der Maskenschicht 319 hergestellt werden, und danach kann ein entsprechender Implantationsprozess ausgeführt werden, um die entsprechenden tiefen Drain- und Sourcegebiete in dem ersten Transistor 350a zu bilden.
  • 3f zeigt schematisch das Halbleiterbauelement 300 mit entsprechenden Abstandselementen 307a und Drain- und Sourcegebieten 313a, wobei die Abstandselemente 307a im Wesentlichen auf Grund des vorhergehenden starken Ionenbeschusses zur Herstellung der Gebiete 313a entspannt ist. In anderen Fällen kann eine entsprechende Relaxationsimplantation auf der Grundlage einer inerten Ionensorte durchgeführt werden, etwa Xenon und dergleichen, wobei auch eine weitere Amorphisierung der Halbleiterschicht 303 in dem ersten Transistor 350a erreicht wird, wenn eine entsprechende Rekristallisierung in einer vorhergehenden Stufe durchgeführt wurde. Es sollte beachtet werden, dass obwohl der entsprechende Ionenbeschuss möglicherweise zu einem gewissen Maße die in der Gateelektrode 305a konservierte Verformung verringern kann, dennoch ein gewisses Anteil an Verformung in dem Kanalgebiet 311 beibehalten wird. Andererseits ist eine hohe innere Verspannung weiterhin in der Maskenschicht 319 vorhanden, wobei zusätzlich ein äußerst effizienter Verspannungsübertrag auf Grund der Nähe des verspannten Materials zu der Gateelektrode 305b und dem Kanalgebiet 311b erreicht wird. In den zuvor beschriebenen anschaulichen Ausführungsformen kann der vorausgehende Ausheizprozess 326 (siehe 3d) so ausgeführt worden sein, dass ein gewisser Anteil an Verformung in dem ersten Transistor 350a bereitgestellt wird. In diesem Falle wird ein nachfolgender Amorphisierungsprozess ausgeführt, um für einen deutlichen Gitterschaden in dem zweiten Transistor 350b nach dem Ausheizprozess 326 zu sorgen. In diesem Falle sind die Drain- und Sourcegebiete 313a weiterhin in dem im Wesentlichen amorphen Zustand, der dann in effizienter Weise auf der Grundlage eines geeigneten Ausheizprozesses rekristallisiert werden kann, wodurch eine erforderliche hohe Verformung in dem ersten Transistor 350a hervorgerufen wird, wie dies zuvor erläutert ist. Danach werden die Maskenschicht 319 und die Abstandshalter 307a in einem gemeinsamen Ätzprozess entfernt, was deutliche Vorteile bietet, wenn weitere verspannte darüber liegende Schichten, etwa eine verspannte Kontaktätzstoppschicht, und dergleichen, vorgesehen werden.
  • Folglich kann die Fertigungssequenz, wie sie mit Bezug zu den 3a bis 3f beschrieben ist, eine verbesserte Flexibilität bei dem individuellen Gestalten entsprechender Abstandselemente bieten, wobei ein effizienter verformungsinduzierender Mechanismus auf Grund des reduzierten Abstandes der verspannten Maskenschicht während des Rekristallisierungsprozesses erreicht wird. Es sollte beachtet werden, dass die zuvor beschriebene Prozesssequenz nicht notwendigerweise an beiden Transistoren ausgeführt werden muss, wie dies zuvor beschrieben ist. Beispielsweise können die Drain- und Sourcegebiete des einen Transistors auf der Grundlage von Seitenwandabstandshaltern hergestellt werden, die gemäß konventioneller Abstandshalterverfahren erhalten werden. Danach können die konventionellen Seitenwandabstandshalter in einem gemeinsamen Prozess entfernt werden, und eine entsprechende Maskenschicht, etwa die Maskenschicht 309 oder 319, kann ausgebildet und so strukturiert werden, dass speziell gestaltete Abstandselemente in einem der Transistoren erhalten werden, um die entsprechenden tiefen Drain- und Sourcegebiete zu bilden. Somit wird auch in diesem Maße ein hohes Maß an Flexibilität bei der individuellen Einstellung der Abstandshalterbreite in Verbindung mit einem verbesserten verformungsinduzierenden Mechanismus erreicht. Somit können unabhängig von der angewendeten Prozesssequenz die zuvor beschriebenen Vorteile erreicht werden, ohne dass ein weiterer Photolithographieprozess im Vergleich zu konventionellen Strategien erforderlich ist, in denen eine Verspannungskonservierungstechnik nicht eingesetzt wird.
  • Angesichts der zuvor beschriebenen Situation besteht ein Bedarf für ein verbessertes Verfahren für die Herstellung von Transistorelementen mit einem verformten Kanalgebiet, wo bei eines oder mehrere der zuvor erkannten Probleme vermieden oder zumindest in ihrer Auswirkung verringert werden.
  • Überblick über die Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung eine Technik zur Herstellung von Transistorelementen mit einem verformten Kanalgebiet unter Anwendung einer Verfahrenstechnik mit Verspannungskonservierung, wobei die Anzahl an Lithographieschritten reduziert werden kann, wodurch auch die Gesamtherstellungskosten äußerst moderner integrierter Schaltungen verringert werden. Die Anzahl der Lithographieschritte in dem Verspannungskonservierungsverfahren kann reduziert werden, indem eine Implantationsmaske gebildet wird, die eine hohe innere Verspannung aufweist, die dann in effizienter Weise in ein entsprechendes Transistorelement übertragen werden kann, das von der Implantationsmaske während eines Ausheizprozesses in Anwesenheit der Implantationsmaske bedeckt ist. Da Implantationsmasken während diverser Fertigungsphasen erforderlich sind, die konventioneller als Lackmasken vorgesehen sind, kann folglich der entsprechende Lithographieschritt effizient zum Strukturieren einer Hardmaskenimplantationsschicht mit den gewünschten Verspannungseigenschaften genutzt werden. Somit kann die Verspannungskonservierungstechnik in effizienter Weise mit anderen verformungsinduzierenden Mechanismen kombiniert werden, während keine zusätzlichen Photolithographieschritte erforderlich sind.
  • Die erfindungsgemäße Aufgabe wird gelöst durch ein Verfahren mit den Merkmalen des Anspruchs 1.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a bis 1e schematisch Querschnittsansichten zwei unterschiedlicher Transistoren während diverser Fertigungsphasen beim Bilden von Drain- und Sourcegebieten auf der Grund tage einer verspannten Implantationsmaske gemäß anschaulicher Ausführungsformen der vorliegenden Erfindung zeigen;
  • 2a bis 2e schematisch Querschittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zur Bildung von Erweiterungsgebieten und Drain- und Sourcegebieten zeigen, wobei die Implantationssequenz für die Erweiterungsgebiete auf der Grundlage einer verspannten Implantationsmaske gemäß weiterer anschaulicher Ausführungsformen ausgeführt wird; und
  • 3a bis 3f schematisch ein Halbleiterbauelement während diverser Fertigungsphasen beim Bilden von Drain- und Sourcegebieten auf der Grundlage einer verspannten Implantationsmaske zeigen, wobei die entsprechende Implantationsmaske und Seitenwandabstandshalter in einem gemeinsamen Prozess gemäß noch weiterer anschaulicher Ausführungsformen hergestellt werden können.
  • Detaillierte Beschreibung
  • Im Allgemeinen stellt die vorliegende Erfindung eine Technik zum effizienten Anwenden der „Verspannungskonservierungstechnik" (stress memorization technique (SMT)) während des Fertigungsprozesses zur Herstellung moderner Transistorelemente mit einem verformten Kanalgebiet bereit. Bekanntlich müssen während diverser Fertigungsphasen Dotierstoffsorten in entsprechende Halbleiterbereiche eingeführt werden, um in geeigneter Weise die Leitfähigkeit der entsprechenden wählen. Beispielsweise werden die Drain- und Sourcegebiete von Feldeffekttransistoren typischerweise auf der Grundlage eines Implantationsprozesses hergestellt, wobei Transistoren unterschiedlicher Leitfähigkeitsart unterschiedliche Dotierstoffsorten erfordern, die selektiv durch Bereitstellen einer Implantationsmaske eingeführt werden. Erfindungsgemäß wird in einem oder mehreren der entsprechenden Implantationsprozesse die geeignete Implantationsmaske zumindest teilweise in einer Form eines äußerst verspannten Materials vorgesehen, das dann als eine verspannungsinduzierende Quelle während eines nachfolgenden Ausheizprozesses verwendet werden kann, in welchem geschädigte oder absichtlich amorphisierte Bereiche der entsprechenden Halbleitergebiete rekristallisiert werden, um eine entsprechende Verformung zu erhalten, die von der darüber liegenden verspannten Implantationsmaske erzeugt wird. Folglich kann ein effizienter verformungsinduzierender Mechanismus vorgesehen werden, ohne dass zusätzliche teuere Photolithographieschritte erforderlich sind, so dass das Transistorverhalten verbessert werden kann, während lediglich unwesentlich zur Prozesskomplexität im Vergleich zu konventionellen Lösungen beigetragen wird. In anspruchsvollen Anwendungen werden typischerweise mehrere unterschiedliche verformungsinduzierende Mechanismen bereitgestellt, etwa verspannte permanente dielektrische Schichten, etwa Kontaktätzstoppschichten, verspannte Abstandselemente, verformte Halbleitermaterialien in den Drain- und Sourcegebieten und/oder entsprechende Halbleiterlegierungen in und unter dem Kanalgebiet, die zusätzliche äußerst komplexe Prozessschritte erfordern können, wodurch die Gesamtherstellungskosten deutlich erhöht werden. Da die Verspannungskonservierungstechnik ein effizientes Mittel zum Erzeugen und Beibehalten einer Verformung in einem Transistorelement auf der Grundlage einer Zwischenschicht aus einem Opfermaterialschicht bietet, ermöglicht die vorliegende Erfindung eine weitere deutliche Verbesserung der zuvor beschriebenen verspannungsinduzierenden Mechanismen, ohne dass im Wesentlichen zu höheren Fertigungskosten beigetragen wird.
  • In einigen anschaulichen Ausführungsformen können die Prozessschritte zum Herstellen einer entsprechenden verspannten Implantationsmaske effizient mit anderen Prozessschritten kombiniert werden, etwa dem Entfernen von Abstandselementen, der Ausbildung von Abstandselementen, und dergleichen, um damit noch weiter den Anteil zusätzlicher Prozesskomplexität im Vergleich zu konventionellen Strategien ohne Einsatz von Verspannungskonservierungsverfahren oder bei Ausführen dieses Verfahrens auf der Grundlage zusätzlicher Lithographieschritte zu reduzieren. Ferner kann durch Kombination mit modernsten Ausheizverfahren, in denen äußerst kurze Ausheizzeiten auf der Grundlage von Laserstrahlung oder Blitzlichtstrahlung erreicht werden, eine wesentliche Gitterschädigung bewusst mehrere Male während des Fertigungsprozesses erzeugt werden, um damit wie derholt eine verformte Rekristallisierung der geschädigten Halbleitermaterialien zu ermöglichen, wobei auf Grund der extrem kurzen Ausheizzeiten eine wesentliche Diffusion von Dotiermitteln unterdrückt wird. Folglich können die Prinzipien der vorliegenden Erfindung effizient auf unterschiedliche Transistorarten angewendet werden, die unterschiedlich verspannte Implantationsmasken erfordern, ohne dass weitere Lithographieschritte erforderlich sind, so dass eine effiziente Verformungstechnologie für unterschiedliche Transistoren, etwa p-Kanaltransistoren und n-Kanaltransistoren, erreicht werden kann. Des weiteren können die wiederholten Ausheizsequenzen einen Grad an Dotierstoffaktivierung in zuvor dotierten Halbleiterbereichen weiter verbessern. In anderen Fällen kann eine unerwünschte wiederholte Dotierstoffaktivierung oder Ausheizung reduziert oder vermieden werden, indem in geeigneter Weise die optischen Eigenschaften der verspannten Implantationsmaske eingestellt werden, um damit die Energiedeposition in den abgedeckten Halbleiterbereichen deutlich zu verringern. Es sollte daher beachtet werden, dass obwohl in den in dieser Anmeldung beschriebenen Ausführungsformen der verformungsinduzierende Mechanismus basierend auf einer Opferschicht als einzige Quelle zum Erzeugen von Verformung in dem entsprechenden Kanalgebiet dargestellt ist, die erfindungsgemäßen Prinzipien vorteilhafterweise auch in Kombination mit anderen verspannungs- oder verformungsinduzierenden Mechanismen angewendet werden können.
  • Mit Bezug zu den begleitenden Zeichnungen werden nunmehr weitere anschauliche Ausführungsformen der vorliegenden Erfindung detaillierter beschrieben.
  • 1a zeigt schematisch ein Halbleiterbauelement 100 mit einem Substrat 101, das darauf ausgebildet eine Halbleiterschicht 103 aufweist, etwa eine siliziumbasierte Halbleiterschicht, die als ein Halbleitermaterial verstanden werden kann, das einen wesentlichen Anteil an Silizium aufweist, etwa 50 Atomprozent oder mehr, während auch andere Atomsorten vorhanden sein können, etwa Germanium, Kohlenstoff, oder andere Halbleiterlegierungen, Dotiermittel, und dergleichen. Es sollte beachtet werden, dass in einigen anschaulichen Ausführungsformen die Halbleiterschicht 103 einen oberen Bereich des Substrats 101 repräsentieren kann, um damit eine „Vollsubstrat"-Konfiguration bereitzustellen, während in anderen Ausführungsformen eine vergrabene isolierende Schicht (nicht gezeigt) vorgesehen ist, auf der die Halbleiterschicht 103 ausgebildet ist, um damit eine SOI-(Silizium-auf-Isolator) Konfiguration zu schaffen. In und über der Halbleiterschicht 103 sind ein erstes Transistorelement 150a und ein zweites Transistorelement 150b vorgesehen, die bei spielsweise durch eine Isolationsstruktur 102, etwa eine Grabenisolation oder eine andere geeignete Isolationskonfiguration getrennt sind. In einigen anschaulichen Ausführungsformen repräsentieren die Transistoren 150a, 150b Transistoren unterschiedlicher Leitfähigkeitsart, etwa einen p-Kanaltransistor und einen n-Kanaltransistor, während in anderen Fällen die Transistoren 150a, 150b Transistorelemente repräsentieren, die zu unterschiedlichen Funktionsblöcken, etwa einem Logikblock, einem Speicherbereich, und dergleichen gehören, wobei die Transistoren 150a, 150b den gleichen oder einen unterschiedlichen Leitfähigkeitstyp repräsentieren können. In diesem Falle sind die Transistoren 150a, 150b in unterschiedlichen Chipbereichen, abhängig von der Schaltungsanordnung, vorgesehen. Die Transistoren 150a, 150b weisen entsprechende Gateelektroden 150a, 150b auf, an deren Seitenwänden entsprechende Abstandshalterstrukturen 107a, 107b ausgebildet sind. Des weiteren sind die entsprechenden Gateelektroden 105a, 105b von entsprechenden Kanalgebieten 111a, 111b durch Gateisolationsschichten 106a, 106b getrennt. Des weiteren sind entsprechende Erweiterungsgebiete 112a, 112b benachbart zu den entsprechenden Kanalgebieten 111a, 111b definiert. In dieser Fertigungsphase können in dem ersten Transistor 150a bereits tiefe Drain- und Sourcegebiete 113a gebildet sein. Es sollte beachtet werden, dass in einer anschaulichen Ausführungsform die entsprechenden Drain- und Sourcegebiete 113a sowie die Erweiterungsgebiete 112a sich in einem äußerst geschädigten oder amorphisierten Zustand auf Grund von vorhergehenden Implantationsprozessen befinden können. In ähnlicher Weise kann sich in dieser Fertigungsphase das Erweiterungsgebiet 112b sowie ein darunter liegender Teil der Halbleiterschicht 103 des zweiten Transistors 150b in einem noch sehr geschädigten oder amorphisierten Zustand befinden, abhängig von der vorhergehenden Prozessgeschichte. In anderen anschaulichen Ausführungsformen, wie dies nachfolgend detaillierter beschrieben ist, befindet sich die Halbleiterschicht 103 in einem Transistor 150a, 150b in einem im Wesentlichen kristallinen Zustand.
  • Ferner ist ein Beschichtungsmaterial 104 über dem ersten und dem zweiten Transistor 150a, 150b vorgesehen, wobei die Beschichtung 104 als eine Ätzstoppschicht für das Strukturieren einer Maskenschichten 109 dient, die über der Ätzstoppschicht 104 ausgebildet ist. Die Maskenschicht 109 ist aus einem beliebigen geeigneten Material, etwa Siliziumdioxid, Siliziumnitrid, und dergleichen aufgebaut, wobei diese so hergestellt ist, dass diese ein hohes Maß an innerer Verspannung aufweist, etwa eine Zugverspannung oder eine Druckverspannung mit einer Größe von bis zu 1,8 GPa (Gigapascal) oder höher. Wenn beispielsweise der erste Transistor 150a einen n-Kanaltransistor repräsentiert, dessen Ka nalgebiet 111a eine Zugverformung erhalten soll, kann die Maskenschicht 109 mit einer hohen inneren Zugverspannung vorgesehen werden, die in effizienter Weise in das Kanalgebiet 118 übertragen und zumindest teilweise darin beibehalten werden kann, selbst wenn die Maskenschicht 109 in einer späteren Fertigungsphase entfernt wird. Wenn in ähnlicher Weise der Transistor 150a einen p-Kanaltransistor repräsentiert, kann die Maskenschicht 109 mit einer hohen kompressiven Verspannung vorgesehen werden, die dann in das Kanalgebiet 111a während eines entsprechenden Ausheizprozesses übertragen wird, wie dies nachfolgend beschrieben ist. In einer anschaulichen Ausführungsform weist die Maskenschicht 109 eine Oberflächenschicht 108 mit erhöhter Haftung im Hinblick auf ein Lackmaterial auf, das zur Herstellung einer entsprechenden Lackmaske 110 verwendet wird, die den ersten Transistor 150a abdeckt, während der zweite Transistor 150b freigelegt wird, d. h. der entsprechende Anteil der Maskenschicht 109 und der Oberflächenhaftschicht 108, die über dem zweiten Transistor 150b ausgebildet sind. Beispielsweise kann die Oberflächenschicht 108 Siliziumdioxid aufweisen, wenn die Maskenschicht 109 in Form eines hoch verspannten Siliziumnitrids vorgesehen ist. In anderen Fällen kann die Oberflächenschicht 108 ein mit Sauerstoffplasma behandelter Oberflächenbereich der Maskenschicht 109 sein.
  • Ein typischer Prozessablauf zur Herstellung des Halbleiterbauelements, wie es in 1a gezeigt ist, kann die folgenden Prozesse umfassen. Nach dem Bereitstellen des Substrats 101 mit der darauf ausgebildeten Halbleiterschicht 103 werden geeignete Fertigungssequenzen ausgeführt, um die entsprechenden Transistorgebiete für den ersten und den zweiten Transistor 150a, 150b zu definieren. Beispielsweise werden entsprechende Isolationsstrukturen, etwa die Isolationsstruktur 102, auf der Grundlage gut etablierter Verfahren gebildet. Dazu können Photolithographie-, Ätz-, Abscheide- und Einebnungsverfahren eingesetzt werden. Danach werden Implantationsprozesse ausgeführt, um das erforderliche Dotierstoffprofil für den ersten und den zweiten Transistor 150a, 150b beispielsweise in Bezug auf die Kanaldotierung, und dergleichen zu schaffen. Anschließend werden die entsprechenden Gateelektroden 105 und die Gateisolationsschichten 106 auf der Grundlage gut etablierter Prozessstrategien hergestellt (der Einfachheit halber werden die entsprechenden Buchstaben, die die Zuordnung zu dem ersten oder dem zweiten Transistor 150a, 150b andeuten, bei Bedarf weggelassen). In einigen anschaulichen Ausführungsformen werden die Gateelektroden 105 aus Polysilizium hergestellt, während die Gateisolationsschichten 106 Siliziumdioxid, Siliziumnitrid, Siliziumoxidnitrid oder andere geeignete dielektrische Materialien aufweisen. Als nächstes werden geeignete Implantationsprozesse ausgeführt, beispielsweise eine Voramorphisierungsimplantation, um Halbleiterbereiche benachbart zu den entsprechenden Gateelektroden 105 im Wesentlichen zu amorphisieren, und anschließend können entsprechende Halo-Implantationen bei Bedarf sowie eine Implantationssequenz für die Erweiterungsgebiete 112 ausgeführt werden. Zu diesem Zweck können geeignete Versatz- bzw. Offsetabstandshalter (nicht gezeigt) an den Seitenwänden der entsprechenden Gateelektroden 105 gebildet werden. Es sollte beachtet werden, dass die Erweiterungsgebiete 112a ein Dotiermittel einer ersten Leitfähigkeitsart aufweisen und die Erweiterungsgebiete 112b ein Dotiermittel einer zweiten unterschiedlichen Leitfähigkeitsart besitzen, wenn die Transistoren 150a, 150b Transistoren mit unterschiedlicher Leitfähigkeit repräsentieren, etwa einen n-Kanaltransistor bzw. einen p-Kanaltransistor. In diesem Falle werden entsprechende Implantationsmasken vorgesehen, um individuell die entsprechenden Erweiterungsgebiete 112b, 112a zu bilden. Danach können die Seitenwandabstandshalter 107 auf der Grundlage gut etablierter Verfahren hergestellt werden, die beispielsweise das Abscheiden eines Beschichtungsmaterials mit anschließender Abscheidung eines geeigneten Abstandsmaterials, etwa Siliziumnitrid, Siliziumdioxid, und dergleichen beinhalten. Das entsprechende Abstandshaltermaterial wird dann anisotrop geätzt, um die Abstandshalter 107 zu erhalten. Anschließend werden die tiefen Drain- und Sourcegebiete 113a mittels eines geeignet gestalteten Implantationsprozesses hergestellt, wobei der zweite Transistor 150b mit einer entsprechenden Lackmaske (nicht gezeigt) maskiert wird. Als nächstes wird die Beschichtung 104 auf der Grundlage gut etablierter Verfahren hergestellt, etwa einer plasmagestützten CVD (chemische Dampfabscheidung) und dergleichen. Anschließend wird die Maskenschicht 109 beispielsweise durch plasmaunterstütztes CVD hergestellt, wobei entsprechende Prozessparameter so eingestellt werden, dass ein gewünschtes Maß an hoher innerer Verspannung erreicht wird. Wie bekannt ist, kann Siliziumnitrid mit einer hohen inneren Druckverspannung oder Zugverspannung hergestellt werden, wobei die Art und die Größe der Verspannung auf der Grundlage der Prozessparameter, etwa der Abscheidetemperatur, des Druckes, des Ionenbeschusses während des Abscheideprozesses, und dergleichen eingestellt werden können. In anderen Fällen kann Siliziumdioxid mit entsprechender innerer Verspannung beispielsweise auf der Grundlage plasmaunterstützter CVD hergestellt werden, wobei ebenso entsprechende Prozessparameter so gesteuert werden, dass die gewünschte Art und Größe der inneren Verspannung erreicht werden. Danach kann die Oberflächenschicht 108 beispielsweise durch eine Plasmabehandlung der zuvor abgeschiedenen Maskenschicht 109 gebildet werden, oder durch Vorsehen einer separaten Oberflächenschicht, die für eine verbesserte Haftung eines Lackmaterials sorgt, das über der Maskenschicht 109 abzuscheiden ist. Wenn beispielsweise die Maskenschicht 109 als ein Siliziumnitridmaterial vorgesehen wird, kann die Oberflächenschicht 108 in Form einer Siliziumdioxidschicht gebildet werden, die eine bessere Haftung zu einer Vielzahl gut bekannter Lackmaterialien aufweist. In anderen Fällen, wenn die Maskenschicht 109 selbst eine ausreichende Haftung zu dem Lackmaterial aufweist, kann die entsprechende Oberflächenschicht 108 weggelassen werden. In noch anderen anschaulichen Ausführungsformen kann eine Einebnungsschicht (nicht gezeigt) vorgesehen werden, um die Oberflächentopographie des Bauelements 100 vor dem Abscheiden des Lackmaterials deutlich einzuebnen, wenn die ausgeprägte Oberflächentopographie der Maskenschicht 109 den nachfolgenden Photolithographieprozess nachteilig beeinflusst. Anschließend wird ein geeignetes Lackmaterial abgeschieden und wird dann mit einem gut etablierten Photolithographieprozess belichtet, um nach geeignetem der Belichtung nachgeschalteten Behandlungen die Lackmaske 110, wie sie in 1a gezeigt ist, bereitzustellen. Auf der Grundlage der Lackmaske 110 wird das Bauelement 100 einer Ätzumgebung 114 ausgesetzt, die so gestaltet ist, dass ein freigelegter Bereich der Maskenschicht 109 und der Oberflächenschicht 108, falls diese vorgesehen ist, abgetragen wird, um damit den zweiten Transistor 205b für einen nachfolgenden Implantationsprozess freizulegen, während welchem die verbleibende Maskenschicht 109 als eine Implantationsmaske dient.
  • 1b zeigt schematisch das Halbleiterbauelement 100 nach dem Entfernen des freiliegenden Bereichs der Schichten 109 und 108 mittels des Ätzprozesses 114. In einigen anschaulichen Ausführungsformen wird auch die Beschichtung 104 von dem zweiten Transistor 150b während des Ätzprozesses 114 entfernt, während in anderen anschaulichen Ausführungsformen die Beschichtung 104 beibehalten wird, wenn die entsprechende zusätzliche maskierende Wirkung während eines nachfolgenden Implantationsprozesses 115 das sich ergebende laterale Dotierstoffprofil der entsprechenden tiefen Drain- und Sourcegebiete 113b nicht nachteilig beeinflusst, die durch den Implantationsprozess 115 erzeugt werden. In der in 1b gezeigten anschaulichen Ausführungsform wird der Implantationsprozess 115 auf der Grundlage der Lackmaske 110 und der strukturierten Maskenschicht 109 durchgeführt, die gemeinsam eine effiziente Implantationsmaske mit hoher innerer Verspannung darstellen, d. h. die strukturierte Maskenschicht 109 beinhaltet. Das Beibehalten der Lackmaske 110 während des Ionenbeschusses des Prozesses 115 kann deutlich relaxierende Wirkungen verringern, die ansonsten in der Maskenschicht 109 hervorgerufen werden können, wenn diese als einzige Implantationsmaske für den Prozess 115 dient. In anderen anschaulichen Ausführungsformen wird die Lackmaske 110 vor dem Implantationsprozess 115 entfernt, wenn die Dicke der Maskenschicht 109 ausreichend ist, um in effizienter Weise den Ionenbeschuss des Prozesses 115 zu stoppen und auch einen ausreichend dicken Restschichtbereich mit gewünschter innerer hoher Verspannung beizubehalten.
  • 1c zeigt schematisch das Halbleiterbauelement 100 nach dem Entfernen der Lackmaske 110. Ferner unterliegt das Bauelement 100 einem Ausheizprozess 116, der so gestaltet ist, dass eine effiziente Aktivierung der Dotierstoffsorte in den entsprechenden Drain- und Sourcegebieten 113 möglicherweise in Verbindung mit der Aktivierung der Dotiermittel in den entsprechenden Erweiterungsgebieten 112 ermöglicht wird. Wie zuvor erläutert ist, wurde auf Grund des vorhergehenden Implantationsprozesses zur Herstellung der Drain- und Sourcegebiete 113a und möglicherweise auf Grund eines zuvor ausgeführten Amorphisierungsimplantationsprozesses ein hohes Maß an Gitterschäden erzeugt. Folglich werden während des Ausheizprozesses 116 die entsprechend geschädigten Gitterbereiche rekristallisiert, wobei auf Grund der Anwesenheit der stark verspannten Maskenschicht 109 über dem ersten Transistor 150a der entsprechende Rekristallisierungsprozess zu einem verformten Gitterbereich der Drain- und Sourcegebiete 113a führt, wodurch auch eine entsprechende Verformung in dem benachbarten Kanalgebiet 111a hervorgerufen wird. Obwohl noch nicht vollständig verstanden, so wird dennoch angenommen, dass eine entsprechende Verformung auch in der Gateelektrode 105a erzeugt wird, die auf Grund der speziellen polykristallinen Konfiguration zu einem gewissen Maße beibehalten wird, selbst wenn die Maskenschicht 109 entfernt wird. In einigen anschaulichen Ausführungsformen beinhaltet der Ausheizprozess 116 einen lasergestützten oder blitzlichtgestützten Ausheizprozess, während welchem extrem kurze Belichtungszeiten erreicht werden, die zu einem effizienten Rekristallisierungsprozess und Aktivierungszustand führen, wohingegen eine unerwünschte Diffusion der Dotierstoffmittel in den entsprechenden Erweiterungsgebieten 112 und in den Drain- und Sourcegebieten 113 reduziert oder unterdrückt ist. In anderen anschaulichen Ausführungsformen beinhaltet der Ausheizprozess 116 eine Ausheizsequenz mit „geringer Temperatur", die bei Temperaturen im Bereich von 600 bis 800 Grad C ausgeführt wird, wodurch ebenso eine unerwünschte Dotierstoffdiffusion unterdrückt wird, während in effizienter Weise geschädigte Gitterbereiche rekristallisiert werden. Zusätzlich kann ein weiterer lasergestützter oder blitzlichtgestützter Ausheizschritt ausgeführt werden, um ein erhöhtes Maß an Dotierstoffaktivierung zu erreichen.
  • 1d zeigt schematisch das Halbleiterbauelement 100 nach dem Entfernen der Maskenschicht 109 von dem ersten Transistor 150a. Beispielsweise wird ein geeignet gestalteter selektiver Ätzprozess ausgeführt, wobei die Beschichtung 104 für eine gewünschte hohe Ätzselektivität sorgen kann. Beispielsweise kann ein nasschemischer Ätzprozess auf der Grundlage gut etablierter Rezepte zum Entfernen der Maskenschicht 109 ausgeführt werden. Nachfolgend wird die Beschichtung 104 beispielsweise auf der Grundlage einer geeigneten Ätzchemie abgetragen. Somit kann selbst nach dem Entfernen der Maskenschicht 109 ein deutlicher Anteil an Verformung in den Drain- und Sourcegebieten 113a und den Erweiterungsgebieten 112a verbleiben, wodurch auch eine entsprechende Verformung in dem Kanalgebiet 111a bereitgestellt wird. Danach kann die weitere Bearbeitung auf der Grundlage gut etablierter Fertigungsstrategien fortgesetzt werden, die die Herstellung von Metallsilizidgebieten in den entsprechenden Source- und Draingebieten 113 und den Gateelektroden 105 beinhalten können. Danach können weitere verspannte Schichten über dem ersten und dem zweiten Transistor 150a, 150b hergestellt werden, um eine weitere verformungsinduzierende Quelle vorzusehen. Beispielsweise kann eine verspannte Schicht mit im Wesentlichen der gleichen inneren Verspannung wie die Maskenschicht 109 über dem ersten Transistor 150a vorgesehen werden, wobei die entsprechende Verformung in dem Kanalgebiet 111a weiter erhöht wird. In ähnlicher Weise kann eine entsprechende verspannte Schicht über dem zweiten Transistor 150b vorgesehen sein, die eine gewünschte Art und Größe einer inneren Verspannung aufweist, um damit das Leistungsverhalten des zweiten Transistors 150b zu verbessern.
  • Es sollte auch beachtet werden, dass andere verformungsinduzierende Mechanismen in Verbindung mit der „konservierten" Verformung eingesetzt werden kann, die auf der Grundlage der Maskenschicht 109 erhalten wurde. Beispielsweise kann in einem oder in beiden Transistoren 150a, 150b ein verformtes Halbleitermaterial vorgesehen werden, beispielsweise während einer frühen Fertigungsphase, um damit die entsprechende Verformung weiter zu vergrößern. Wenn beispielsweise angenommen wird, dass der zweite Transistor 150b ein entsprechend verformtes Halbleitermaterial in den Drain- und Sourcegebieten 113b erhalten hat, indem beispielsweise eine Vertiefung benachbart zu der Gateelektrode 105b geschaffen wurde und diese mit einem verformten Silizium/Germaniummaterial wieder aufgefüllt wurde, kann dann eine hohe kompressive Verformung in dem Kanalgebiet 111b hervorgerufen werden. Danach wird die weitere Bearbeitung fortgesetzt, wie dies mit Bezug zu den 1a bis 1d beschrieben ist, um eine entsprechende Zugverformung in dem Kanalgebiet 111a auf der Grundlage der zuvor beschriebenen Verspannungskonservierungstechnik zu erzeugen. Auch in diesem Falle können entsprechende verspannte Oberschichten, etwa Kontaktätzstoppschichten, individuell über dem ersten und dem zweiten Transistor 150a, 150b hergestellt werden.
  • 1e zeigt schematisch das Halbleiterbauelement 100 gemäß einer weiteren anschaulichen Ausführungsform, wobei während der Strukturierung der Maskenschicht 109 auch der freiliegende Teil der Beschichtung 104 (siehe 1b) entfernt wird. In diesem Falle wird zumindest der Abstandshalter 107b während des Entfernens der Maskenschicht 109 in einem gemeinsamen Ätzprozess abgetragen, wenn diese Komponenten aus im Wesentlichen dem gleichen Material sind. In anderen Fällen wird die Beschichtung 104, die über dem zweiten Transistor 150b gebildet ist, gemeinsam mit der Oberflächenschicht 108 abgetragen, und nachfolgend werden der Abstandshalter 107b und die Maskenschicht 109 in einem gemeinsamen Ätzprozess entfernt. Das Abtragen des Abstandshalters 107b kann vorteilhaft sein, wenn die Abstandshalter 107a, 107b aus verspannten Abstandsmaterial gebildet werden, das im Wesentlichen die gleiche Art an Verspannung wie die Maskenschicht 109 aufweist. Folglich kann durch Entfernen zumindest des Abstandshalters 107b der verformungsinduzierende Mechanismus einer darüber liegenden Verspannungsschicht, etwa einer Kontaktätzstoppschicht, die noch herzustellen ist, in seiner Effizienz deutlich verbessert werden, da das entsprechende verspannte Material näher an der Gateelektrode und an dem entsprechenden Kanalgebiet 111b angeordnet werden kann. In anderen Fällen werden beide Abstandselemente 107a, 107b der Maskenschicht 109 unter Anwendung einer Ätzchemie entfernt, die eine moderat hohe Selektivität in Bezug auf ein Beschichtungsmaterial aufweist, das zur Herstellung der Abstandshalter 107a, 107b verwendet wird, wobei effizient Material der Maskenschicht 109 und der Beschichtung 104 abgetragen wird. Auf diese Weise kann der verspannungsinduzierende Mechanismus einer nachfolgend gebildeten verspannten Oberschicht deutlich verbessert werden, ohne dass im Wesentlichen zur Prozesskomplexität beigetragen wird.
  • In einigen Ausführungsformen kann der zuvor beschriebene Prozessablauf auch zur Herstellung der Drain- und Sourcegebiete 113a des Transistors 150a eingesetzt werden, um damit eine entsprechende Implantationsmaske mit einem verspannten Bereich über dem ersten Transistor 150a vorzusehen. Während eines entsprechenden Ausheizprozesses werden die Gebiete 113a aktiviert, während die Drain- und Sourcebereiche des zweiten Transistors 150b, die die Gebiete 113b noch nicht enthalten, mit einer entsprechenden Verformung aufgewachsen werden. In diesem Falle kann vor oder nach dem Entfernen der entsprechenden verspannten Implantationsmaske von dem zweiten Transistor ein weiterer Amorphisierungsimplantationsprozess ausgeführt werden, um ein gewünschtes Maß an Gitterschaden zumindest in dem ersten Transistor vor dem Ausführen der zuvor beschriebenen Konservierungstechnik in dem ersten Transistor 150a zu erzeugen. Während des Entfernens der verspannten Implantationsmaske oder dessen verspannten Bereichs wird auch der Abstandshalter 107a in dem ersten Transistor 150a entfernt.
  • Mit Bezug zu den 2a bis 2e werden nunmehr weitere anschauliche Ausführungsformen der vorliegenden Erfindung beschrieben, in denen eine entsprechende verspannte Implantationsmaske während einer frühen Fertigungsphase im Vergleich zu der zuvor mit Bezug zu den 1a bis 1b beschriebenen Sequenz vorgesehen werden.
  • In 2a umfasst ein Halbleiterbauelement 200 ein Substrat 201, über dem eine Halbleiterschicht 203 ausgebildet ist. Ferner ist in der gezeigten Ausführungsform eine vergrabene isolierende Schicht 220 zwischen dem Substrat 201 und der Halbleiterschicht 203 angeordnet. Folglich wird eine SOI-Konfiguration durch das Substrat 201 in Verbindung mit den Schichten 220 und 203 gebildet. Es sollte beachtet werden, dass die vergrabene isolierende Schicht 220 in anderen anschaulichen Ausführungsformen weggelassen wird, wenn eine Vollsubstratkonfiguration betrachtet wird. Des weiteren sind ein erster Transistor 250a und ein zweiter Transistor 250b über und in der Halbleiterschicht 203 gebildet, wobei eine entsprechende Isolationsstruktur 202 die Transistoren 250a, 250b trennt. Des weiteren sind in dieser Fertigungsphase entsprechende Gateelektroden 205a, 205b vorgesehen und von entsprechenden Kanalgebieten 211a, 211b durch Gateisolationsschichten 206a, 206b getrennt. Im Hinblick auf die bislang beschriebenen Komponenten gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu dem Bauelement 100 erläutert sind. Es wird daher eine weitere Beschreibung dieser Komponenten weggelassen. Ferner ist eine Implantationsmaske 223, beispielsweise eine Lackmaske, so vorgesehen, dass der zweite Transistor 205b frei liegt, während der erste Transistor 205a abgedeckt ist. Eine Offset-Abstandshalterschicht 221 ist so gebildet, dass zumindest Seitenwände der entsprechenden Gateelektroden 205b, 205a abgedeckt sind.
  • Das Halbleiterbauelement 200, wie es in 2a gezeigt ist, kann auf der Grundlage ähnlicher Prozesse hergestellt werden, wie sie zuvor mit Bezug zu den entsprechenden Komponenten des Bauelements 100 beschrieben sind. Es sollte beachtet werden, dass die Offset-Abstandshalterschicht 221 auf der Grundlage einer beliebigen geeigneten Technik hergestellt werden kann, um eine gewünschte Dicke entsprechend den Prozesserfordernissen zu erreichen. Beispielsweise kann die Offset-Abstandshalterschicht 221 durch geeignete Verfahren abgeschieden werden, etwa CVD, oder kann durch Oxidation gebildet werden, und dergleichen. Die Implantationsmaske 223 kann auf der Grundlage gut etablierter Photolithographieverfahren hergestellt werden, um damit den zweiten Transistor 205b einem Implantationsprozess 224 auszusetzen, um damit entsprechende Erweiterungsgebiete 212b in dem freiliegenden Transistor 250b zu bilden. Es sollte beachtet werden, dass einer oder beide Transistoren 250a, 250b eine entsprechende Amorphisierungsimplantation vor dem Prozess 224 durchlaufen haben Somit ist zumindest in dem zweiten Transistor 250b ein deutlicher Anteil der Halbleiterschicht 203 deutlichen Gitterschäden versehen oder kann im Wesentlichen amorphisiert sein.
  • 2b zeigt schematisch das Halbleiterbauelement 200 in einem weiter fortgeschrittenen Herstellungsstadium. Eine Maskenschicht 219 mit einer hohen inneren Verspannung, die zur Verbesserung des Leistungsverhaltens des zweiten Transistors 250b geeignet ist, ist über dem ersten und dem zweiten Transistor 250a, 250b ausgebildet. Bei Bedarf ist eine optionale Oberflächenschicht 218 auf der Schicht 219 vorgesehen, um die Haftung eines Lackmaterials einer Lackmaske 225 zu verbessern, die über dem zweiten Transistor 250b gebildet ist, während der erste Transistor 250a frei liegt, d. h. der entsprechende Teil der Maskenschicht 219, der darauf gebildet ist.
  • Hinsichtlich eines Fertigungsprozesses zur Herstellung der Schichten 219, 218 und der Lackmaske 225 gelten im Wesentlichen die gleichen Kriterien, wie sie zuvor mit Bezug zu den Komponenten 109, 108 und 110 des in 1a gezeigten Bauelements 100 beschrieben sind. Wenn beispielsweise der zweite Transistor 250b einen p-Kanaltransistor repräsentiert, kann die Maskenschicht 219 mit hoher kompressiver Verspannung vorgesehen werden, um damit eine entsprechende Verformung in dem Kanalgebiet 211b zu erhalten. Danach werden die Schichten 219 und 218 von dem ersten Transistor 250a auf der Grund tage einer geeigneten Ätzprozedur unter Anwendung der Lackmasken 225 als eine Ätzmaske entfernt. Wie zuvor erläutert ist, wird, wenn äußerst anspruchsvolle Lithographieverfahren erforderlich sind auf Grund stark größenreduzierter Transistorbauelemente, die Lackmaske 225 auf Grundlage einer im Wesentlichen eingeebneten Oberflächentopographie gebildet, die auf der Grundlage zusätzlicher Opfermaterialien, etwa eines Polymermaterials, erhalten wird, das auch als ein ARC (antireflektierende Beschichtung) dienen kann, falls dies erforderlich ist.
  • 2c zeigt schematisch das Halbleiterbauelement 200 nach dem Entfernen der freiliegenden Bereiche der Maskenschicht 219 und der Oberflächenschicht 218, falls diese vorgesehen ist, und während eines weiteren Implantationsprozesses 226 zum Definieren entsprechender Erweiterungsgebiete 212a in dem ersten Transistor 250a, in welchem die verbleibende Maskenschicht 219 und die Lackmaske 225 als eine Implantationsmaske dienen, wobei die strukturierte Maskenschicht 219 als ein stark verspannter Anteil davon dient. Danach wird die Lackmaske 225 entfernt.
  • 2d zeigt schematisch das Bauelement 200 während eines Ausheizprozesses 226, um die geschädigten oder amorphisierten Bereiche des Transistors 250b in Anwesenheit der verspannten Maskenschicht 219 zu rekristallisieren. Folglich kann das entsprechende kristalline Material mit einer speziellen Verformung ausgebildet werden, die auch effizient in das Kanalgebiet 211b übertragen wird, wie dies zuvor erläutert ist. Während des Ausheizprozesses 226 werden die entsprechenden Dotierstoffsorten dem ersten und dem zweiten Transistor 250a, 250b in effizienter Weise aktiviert, wobei in einigen anschaulichen Ausführungsformen moderne Verfahren, etwa lasergestützte oder blitzlichtgestützte Prozesse eingesetzt werden, um die Diffusion der entsprechenden Dotiermittel zu verringern. Danach wird die Maskenschicht 219 entfernt, wobei dennoch ein deutlicher Anteil der Verspannung oder der Verformung in den Source/Drain-Gebieten und auch in der Gateelektrode 205 konserviert wird, wie dies zuvor erläutert ist. Danach wird die weitere Bearbeitung fortgesetzt, indem entsprechende tiefe Drain- und Sourcegebiete gemäß einer konventionellen Strategie hergestellt werden, wenn ein zusätzlicher verspannungsinduzierender Mechanismus in dem Bauelement 200 nicht erforderlich ist, mit Ausnahme anderer Mechanismen, etwa verspannter darüber liegender Schichten, und dergleichen, wie dies zuvor beschrieben ist. In anderen anschaulichen Ausführungsformen kann der Fertigungsprozess fortgesetzt werden, wie dies zuvor mit Bezug zu den 1a bis 1d beschrieben ist. D. h., wäh rend der Herstellung tiefer Drain- und Sourcegebiete in dem ersten Transistor 250a wird eine verspannte Implantationsmaske verwendet, um die Verspannungskonservierungstechnik auch auf dem ersten Transistor 250a anzuwenden, jedoch in einer späteren Fertigungsphase, wie dies in 2e gezeigt ist.
  • 2e zeigt schematisch das Bauelement 200 gemäß einer entsprechenden Ausführungsform. Hier wird eine entsprechende verspannte Maskenschicht 209, möglicherweise in Verbindung mit einer geeignet gestalteten Oberflächenschicht 208, über dem ersten Transistor 205a so gebildet, dass diese möglicherweise in Verbindung mit einer entsprechenden Lackmaske 210a, als eine Implantationsmaske für einen Implantationsprozess 215 dient, um entsprechende tiefe Drain- und Sourcegebiete 213b in dem zweiten Transistor 250b zu bilden. Die entsprechenden tiefen Drain- und Sourcegebiete 213a in dem ersten Transistor 250a wurden während einer früheren Fertigungsphase auf der Grundlage eines konventionellen Maskierungsschemas hergestellt. Es sollte beachtet werden, dass der Ionenbeschuss 215 die Verspannung, die in der Gateelektrode 250b konserviert ist, verringern kann, wobei jedoch ein deutlicher Anteil an Restverformung dennoch beibehalten wird, um eine entsprechende Verformung in dem Kanalgebiet 211b bereitzustellen. Danach wird die Lackmaske 210 entfernt und das Bauelement wird ausgeheizt, wodurch eine entsprechende Verformung in dem Kanalgebiet 211a entsteht, wie dies zuvor ebenfalls mit Bezug zu dem Bauelement 100 beschrieben ist.
  • Es gilt also: Die vorliegende Erfindung stellt einen äußerst effizienten Verspannungskonservierungsprozess bereit, der vorteilhafterweise mit zusätzlichen verformungsinduzierenden Quellen kombiniert werden kann, wobei eine Verspannungskonservierungssequenz keine weiteren Lithographieschritte erfordert. Somit kann ein deutlicher Leistungszuwachs erreicht werden, während im Wesentlichen nicht zu einer Erhöhung der Herstellungskosten beigetragen wird. Dies kann erreicht werden, indem eine Implantationsmaske verwendet wird, von der zumindest ein Teil einen deutlichen Anteil an innerer Verspannung während der Herstellung von Erweiterungsgebieten und/oder tiefer Drain- und Sourcegebiete aufweist, wobei in einigen anschaulichen Ausführungsformen eine erhöhte Flexibilität bei der Herstellung entsprechender Abstandshalterelemente erreicht wird.

Claims (14)

  1. Verfahren mit: Abdecken eines ersten Gebiets in einer Halbleiterschicht, das eine Dotierstoffsorte einer ersten Leitfähigkeitsart erhält und eine geschädigte Gitterstruktur aufweist, benachbart zu einer ersten Gateelektrode mittels einer ersten Implantationsmaske, die eine spezifizierte erste innere Verspannung aufweist; Implantieren einer Dotierstoffsorte einer zweiten Leitfähigkeitsart in ein zweites Gebiet benachbart zu einer zweiten Gateelektrode unter Benutzung der ersten Implantationsmaske, wobei das zweite Gebiet nicht von der ersten Implantationsmaske bedeckt ist; Ausheizen des ersten und des zweiten Gebiets in Anwesenheit zumindest eines verspannten Anteils der ersten Implantationsmaske zur verformten Rekristallisierung der geschädigten Gitterstruktur; und Entfernen der ersten Implantationsmaske und Ausführen weiterer Prozessschritte zur Herstellung eines ersten Transistors mit der ersten Gateelektrode und eines zweiten Transistors mit der zweiten Gateelektrode.
  2. Verfahren nach Anspruch 1, das umfasst: Bilden einer verspannten Materialschicht und Strukturieren der verspannten Materialschicht auf der Grundlage einer Lackmaske, um die Implantationsmaske zu bilden.
  3. Verfahren nach Anspruch 2, wobei die Lackmaske beibehalten wird und einen Teil der Implantationsmaske bildet, wenn die Dotierstoffsorte der zweiten Leitfähigkeitsart implantiert wird.
  4. Verfahren nach Anspruch 2, das ferner umfasst: Vergrößern einer Oberflächenhaftung für ein Lackmaterial an der verspannten Materialschicht und Abscheiden einer Lackschicht über der verspannten Materialschicht, die die vergrößerte Oberflächenhaftung besitzt.
  5. Verfahren nach Anspruch 1, das umfasst: Entfernen des verspannten Anteils der Implantationsmaske und eines Seitenwandabstandshalters, der an Seitenwänden der ersten und/oder der zweiten Gateelektrode ausgebildet ist, in einem gemeinsamen Prozess.
  6. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer zweiten Implantationsmaske mit einer zweiten inneren Verspannung, wobei die zweite Implantationsmaske das zweite Gebiet abdeckt und das erste Gebiet freilässt, Einführen der Dotierstoffsorte der ersten Leitfähigkeitsart in das freiliegende erste Gebiet, und Ausheizen des ersten Gebiets in Anwesenheit zumindest eines verspannten Anteils der zweiten Implantationsmaske.
  7. Verfahren nach Anspruch 1, wobei die erste innere Verspannung eine Zugverspannung ist und wobei die erste Leitfähigkeitsart eine n-Leitfähigkeit ist.
  8. Verfahren nach Anspruch 6, wobei die zweite innere Verspannung eine kompressive Verspannung und die zweite Leitfähigkeitsart eine p-Leitfähigkeit ist.
  9. Verfahren nach Anspruch 6, wobei die zweite Implantationsmaske vor dem Einführen der Dotierstoffsorte der ersten Leitfähigkeitsart in das erste Gebiet gebildet wird.
  10. Verfahren nach Anspruch 9, das ferner umfasst: Bilden von Versatz-Abstandshaltern an Seitenwänden der ersten und der zweiten Gateelektrode, Bilden einer Lackimplantationsmaske, um das zweite Gebiet freizulegen, Implantieren der Dotierstoffsorte der zweiten Leitfähigkeitsart in das zweite Gebiet, um ein Source/Drain-Erweiterungsimplantationsgebiet in dem zweiten Gebiet zu bilden.
  11. Verfahren nach Anspruch 10, wobei die Versatz-Abstandshalter als eine Beschichtung mit spezifizierter Dicke vorgesehen werden, wobei das Verfahren ferner umfasst: Verwenden der Beschichtung als eine Ätzstoppschicht, wenn die zweite Implantationsmaske gebildet wird.
  12. Verfahren nach Anspruch 1, wobei die Dotierstoffsorte der ersten oder zweiten Leitfähigkeitsart eingeführt wird, um ein Drain/Source-Erweiterungsgebiet in dem ersten Transistor oder dem zweiten Transistor zu bilden.
  13. Verfahren nach Anspruch 1, wobei die Dotierstoffsorte der ersten Leitfähigkeitsart ein p-Dotiermittel ist und die erste innere Verspannung eine Zugverspannung ist.
  14. Verfahren nach Anspruch 1, wobei die Dotierstoffsorte der ersten Leitfähigkeitsart ein n-Dotiermittel ist und die erste innere Verspannung eine kompressive Verspannung ist.
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