CN106898550B - 一种半导体器件及其制造方法、电子装置 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，在半导体衬底上形成有栅极结构，在栅极结构两侧的半导体衬底中形成有未激活的源/漏区；在半导体衬底上形成应力材料层，以覆盖栅极结构；实施退火过程，以激活源/漏区中的掺杂物质并完成应力材料层所具有的应力的转移；去除应力材料层，并实施离子注入，以补偿所述退火过程所造成的源/漏区中的掺杂物质的损失。根据本发明，可以有效改善器件特征尺寸减小所引起的LOD的增加效应，提升器件的性能。
Description
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。
背景技术
对于28nm以下节点的半导体制造工艺而言，应力记忆技术是提升NMOS的性能所经常采用的方法。该技术是通过使NMOS的多晶硅栅极重新晶态化来改善NMOS的性能的，所述多晶硅栅极重新晶态化的机制如下：在所述多晶硅栅极两侧的半导体衬底中实施离子注入以形成未激活的源/漏区时，所述多晶硅栅极非晶态化；在所述半导体衬底上形成覆盖所述多晶硅栅极到的应力记忆材料层之后实施退火时，所述未激活的源/漏区被激活，同时，所述多晶硅栅极重新晶态化。在所述多晶硅栅极重新晶态化的过程中，由于所述应力记忆材料层的阻挡，所述多晶硅栅极的体积的扩张受到抑制，从而将所述应力记忆材料层的应力转移到所述半导体衬底中的沟道区，对所述沟道区施加拉应力以提高所述沟道区的载流子迁移率。
上述实施退火的过程通常为依次实施的峰值退火和激光退火，退火的温度很高，随着源/漏区边界到栅极的距离(SA/SB)的减小，NMOS的饱和阈值电压Vtsat大幅提升超过60毫伏且饱和驱动电流Idsat大幅下降超过25％，这是由氧化物扩散长度(LOD)的增加引起的。
因此，需要提出一种方法，以解决上述问题。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有栅极结构，在所述栅极结构两侧的半导体衬底中形成有未激活的源/漏区；在所述半导体衬底上形成应力材料层，以覆盖所述栅极结构；实施退火过程，以激活所述源/漏区中的掺杂物质并完成所述应力材料层所具有的应力向所述半导体器件的栅极、源/漏区和沟道区的转移；去除所述应力材料层，并实施离子注入，以补偿所述退火过程所造成的所述源/漏区中的掺杂物质的损失。
在一个示例中，对于NMOS而言，所述应力材料层具有拉应力。
在一个示例中，所述退火过程为依次实施的峰值退火和激光退火。
在一个示例中，所述离子注入所引入的掺杂物质为p型杂质。
在一个示例中，所述p型杂质为磷或砷。
在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。
在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。
根据本发明，可以有效改善器件特征尺寸减小所引起的LOD的增加效应，提升器件的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1C为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图2为根据本发明示例性实施例一的方法依次实施的步骤的流程图；
图3为根据本发明示例性实施例一的方法制备的NMOS的饱和阈值电压Vtsat的提升幅度以及饱和驱动电流Idsat下降幅度大幅缩减的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
对于28nm以下节点的半导体制造工艺而言，在对NMOS实施应力记忆的过程中，实施退火的高温使源/漏区中的掺杂物质(磷、砷等)在有源区边缘的扩散效应增强。SA/SB越小，所述扩散效应造成的源/漏区中的掺杂物质的损失越大，导致NMOS的饱和阈值电压Vtsat大幅提升且饱和驱动电流Idsat大幅下降，造成器件性能的下降。下面结合示例性实施例一来阐述本发明提出的解决以上问题的方法。
[示例性实施例一]
参照图1A-图1C，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶硅。在半导体衬底100中形成有隔离结构，作为示例，隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。隔离结构将半导体衬底100分为NMOS区和PMOS区，为了简化，仅示出NMOS区。半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。
在半导体衬底100上形成有栅极结构，作为示例，栅极结构包括自下而上层叠的栅极介电层101、栅极材料层102和栅极硬掩蔽层103。栅极介电层101包括氧化物层，例如二氧化硅(SiO2)层。栅极材料层102包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物层包括氮化钛(TiN)层；导电性金属氧化物层包括氧化铱(IrO2)层；金属硅化物层包括硅化钛(TiSi)层。栅极硬掩蔽层103包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层的构成材料包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD)；氮化物层包括氮化硅(Si3N4)层；氮氧化物层包括氮氧化硅(SiON)层。栅极介电层101、栅极材料层102以及栅极硬掩蔽层103的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
此外，作为示例，在半导体衬底100上还形成有位于栅极结构两侧且紧靠栅极结构的侧壁结构104。其中，侧壁结构104由氧化物、氮化物或者二者的组合构成。
形成侧壁结构104之前，还包括实施LDD注入的步骤，对于NMOS而言，注入的掺杂离子可以是磷离子或者砷离子等。作为示例，当LDD注入的掺杂离子为磷离子时，离子注入的能量范围为1-20keV，离子注入的剂量为1.0×e14-1.0×e15cm-2；当LDD注入的掺杂离子为砷离子时，离子注入的能量范围为2-35keV，离子注入的剂量为1.0×e14-1.0×e15cm-2。
接下来，实施源/漏区注入，在NMOS区的源/漏区掺杂p型杂质。
接着，如图1B所示，在半导体衬底100上沉积应力材料层105，以覆盖栅极结构和侧壁结构104。应力材料层105的构成材料包括可以在后续实施的退火过程中将其本身固有的应力转移到所述栅极结构中的栅极、所述源/漏区和所述沟道区的任一物质，优选具有拉应力的氮化物。此外，可以理解的是，所述沉积工艺的多个参数，例如反应物的流速、压力、温度、射频(RF)功率、反应物的组成、应力材料层105的厚度等，都可以根据期望实现的应力材料层105的应力值来加以调整。
接下来，实施一退火过程，以将应力材料层105本身固有的应力转移到所述栅极结构中的栅极、所述源/漏区和所述沟道区。所述退火过程可以实施为使所述源/漏区中掺杂的物质均匀扩散并电性激活的任一退火工艺，包括快速热退火、激光退火、峰值退火和闪光灯退火。作为示例，所述退火过程可以为依次实施的峰值退火和激光退火。
接着，如图1C所示，去除应力材料层105。所述去除过程可以通过各种适宜的刻蚀工艺来实施，例如各向同性的刻蚀工艺。
接下来，实施离子注入106，以补偿上述退火过程所造成的源/漏区中的掺杂物质的损失。作为示例，所述离子注入所引入的掺杂物质可以为p型杂质，例如磷、砷等。根据退火过程所造成的源/漏区中的掺杂物质的损失的具体情况，可以调节所述离子注入的剂量、能量等参数，由于所述退火过程的实施温度很高，会加剧源/漏区中掺杂的物质的扩散，造成源/漏区边界到栅极的距离(SA/SB)的减小，因此，SA/SB的数值越小，通过实施离子注入106所做的补偿程度越大，相应地，离子注入106的剂量、能量的数值也越大。作为示例，对于NMOS而言，离子注入106的注入元素为磷时，注入剂量为1.0×e13-1.0×e15cm-3，注入能量为10-30KeV；离子注入106的注入元素为砷时，注入剂量为1.0×e14-1.0×e16cm-3，注入能量为1-10KeV。由于实施离子注入106的目的在于补偿上述退火过程所造成的源/漏区中的掺杂物质的损失，加之实施离子注入106时，衬底经历上述退火过程的高温后仍然具有较高的温度，因此，实施离子注入106后，不需执行常规的用于激活注入离子的退火过程。如图3所示，相比现有工艺而言，通过实施离子注入106，NMOS的饱和阈值电压Vtsat的提升幅度大幅缩减到低于30毫伏且饱和驱动电流Idsat下降幅度大幅缩减到低于10％，进而有效改善器件特征尺寸减小所引起的LOD的增加效应，提升器件的性能。
至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。随着器件特征尺寸的减小，在对NMOS实施应力记忆的过程中，实施退火的高温使源/漏区中的掺杂物质(磷、砷等)在有源区边缘的扩散效应增强。SA/SB越小，所述扩散效应造成的源/漏区中的掺杂物质的损失越大，导致NMOS的饱和阈值电压Vtsat大幅提升且饱和驱动电流Idsat大幅下降，造成器件性能的下降，这是由氧化物扩散长度(LOD)的增加引起的。根据本发明，通过在所述退火过程之后实施离子注入以补偿所述退火过程所造成的源/漏区中的掺杂物质的损失，可以有效改善器件特征尺寸减小所引起的LOD的增加效应，提升器件的性能。
参照图2，其中示出了根据本发明示例性实施例一的方法依次实施的步骤的流程图，用于简要示出制造工艺的流程。
在步骤201中，提供半导体衬底，在半导体衬底上形成有栅极结构，在栅极结构两侧的半导体衬底中形成有未激活的源/漏区；
在步骤202中，在半导体衬底上形成应力材料层，以覆盖栅极结构；
在步骤203中，实施退火过程，以激活源/漏区中的掺杂物质并完成应力材料层所具有的应力的转移；
在步骤204中，去除应力材料层，并实施离子注入，以补偿所述退火过程所造成的源/漏区中的掺杂物质的损失。
[示例性实施例二]
首先，提供根据本发明示例性实施例一的方法实施的工艺步骤获得的半导体器件，包括：半导体衬底100，在半导体衬底100中形成有隔离结构以及各种阱(well)结构，作为示例，隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构；形成在半导体衬底100的栅极结构，作为示例，栅极结构包括自下而上层叠的栅极介电层101、栅极材料层102和栅极硬掩蔽层103；形成于栅极结构两侧且紧靠栅极结构的侧壁结构104，侧壁结构104由氧化物、氮化物或者二者的组合构成；在侧壁结构外侧的半导体衬底100中形成有源/漏区。
然后，通过后续工艺完成整个半导体器件的制作，包括：形成自对准硅化物阻挡层，以在源/漏区的顶部和栅极结构的顶部形成具有不同厚度的金属硅化物，或者仅在源/漏区的顶部形成金属硅化物，作为示例，金属硅化物的构成可以为Ni PtSiGeC、Ni PtSiC等；在半导体衬底100上形成自下而上层叠的蚀刻停止层和层间介电层；在层间介电层中形成底部电性连接金属硅化物的接触孔；在接触孔中形成接触塞；形成多个互连金属层，通常采用双大马士革工艺来完成；形成金属焊盘，用于后续实施器件封装时的引线键合。
[示例性实施例三]
本发明还提供一种电子装置，其包括根据本发明示例性实施例二的方法制造的半导体器件。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是任何包括所述半导体器件的中间产品。所述电子装置，由于使用了所述半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (7)
1.一种半导体器件的制造方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底上形成有栅极结构，在所述栅极结构两侧的半导体衬底中形成有未激活的源/漏区；
在所述半导体衬底上形成应力材料层，以覆盖所述栅极结构；
实施退火过程，以激活所述源/漏区中的掺杂物质并完成所述应力材料层所具有的应力向所述半导体器件的栅极、源/漏区和沟道区的转移；
去除所述应力材料层，并实施离子注入，以补偿所述退火过程所造成的所述源/漏区中的掺杂物质的损失，并利用所述退火过程的余热激活所述离子注入所注入的离子。
2.根据权利要求1所述的方法，其特征在于，对于NMOS而言，所述应力材料层具有拉应力。
3.根据权利要求1所述的方法，其特征在于，所述退火过程为依次实施的峰值退火和激光退火。
4.根据权利要求1所述的方法，其特征在于，所述离子注入所引入的掺杂物质为n型杂质。
5.根据权利要求4所述的方法，其特征在于，所述n型杂质为磷或砷。
6.一种采用权利要求1-5之一所述的方法制造的半导体器件。
7.一种电子装置，所述电子装置包括权利要求6所述的半导体器件。
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