KR20040041794A - 반도체 소자의 금속 배선 형성 방법 - Google Patents
반도체 소자의 금속 배선 형성 방법 Download PDFInfo
- Publication number
- KR20040041794A KR20040041794A KR1020020069671A KR20020069671A KR20040041794A KR 20040041794 A KR20040041794 A KR 20040041794A KR 1020020069671 A KR1020020069671 A KR 1020020069671A KR 20020069671 A KR20020069671 A KR 20020069671A KR 20040041794 A KR20040041794 A KR 20040041794A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- forming
- metal wiring
- via hole
- tungsten
- Prior art date
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 65
- 239000002184 metal Substances 0.000 title claims abstract description 65
- 238000000034 method Methods 0.000 title claims abstract description 36
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title description 3
- 238000001312 dry etching Methods 0.000 claims abstract description 15
- 125000006850 spacer group Chemical group 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 239000010936 titanium Substances 0.000 claims description 25
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- 239000007789 gas Substances 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 2
- 238000001465 metallisation Methods 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 abstract description 26
- 229910052721 tungsten Inorganic materials 0.000 abstract description 26
- 239000010937 tungsten Substances 0.000 abstract description 26
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 15
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical class FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 2
- 239000002313 adhesive film Substances 0.000 description 2
- 239000006117 anti-reflective coating Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 229910015844 BCl3 Inorganic materials 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- FAQYAMRNWDIXMY-UHFFFAOYSA-N trichloroborane Chemical compound ClB(Cl)Cl FAQYAMRNWDIXMY-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
- H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 금속막-산화막의 이중 스페이서를 이용하여 금속 배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법에 관해 개시한 것으로서, 하부 금속배선을 포함한 반도체 기판을 제공하는 단계와, 기판 상에 비아 홀 및 비아 홀을 매립시키는 도전 플러그를 가진 절연막을 형성하는 단계와, 절연막 상에 적어도 도전 플러그의 일부분과 연결되는 상부 금속배선을 형성하는 단계와, 결과물 전면에 도전 플러그와 동일 재질의 금속막 및 산화막을 차례로 형성하는 단계와, 산화막 및 금속막을 건식 식각하여 상부 금속배선 측면에 도전 플러그 표면을 덮는 금속막-산화막 이중 스페이서를 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 금속막-산화막의 이중 스페이서를 이용하여 금속 배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 제조 공정 중에서, 다중 레벨의 금속 배선을 전기적으로 연결하는 통로인 비아홀을 형성하는 공정에서는 반도체 소자가 고집적화 및 CD(Critical Dimension) 축소에 따라 미스어라인(mis-align)이 종종 발생한다. 이로 인하여 비아 홀을 식각하는 과정에서 이온의 차징 데미지(charging demage)가 발생하며, 후처리 공정에서 상기 비아홀을 매립시키는 도전 플러그의 붕괴(corrision) 현상 및 금속 배선의 일부가 손실되는 현상이 발생한다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 공정단면도이다.
종래 기술에 따른 반도체 소자의 금속 배선 형성 방법은, 도 1a에 도시된 바와 같이, 하부 금속배선(3)을 포함한 반도체 기판(1) 상에 회전 도포방식으로 저유전상수값을 갖는 절연막(5)을 형성한다. 이때, 상기 절연막(5)은 저유전상수 산화물이 갖고 있는 점착성(viscosity)으로 인해 하부 금속배선(3) 위에 동일한 두께로 도포되지 않고 하부 금속배선의 넓이 또는 밀도에 따라 다르게 도포된다. 일반적으로 하부 금속배선의 면적이 큰 경우는 그렇지 않은 경우에 비해 두껍게 도포되고, 하부 금속배선의 밀도가 높을 경우 그렇지 않은 경우에 비해 두껍게 도포된다. 따라서, 상기 절연막(5)에 화학적-기계적 연마 공정을 진행하여 평탄화시킨다.
이어, 상기 연마 공정이 완료된 절연막 상에 감광막을 도포하고 노광 및 현상하여 비아 홀영역을 노출시키는 제 1감광막 패턴을 형성한다.
그런 다음, 도 1b에 도시된 바와 같이, 상기 제 1감광막 패턴을 마스크로 하고 상기 절연막을 플라즈마 건식 식각하여 비아 홀(6)을 형성하고 나서, 상기 제 1감광막 패턴을 제거한다. 일반적으로 상기 비아 홀을 플라즈마 건식 식각 공정에서는 기판의 모든 부위에서 절연막 두께오차(variation)에 상관없이 비아 홀이 완전히 식각되도록 하기 위해 일정 정도의 과도 식각(over etch)을 실시한다.
이 후, 도 1c에 도시된 바와 같이, 상기 비아 홀(6)을 포함한 기판 전면에 제 1TiN(티타늄나이트라이드)막(7)을 형성한다. 이때, 상기 제 1TiN막(7)은 이 후에 형성되는 텅스텐막 증착 공정에서 텅스텐 성분이 하부로의 확산되는 것을 방지하는 확산방지막으로서, 플라즈마-촉발-화학기상증착(plasma enhanced chemical vapor deposition) 방법에 의해 형성한다. 또한, 상기 절연막(5)과 제 1TiN막(7)을 사이에 제 1Ti(티타늄)막(미도시)을 개재시키어 이들 막간의 접착력을 향상시킨다.
이어, 상기 제 1Ti(티타늄)/제 1TiN(티타늄나이트라이드)막(7) 전면에 스퍼터링 방법에 의해 텅스텐막(9)을 형성한다.
그런 다음, 도 1d에 도시된 바와 같이, 상기 절연막이 노출되는 시점까지 상기 텅스텐막 및 제 1TiN막을 화학적-기계적 연마(Chemical Mechnical Polishing)하여 텅스텐 플러그(10)를 형성한다.
이 후, 도 1e에 도시된 바와 같이, 상기 텅스텐 플러그(10)를 포함한 기판 전면에 제 2Ti막(11), 알루미늄(Al)막(13) 및 제 2TiN막(15)을 차례로 형성한다. 이때, 상기 제 2Ti막(11)은 접착막 역할을 하며, 알루미늄막(13)은 전기 신호를 전달하는 도전층 역할을 한다. 한편, 상기 제 2TiN막(15)은 이 후의 제 2감광막 패턴 형성 시 빛의 반사를 줄여주는 반사방지막(Anti-Reflective-Coating:ARC) 역할을 담당한다.
이어, 상기 제 2TiN막(15) 상에 상부 금속배선영역(미도시)을 노출시키는 제 2감광막 패턴(22)을 형성한다.
그런 다음, 도 1f에 도시된 바와 같이, 상기 제 2감광막 패턴을 마스크로 하고 Cl2 및 BCl3가스를 활성화시킨 플라즈마 건식 식각 방법에 의해 상기 제 2TiN막, 알루미늄막 및 제 1Ti막을 제거하여 텅스텐 플러그(10)와 전기적으로 연결되는 상부 금속배선(17)을 형성한다. 이 후, 제 2감광막 패턴을 제거한다. 이때, 상기 상부 금속배선(17)은 설계 상으로는 텅스텐 플러그(10)를 완전히 덮는 구조를 가지지만, 실제적으로는 상부 금속배선(17)이 텅스텐 플러그(10)를 완전히 덮지 못하는 경우가 종종 발생한다. 왜냐하면, 금속 배선의 집적도가 높아질수록 금속 배선과 텅스텐 플러그 사이의 겹침-여유분(overlap margin)이 작아지며, 이렇게 겹침-여유분이 충분하지 못한 상태에서는 제 2 감광막 패턴을 형성하는 과정에서 틀어짐(tilt) 현상과 선-끝-축소(line end shortening) 현상이 발생함으로써, 상부 금속 배선(17)이 하부의 텅스텐 플러그(10)를 완전히 덮지 못하는 경우가 발생한다.
도 2는 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법의 문제점을 설명하기 위해 도시한 공정단면도이다.
종래의 기술에서는, 상부 금속배선 형성 시, 감광막 패턴 형성 과정에서 발생하는 틀어짐 현상 및 선-끝-축소 현상의 영향을 받아 상부 금속배선의 끝부분이 일부 축소됨으로써, 도 2에 도시된 바와 같이, 상부 금속 배선이 텅스텐-플러그와 미스어라인되어 상부 금속배선과 텅스텐 플러그 사이의 접촉 면적이 작아지게 된다. 그 결과 상부 금속배선과 텅스텐 플러그 사이의 전기적 접촉이 취약해질 뿐만 아니라, 고밀도 플라즈마를 사용하므로 이들 이온이 차징(charging)된다.
또한, 텅스텐의 전위(electric potential)가 증가되어 후처리 세정 공정에서 텅스텐 플러그의 붕괴 현상이 발생되며, 또한 알루미늄막 하부의 제 2Ti막은 스트레스(stress) 또는 후처리 세정 공정에서 손실이 발생된다.(A부분 참조) 이러한 현상에 의해 비아 홀 프로파일 오픈 및 알씨 딜레이(RC Delay) 증가를 가져와서 수율이 저하되는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 상부 금속배선 형성을 위한 플라즈마 건식 식각 공정에서, 이온 차징에 의한 텅스텐 플러그 붕괴 및 Ti손실이 발생됨을 억제할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 공정단면도.
도 2는 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법의 문제점을 설명하기 위해 도시한 공정단면도.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 공정단면도.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은, 하부 금속배선을 포함한 반도체 기판을 제공하는 단계와, 기판 상에 비아 홀 및 비아 홀을 매립시키는 도전 플러그를 가진 절연막을 형성하는 단계와, 절연막 상에 적어도 도전 플러그의 일부분과 연결되는 상부 금속배선을 형성하는 단계와, 결과물 전면에 도전 플러그와 동일 재질의 금속막 및 산화막을 차례로 형성하는 단계와, 산화막 및 금속막을 건식 식각하여 상부 금속배선 및 도전 플러그를 덮는 금속막-산화막 이중 스페이서를 형성하는 단계를 포함한 것을 특징으로 한다.
상기 금속막은 티타늄막을 화학기상증착하여 형성한다.
한편, 상기 건식 식각 공정은 CHF3 및 CF4가스를 활성화시킨 플라즈마를 이용한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3a 내지 도 3b는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 공정단면도이다.
본 발명의 일실시예에 따른 반도체 소자의 금속 배선 형성 방법은, 도 3a에 도시된 바와 같이, 먼저 하부 금속배선(102)을 포함한 반도체 기판(100) 상에 절연막(104)을 형성한 후, 포토리쏘그라피 공정에 의해 상기 절연막을 선택 식각하여 비아 홀(105)을 형성한다. 이때, 비아 홀(105)과 텅스텐 플러그(108) 사이에는 제 1Ti막(미도시)을 개재시키어 제 1TiN막(110)을 형성한다. 이때, 상기 제 1Ti막은 접착막이고, 제 1TiN막은 이 후의 텅스텐막에서 텅스텐 성분이 하부로 확산되는 것을 방지하는 확산방지막으로서의 역할을 한다.
이어, 상기 비아 홀(105)을 매립시키는 텅스텐-플러그(108)를 형성한다.
그런 다음, 상기 결과물 상에 텅스텐-플러그(108)와 전기적으로 연결되는 상부 금속배선(114)을 형성한다.
상기 결과물 상에 상기 제 2TiN막, 알루미늄막 및 제 1Ti막을 차례로 형성한 다음, 상기 막들을 플라즈마 건식 식각함으로서 텅스텐 플러그(10)와 전기적으로 연결되는 상부 금속배선(17)을 형성한다. 이때, 상기 텅스텐-플러그(110)와 상부 금속배선(114) 사이에는 확산방지막으로서 제 2Ti막을 재개시켜 접착력을 향상시키고, 상기 상부 금속배선(114) 상부에는 반사방지막으로서 제 2TiN막을 형성한다.
한편, 상기 상부 금속배선(114) 형성을 위한 플라즈마 건식 식각 공정에서텅스텐-플러그(110)와 상부 금속 배선(114)이 미스어라인됨으로서, 텅스텐-플러그의 붕괴 현상 및 제 2Ti막 손실 현상이 발생되어 비아 홀(106)이 노출된다.
이 후, 도 3b에 도시된 바와 같이, 상기 구조 전면에 화학기상증착 공정에 의해 제 3Ti막(118)을 형성하고 나서, 도 3c에 도시된 바와 같이, 상기 제 3Ti막(118) 상에 산화막(120)을 형성한다.
그런 다음, 도 3d에 도시된 바와 같이, CHF3 및 CH4 가스를 활성화시킨 플라즈마를 이용하여 상기 산화막 및 티타늄막을 건식 식각함으로서, 상기 상부 금속배선(114) 측면에 Ti막-산화막의 이중 스페이서(119)(121)를 형성한다. 이때, 상기 이중 스페이서(119)(121)는 텅스텐-플러그(110)의 노출된 부분을 덮는다.
본 발명에 따르면, 텅스텐-플러그와 상부 금속배선이 미스어라인됨에 따라,상부 금속배선 형성을 위한 플라즈마 건식 식각 공정에서, 텅스텐-플러그의 일부 붕괴 현상 및 Ti막 손실 현상이 발생될 경우, 상기 텅스텐-플러그 붕괴 및 Ti막 손실이 발생된 부분을 덮는 Ti막-산화막의 이중 스페이서를 형성한다.
이상에서와 같이, 상부 금속 배선 및 텅스텐-플러그 간의 미스어라인됨에 따라, 상부 금속배선 형성을 위한 플라즈마 건식 식각 공정에서 텅스텐 플러그의 일부 붕괴 현상 및 Ti막 손실 현상이 발생된 경우, 본 발명에서는 상기 손실된 부분을 덮는 Ti막-산화막의 이중 스페이서를 형성함으로써, 갭필 특성 향상, 비아 홀 오픈 및 알씨 딜레이가 높아지는 현상을 방지하여 금속 배선의 신뢰성 및 수율 향상의 이점이 있다. 또한, 상부 금속배선과 도전 플러그 간의 접촉 면적을 넓힐 수있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (3)
- 하부 금속배선을 포함한 반도체 기판을 제공하는 단계와,상기 기판 상에 상기 하부 금속배선의 일부분을 노출시키는 비아 홀 및 상기 비아 홀을 매립시키는 도전 플러그를 가진 절연막을 형성하는 단계와,상기 절연막 상에 적어도 상기 도전 플러그의 일부분과 연결되는 상부 금속배선을 형성하는 단계와,상기 결과물 전면에 상기 도전 플러그와 동일 재질의 금속막 및 산화막을 차례로 형성하는 단계와,상기 산화막 및 상기 금속막을 건식 식각하여 상기 상부 금속배선 측면에 상기 도전 플러그의 표면을 덮는 금속막-산화막 이중 스페이서를 형성하는 단계를 포함한 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1항에 있어서, 상기 금속막은 티타늄막을 화학기상증착하여 형성한 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1항에 있어서, 상기 건식 식각 공정은 CHF3 및 CF4가스를 활성화시킨 플라즈마를 이용한 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020069671A KR100935188B1 (ko) | 2002-11-11 | 2002-11-11 | 반도체 소자의 금속 배선 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020069671A KR100935188B1 (ko) | 2002-11-11 | 2002-11-11 | 반도체 소자의 금속 배선 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040041794A true KR20040041794A (ko) | 2004-05-20 |
| KR100935188B1 KR100935188B1 (ko) | 2010-01-06 |
Family
ID=37338655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020069671A KR100935188B1 (ko) | 2002-11-11 | 2002-11-11 | 반도체 소자의 금속 배선 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100935188B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101027554B1 (ko) * | 2008-09-18 | 2011-04-06 | 주식회사 동부하이텍 | 반도체 소자의 금속배선 형성방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101103550B1 (ko) * | 2004-07-15 | 2012-01-09 | 매그나칩 반도체 유한회사 | 반도체 소자의 금속배선 형성방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100193100B1 (ko) * | 1995-02-02 | 1999-06-15 | 모리시다 요이치 | 반도체장치 및 그 제조방법 |
| US5756396A (en) * | 1996-05-06 | 1998-05-26 | Taiwan Semiconductor Manufacturing Company Ltd | Method of making a multi-layer wiring structure having conductive sidewall etch stoppers and a stacked plug interconnect |
| KR100257481B1 (ko) * | 1997-12-19 | 2000-06-01 | 김영환 | 플러그 금속막을 구비한 반도체 소자의 금속배선 형성방법 |
| KR20010004996A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 반도체 소자의 제조 방법 |
| KR20030002529A (ko) * | 2001-06-29 | 2003-01-09 | 주식회사 하이닉스반도체 | 다층 배선 형성 방법 |
-
2002
- 2002-11-11 KR KR1020020069671A patent/KR100935188B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101027554B1 (ko) * | 2008-09-18 | 2011-04-06 | 주식회사 동부하이텍 | 반도체 소자의 금속배선 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100935188B1 (ko) | 2010-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6319821B1 (en) | Dual damascene approach for small geometry dimension | |
| JP3309783B2 (ja) | 半導体装置の製造方法 | |
| KR100419746B1 (ko) | 반도체소자의 다층 금속배선 형성방법 | |
| US6413438B1 (en) | Method of forming via hole by dry etching | |
| KR100935188B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR20030000137A (ko) | 반도체소자의 제조방법 | |
| US6831007B2 (en) | Method for forming metal line of Al/Cu structure | |
| KR100447970B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100403349B1 (ko) | 금속 배선과 비아 플러그의 연결 구조 및 그 형성 방법 | |
| KR0171977B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100393970B1 (ko) | 반도체 소자의 금속 콘택 형성방법 | |
| KR101181271B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR20030000483A (ko) | 반도체소자의 제조방법 | |
| KR0162140B1 (ko) | 콘택 홀 형성방법 | |
| KR100395907B1 (ko) | 반도체소자의 배선 형성방법 | |
| KR100226786B1 (ko) | 반도체소자의 배선 형성방법 | |
| KR100421278B1 (ko) | 반도체소자의 제조방법 | |
| KR20030043201A (ko) | 반도체 소자의 콘택 플러그 형성방법 | |
| KR20010081436A (ko) | 반도체 장치의 다마신 배선 형성 방법 | |
| KR100451989B1 (ko) | 반도체소자의 금속배선 형성방법 | |
| KR100248805B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100630568B1 (ko) | 반도체 소자의 금속배선 형성 방법 | |
| KR100400251B1 (ko) | 반도체 소자의 유기 반사 방지막 식각방법 | |
| KR20020053949A (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR20050002005A (ko) | 스토리지 노드 콘택홀 및 비트라인 절연막 스페이서를동시에 형성하는 반도체 소자 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121121 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20131118 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20141119 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |