KR20180005507A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법으로, 기판 상에 제1 도전 패턴 및 하드 마스크가 적층되는 복수의 도전 구조물들을 형성한다. 상기 도전 구조물들의 측벽 상에, 제1 스페이서, 희생 스페이서 및 제2 스페이서를 포함하는 예비 스페이서 구조물들을 형성한다. 상기 예비 스페이서 구조물들 사이의 적어도 일부 영역의 기판 상에 패드 구조물들을 형성하고, 상기 패드 구조물들 사이에는 상기 희생 스페이서의 상부를 노출하는 개구부를 형성한다. 상기 희생 스페이서의 상부를 노출하면서, 상기 패드 구조물들의 표면을 덮는 마스크 패턴을 형성한다. 그리고, 상기 희생 스페이서를 제거하여, 상기 제1 스페이서, 에어 스페이서 및 상기 제2 스페이서를 포함하는 스페이서 구조물을 형성한다. 상기 공정에 의하면, 상기 희생 스페이서를 제거하는 공정에서 패드 구조물의 표면이 노출되지 않으므로, 상기 도전 구조물 또는 패드 구조물의 불량이 감소될 수 있다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 배선 구조물을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근, 반도체 장치가 고집적화됨에 따라 비트 라인과 같은 배선들 사이의 간격이 매우 감소되고 있다. 이에 따라, 상기 배선들 사이에 기생 커패시턴스가 발생할 수 있다. 그러므로, 상기 기생 커패시턴스를 감소시킬 수 있는 배선 구조물 및 반도체 장치의 제조 방법이 요구되고 있다.
본 발명의 일 과제는 감소된 기생 커패시턴스를 갖는 배선 구조물을 포함하는 반도체 소자를 제공하는 것이다.
본 발명의 다른 과제는 감소된 기생 커패시턴스를 갖는 배선 구조물을 포함하는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 소자는, 기판 상에, 제1 도전 패턴 및 하드 마스크가 적층되는 복수의 도전 구조물들이 구비된다. 상기 도전 구조물들의 측벽 상에, 상기 도전 구조물의 측벽으로부터 순차적으로 적층된 제1 스페이서, 에어 스페이서 및 제2 스페이서를 포함하는 스페이서 구조물들이 구비된다. 상기 스페이서 구조물들 사이의 적어도 일부 영역의 기판 상에는 상기 도전 구조물들의 상부면보다 높은 상부면을 갖는 패드 구조물들이 구비된다. 상기 패드 구조물들의 상부 표면을 덮는 캡핑 패턴이 구비된다. 상기 패드 구조물들 사이에 위치하는 개구부는 상기 스페이서 구조물에 포함되는 에어 스페이서의 상부와 대향하게 배치될 수 있다.
본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 소자의 제조 방법은, 기판 상에 제1 도전 패턴 및 하드 마스크가 적층되는 복수의 도전 구조물들을 형성한다. 상기 도전 구조물들의 측벽 상에, 상기 도전 구조물들의 측벽으로부터 순차적으로 적층된 제1 스페이서, 희생 스페이서 및 제2 스페이서를 포함하는 예비 스페이서 구조물들을 형성한다. 상기 예비 스페이서 구조물들 사이의 적어도 일부 영역의 기판 상에 패드 구조물들을 형성하고, 상기 패드 구조물들 사이에는 상기 희생 스페이서의 상부를 노출하는 개구부를 형성한다. 상기 희생 스페이서의 상부를 노출하면서, 상기 패드 구조물들의 표면을 덮는 마스크 패턴을 형성한다. 그리고, 상기 희생 스페이서를 제거하여, 상기 제1 스페이서, 에어 스페이서 및 상기 제2 스페이서를 포함하는 스페이서 구조물을 형성한다.
본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 소자의 제조 방법은, 기판 상에 제1 도전 패턴 및 하드 마스크가 적층되는 도전 구조물을 형성한다. 상기 도전 구조물들의 측벽 상에, 상기 도전 구조물들의 측벽으로부터 순차적으로 적층된 제1 스페이서, 희생 스페이서 및 제2 스페이서를 포함하는 예비 스페이서 구조물들을 형성한다. 상기 예비 스페이서 구조물들 사이의 적어도 일부 영역의 기판 상에 패드 구조물을 형성하고, 상기 패드 구조물들 사이에는 상기 희생 스페이서의 적어도 일부를 노출하는 개구부를 형성한다. 상기 희생 스페이서를 제거하여, 상기 제1 스페이서, 에어 스페이서 및 상기 제2 스페이서를 포함하는 예비 스페이서 구조물을 형성한다. 상기 에어 스페이서 상부를 오픈하면서, 제1 및 제2 스페이서 상부 측벽, 상기 개구부 내부 표면 및 상기 패드 구조물 상에 마스크 패턴을 형성한다. 상기 마스크 패턴을 이용하여 상기 제1 및 제2 스페이서의 측벽을 식각하여 제3 및 제4 스페이서를 형성한다. 상기 제3 및 제4 스페이서의 표면 및 상기 개구부의 표면 상에 라이너막을 형성하여, 제3 스페이서, 제4 스페이서, 라이너막 및 에어 스페이서를 포함하는 스페이서 구조물을 형성한다. 그리고, 상기 라이너막 상에 상기 개구부 내부를 채우는 매립 절연막을 형성한다.
예시적인 실시예들에 따르면, 상기 에어 스페이서를 형성하기 위한 식각 공정에서, 패드 구조물의 표면이 외부로 노출되지 않으므로 갈바닉 부식을 억제할 수 있다. 이로인해, 기생 커패시턴스가 감소되는 스페이서 구조물을 포함하는 반도체 소자를 제공할 수 있다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 반도체 소자의 단면도 및 평면도이다.
도 2 내지 도 15는 예시적인 실시예들에 따른 배선 구조물을 포함하는 반도체 소자의 제조 방법을 설명하기 위한 단면도 및 평면도이다.
도 16은 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 17 내지 도 21은 예시적인 실시예들에 따른 배선 구조물을 포함하는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 22는 예시적인 실시예들에 따른 디램 소자를 설명하기 위한 단면도들이다.
도 23 내지 도 30은 본 발명의 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 31은 예시적인 실시예들에 따른 디램 소자의 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1a 및 도 1b는 예시적인 실시예들에 따른 반도체 소자의 단면도 및 평면도이다. 도 1a는 도 1b의 I-I' 부위를 절단한 단면도이다.
도 1a 및 도 1b를 참조하면, 상기 반도체 소자는 기판(100) 상에 배치된 도전 구조물(105), 상기 도전 구조물(105) 측벽 상에 제1 스페이서(106a), 에어 스페이서(122) 및 제2 스페이서(110)를 포함하는 스페이서 구조물(111a) 및 상기 스페이서 구조물들(111a)사이에 배치되는 패드 구조물(128)을 포함할 수 있다.
상기 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등 반도체 기판을 포함할 수 있다.
상기 도전 구조물(105)은 제1 도전 패턴(102) 및 하드 마스크(104)가 적층된 구조를 가질 수 있다. 상기 제1 도전 패턴(102)은 예를들어, 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 도전 패턴(102)은 폴리실리콘 패턴(102a) 및 금속 패턴(102b)이 적층될 수 있다. 일 예로, 상기 폴리실리콘 패턴(102a) 및 금속 패턴(102b) 사이에 배리어 패턴이 더 포함될 수 있다. 상기 금속 패턴(102b)은 예를들어, 텅스텐을 포함할 수 있다. 상기 하드 마스크(104)는 절연성을 가지며, 산화물과 높은 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 상기 하드 마스크(104)는 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 도전 구조물(105)은 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 복수의 도전 구조물(105)은 상기 제1 방향과 실질적으로 수직하는 제2 방향으로 서로 이격되면서 나란하게 배치될 수 있다.
상기 스페이서 구조물(111a)은 상기 도전 구조물(105) 측벽 상에 순차적으로 배치되는 제1 스페이서(106a), 에어 스페이서(122) 및 제2 스페이서(110)를 포함할 수 있다.
상기 제1 스페이서(106a)는 상기 도전 구조물(105) 측벽 상에 구비될 수 있다. 상기 제1 스페이서(106a)는 예를들어, 실리콘 질화물을 포함할 수 있다. 상기 제2 스페이서(110)는 상기 제1 스페이서(106a)와 이격되면서, 상기 제1 스페이서(106a)와 대향하도록 배치될 수 있다. 상기 제2 스페이서(110)는 상기 제1 스페이서(106a)와 실질적으로 동일한 물질을 포함할 수 있으며, 예를들어 실리콘 질화물을 포함할 수 있다. 따라서, 상기 제1 및 제2 스페이서들(106a, 110) 사이에는 에어 스페이서(122)가 구비될 수 있다. 예시적인 실시예에서, 상기 에어 스페이서(122)는 상기 도전 구조물(105)의 측벽을 둘러싸는 형상을 가질 수 있다. 상기 에어 스페이서(122)는 상기 도전 구조물(105)에서 서로 마주하는 제1 및 제2 측벽과 각각 대향하면서 상기 제1 방향으로 연장될 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 스페이서들(106a, 110)의 하부는 서로 연결된 구조를 가질 수 있다.
상기 에어 스페이서(122)는 낮은 유전율을 갖는 공기를 포함하므로, 상기 도전 구조물들(105) 사이 또는 상기 도전 구조물(105) 및 패드 구조물(128) 사이의 기생 커패시턴스가 감소될 수 있다. 따라서, 상기 도전 구조물(105)의 신호 전달 속도를 빠르게 할 수 있다.
상기 스페이서 구조물(111a) 사이의 갭 내부를 채우는 절연막(도시안됨)이 구비될 수 있다. 상기 절연막은 실리콘 질화물을 포함할 수 있다.
상기 패드 구조물(128)은 상기 스페이서 구조물(111a) 사이에 형성된 절연막을 관통하여 기판(100)의 적어도 일부의 표면 상에 형성될 수 있다. 즉, 상기 패드 구조물(128)은 상기 절연막을 관통하는 제1 개구부(도시안됨) 내부에 형성될 수 있다.
예시적인 실시예에서, 상기 패드 구조물(128)의 상부면은 상기 도전 구조물(105)의 최 상부면보다 높을 수 있다. 상기 패드 구조물(128)은 상기 패드 구조물(128)들 양 측에 배치된 스페이서 구조물들(111a) 중 어느 하나의 상부와 상기 도전 구조물의 상부면의 일부분을 덮을 수 있다.
예시적인 실시예에서, 상기 패드 구조물(128)은 상기 스페이서 구조물들(111a) 사이의 갭의 하부에 형성되는 제2 도전 패턴(112)과 상기 제2 도전 패턴(112) 상에 구비되는 제3 도전 패턴(114a)을 포함할 수 있다.
상기 제2 도전 패턴(112)의 상부면은 상기 도전 구조물(105)의 최상부면보다 낮게 위치할 수 있다. 상기 제2 도전 패턴(112)은 예를들어 폴리실리콘을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 도전 패턴(112)은 상기 기판(100)과 접촉할 수 있다.
상기 제3 도전 패턴(114a)은 상기 제2 도전 패턴(112)보다 저저항을 갖는 도전 물질을 포함할 수 있다. 상기 제3 도전 패턴(114a)은 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다. 예를들어, 상기 제3 도전 패턴(114a)은 텅스텐을 포함할 수 있다.
상기 제3 도전 패턴(114a)은 각각 고립된 섬 형상을 가질 수 있다. 상기 제3 도전 패턴(114a)의 상부면은 상기 도전 구조물(105)의 상부면보다 높게 위치할 수 있다. 상기 제3 도전 패턴(114a)은 상기 제2 도전 패턴(112)의 상부면과 접촉하고, 상기 스페이서 구조물(111a) 일부 표면 및 도전 구조물(105)의 상부면의 일부분을 과 덮을 수 있다.
상기 제3 도전 패턴들(114a) 사이에는 제2 개구부(116)가 정의될 수 있다. 상기 서로 이웃하는 상기 제3 도전 패턴들(114a) 사이의 제2 개구부(116)의 저면 아래에는 상기 에어 스페이서(122)가 위치할 수 있다. 즉, 상기 제2 개구부(116)는 상기 에어 스페이서(122)의 상부와 대향할 수 있다.
한편, 상기 제2 개구부(116)를 형성하는 공정에서, 상기 도전 구조물(105)의 상부 및 제1 및 제2 스페이서(106a, 110)의 상부가 일부 식각되므로, 상기 제2 개구부(116)와 상기 기판과 수직한 방향으로 대향하는 상기 스페이서 구조물(111a)의 단면과 상기 제2 개구부(116)와 상기 수직 방향으로 대향하지 않는 부위의 상기 스페이서 구조물(111a)의 단면은 서로 다를 수 있다. 상기 제2 개구부(116)의 저면은 상기 도전 구조물(105)의 최 상부면보다 낮을 수 있다.
즉, 상기 패드 구조물(128)이 형성되는 부위에서, 상기 도전 구조물(105)의 제1 측벽에 형성되는 스페이서 구조물(111a) 및 상기 제1 측벽과 대향하는 제2 측벽에 형성되는 스페이서 구조물(111a)의 단면 형상이 서로 다를 수 있다. 상기 제2 개구부(116)와 대향하는 부위의 스페이서 구조물(111a)의 높이는 상기 제2 개구부(116)와 대향하지 않는 부위의 스페이서 구조물(111a)의 높이보다 낮을 수 있다.
예시적인 실시예에서, 상기 제3 도전 패턴들(114a)은 벌집 구조(honeycomb structure) 배치를 가질 수 있다. 즉, 상기 제3 도전 패턴들(114a)은 정육각형의 꼭짓점 및 중심에 대응하는 위치에 배열될 수 있다. 상기 제3 도전 패턴들(114a)이 상기 벌집 구조 배치를 갖는 경우, 이웃하는 제3 도전 패턴들(114a) 간의 거리가 동일해져서 제3 도전 패턴들(114a)의 패터닝이 용이해지고 서로 간의 간섭이 감소될 수 있다. 예시적인 실시예에서, 상기 제3 도전 패턴들(114a)은 제2 방향으로 나란하게 배치될 수 있으며, 상기 제1 방향으로 지그 재그로 배치될 수 있다.
설명한 것과 같이, 상기 도전 구조물(105)의 측벽에 에어 스페이서(122)를 포함하는 스페이서 구조물(111a)이 형성되고, 상기 스페이서 구조물들(111a) 사이 갭 부위에는 제2 및 제3 도전 패턴들(112, 114a)이 적층되는 패드 구조물(128)이 형성될 수 있다.
상기 패드 구조물(128), 도전 구조물(105), 제1 및 제2 스페이서들(106a, 110) 및 절연막의 표면을 덮는 캡핑 패턴(118a)이 구비될 수 있다. 상기 캡핑 패턴(118a)은 상기 패드 구조물(128)에 포함되는 제3 도전 패턴(114a)을 보호하기 위하여 제공될 수 있다. 따라서, 상기 캡핑 패턴(118a)은 상기 제3 도전 패턴(114a)의 상부면 및 상기 제2 개구부(116)에 의해 노출된 상기 제3 도전 패턴(114a)의 측벽을 덮을 수 있다. 상기 캡핑 패턴(118a)은 절연 물질을 포함할 수 있으며, 예를들어 상기 하드 마스크와 실질적으로 동일한 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 캡핑 패턴(118a)은 실리콘 질화물을 포함할 수 있다. 상기 캡핑 패턴(118a)은 예를들어, 1 내지 100Å의 얇은 두께를 가질 수 있다.
상기 캡핑 패턴(118a) 및 상기 에어 스페이서(122) 상에는 상기 제2 개구부 내부를 매립하는 매립 절연막(130)이 구비될 수 있다. 상기 매립 절연막(130)은 상기 에어 스페이서(122) 상부를 덮는 형상을 갖고 상기 에어 스페이서(122) 내부를 채우지 않을 수 있다. 예시적인 실시예들에 있어서, 상기 매립 절연막(130)은 실리콘 질화물을 포함할 수 있다.
상기 반도체 소자는 상기 도전 구조물(105)의 측벽에 제1 스페이서(106a), 에어 스페이서(122) 및 제2 스페이서(110)가 차례로 적층되는 스페이서 구조물(111a)이 구비된다. 상기 에어 스페이서(122)는 제1 방향으로 연장될 수 있다. 또한, 상기 스페이서 구조물들 사이의 갭 부위의 적어도 일부 영역에는 제2 및 제3 도전 패턴들(112, 114)이 적층되는 패드 구조물(128)이 구비되고, 상기 제3 도전 패턴(114a)의 표면 상에는 상기 캡핑 패턴(118a)이 구비될 수 있다.
상기 반도체 소자는 에어 스페이서(122)가 구비됨에 따라 상기 도전 구조물들(105) 사이 및 상기 도전 구조물(105) 및 패드 구조물(128) 사이의 기생 커패시턴스가 감소될 수 있다. 또한, 상기 도전 구조물(105) 및 패드 구조물(128)의 부식이 감소될 수 있다.
도 2 내지 도 15는 예시적인 실시예들에 따른 배선 구조물을 포함하는 반도체 소자의 제조 방법을 설명하기 위한 단면도 및 평면도이다.
도 2 내지 도 7, 도 9, 도 11 내지 도 15는 단면도이고, 도 8 및 도 10은 평면도이다.
도 2를 참조하면, 기판(100) 상에 순차적으로 적층된 제1 도전 패턴(102) 및 하드 마스크(104)를 포함하는 도전 구조물(105)을 형성한다.
구체적으로, 상기 기판(100) 상에 제1 도전막 및 하드 마스크막을 형성하고, 포토레지스트 패턴을 이용하는 사진 식각 공정을 수행하여 상기 하드 마스크막을 패터닝하여 하드 마스크를 형성한다. 이 후, 상기 하드 마스크를 식각 마스크로 이용하여 상기 제1 도전막을 식각함으로써 상기 제1 도전 패턴(102) 및 하드 마스크(104)가 적층된 도전 구조물(105)을 형성할 수 있다.
예시적인 실시예에서, 상기 도전 구조물(105)은 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 복수의 도전 구조물들(105)은 상기 제1 방향과 실질적으로 수직하는 제2 방향으로 서로 이격되면서 나란하게 배치될 수 있다.
상기 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등 반도체 기판을 포함할 수 있다. 한편, 도시하지는 않았으나, 기판(100)에는 소자 분리막 또는 불순물 영역을 더 포함할 수도 있다.
상기 제1 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 형성할 수 있다. 예시적인 실시예에서, 상기 제1 도전막은 폴리실리콘막 및 금속막을 순차적으로 적층하여 형성할 수 있다. 이 경우, 상기 제1 도전 패턴(102)은 폴리실리콘 패턴(102a) 및 금속 패턴(102b)이 적층된 형상을 가질 수 있다. 예시적인 실시예에서, 상기 폴리실리콘막 및 금속막 사이에 베리어막을 더 형성할 수도 있다. 상기 금속 패턴(102b)은 예를들어, 텅스텐을 포함할 수 있다.
상기 하드 마스크막은 절연성을 가지며, 산화물과 높은 식각 선택성을 갖는 물질을 사용하여 형성할 수 있다. 예를 들어, 상기 하드 마스크막은 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있다.
도 3을 참조하면, 상기 기판(100) 및 도전 구조물(105)의 표면 상에 컨포멀하게 제1 스페이서막(106) 및 제1 희생막(108)을 순차적으로 형성한다.
상기 제1 스페이서막(106)은 하드 마스크(104)와 실질적으로 동일하거나 유사한 물질을 사용하여 형성할 수 있다. 상기 제1 희생막(108)은 후속 공정을 통해 제거되어 에어 스페이서로 제공될 수 있다. 따라서, 상기 제1 희생막(108)은 상기 제1 스페이서막(106)과 높은 식각 선택성을 갖는 물질을 사용하여 형성할 수 있다.
예시적인 실시예에서, 상기 제1 스페이서막(106)은 실리콘 질화물을 포함할 수 있고, 상기 제1 희생막(108)은 실리콘 산화물을 포함할 수 있다.
상기 제1 희생막은 예를들어, BPSG(Boro-Phospho-Silicate Glass), TOSZ(Tonen Silazene), USG(Undoped Silicate Glass), SOG(Spin On Glass), FOX(Flowable Oxide), TEOS(Tetra-Ethyl-Ortho-Silicate) 또는 HDP-CVD(High Density Plasma Chemical Vapor Deposition) 산화물 등을 포함할 수 있다. 상기 제1 스페이서막(106) 및 제1 희생막(108)은 화학 기상 증착법 또는 원자층 적층법을 사용하여 형성할 수 있다.
도 4를 참조하면, 상기 제1 스페이서막(106) 및 제1 희생막(108)을 이방성 식각하여 상기 도전 구조물(105)의 측벽 상에 제1 스페이서(106a) 및 희생 스페이서(108a)를 형성한다. 상기 이방성 식각 공정은 건식 식각 공정을 포함할 수 있다.
도 5를 참조하면, 상기 희생 스페이서(108a)의 표면 상에 제2 스페이서(110)를 형성한다. 따라서, 상기 도전 구조물(105)의 측벽 상에는 제1 스페이서(106a), 희생 스페이서(108a) 및 제2 스페이서(110)가 순차적으로 적층된 예비 스페이서 구조물(111)이 형성될 수 있다.
구체적으로, 상기 도전 구조물(105), 희생 스페이서(108a) 및 제1 스페이서(106a)의 표면 상에 컨포멀하게 제2 스페이서막을 형성할 수 있다. 상기 제2 스페이서막은 화학 기상 증착법 또는 원자층 적층법을 사용하여 형성할 수 있다. 예시적인 실시예에서, 상기 제2 스페이서막은 상기 제1 스페이서(106a)와 실질적으로 동일한 물질로 형성할 수 있다. 이 후, 상기 제2 스페이서막을 이방성 식각함으로써, 상기 희생 스페이서(108a) 표면 상에 제2 스페이서(110)를 형성할 수 있다.
도 6을 참조하면, 상기 예비 스페이서 구조물(111) 사이의 공간을 채우는 절연막(도시안됨)을 형성하고, 상기 절연막의 일부분을 식각하여 제1 개구부(도시안됨)를 형성한다. 상기 제1 개구부의 하부를 채우는 제2 도전 패턴(112)을 형성할 수 있다. 따라서, 상기 제2 도전 패턴(112)은 상기 기판의 일부 영역 상에 형성될 수 있다.
상기 제2 도전 패턴(112)을 형성하기 위하여, 상기 제1 개구부를 완전하게 채우면서 상기 도전 구조물(105) 상에 제2 도전막을 형성한다. 상기 제2 도전막은 예를들어 폴리실리콘을 포함할 수 있다. 상기 제2 도전막을 에치백하여, 상기 제2 도전막의 상부를 제거함으로써 상기 제2 도전 패턴(112)을 형성할 수 있다. 일부 실시예에서, 상기 도전 구조물(105)의 상부면이 노출되도록 상기 제2 도전막의 상부를 먼저 화학 기계적 연마 공정을 통해 연마한 다음, 상기 제2 도전막을 에치백하여 상기 제2 도전 패턴(112)을 형성할 수도 있다.
상기 제2 도전 패턴(112)은 상기 도전 구조물(105)의 상부면보다 낮은 상부면을 가질 수 있다.
도 7 및 도 8을 참조하면, 상기 제2 도전 패턴(112), 절연막 및 상기 도전 구조물(105) 상에 상기 예비 스페이서 구조물들(111) 사이의 공간을 완전하게 채우도록 제3 도전막(114)을 형성한다.
상기 제3 도전막(114)은 상기 제2 도전 패턴(112)보다 저저항을 갖는 도전 물질을 포함할 수 있다. 상기 제3 도전막(114)은 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 형성할 수 있다. 예를들어, 상기 제3 도전막(114)은 텅스텐을 포함할 수 있다. 상기 제3 도전막(114)은 화학 기상 증착공정, 원자층 적층 공정 또는 물리기상 증착 공정으로 형성할 수 있다.
도 9 및 도 10을 참조하면, 상기 제3 도전막(114)을 패터닝하여 상기 제2 도전 패턴(112) 상에 제3 도전 패턴(114a)을 형성한다. 상기 공정에 의해, 제2 및 제3 도전 패턴들(112, 114a)이 적층되는 패드 구조물(128)이 형성될 수 있다. 상기 제3 도전 패턴(114a)은 패드 패턴으로 제공될 수 있다.
상기 제3 도전 패턴(114a)은 각각 고립된 섬 형상을 가질 수 있으며, 복수개가 구비될 수 있다. 상기 제3 도전 패턴들(114a) 사이에는 제2 개구부(116)가 형성될 수 있다. 상기 제2 개구부(116)의 저면은 상기 도전 구조물의 최 상부면보다 낮게 위치할 수 있다.
상기 제3 도전 패턴(114a)은 상기 도전 구조물(105)의 상부면의 일 부분, 예비 스페이서 구조물(111)의 일 부분 및 제2 도전 패턴(112) 상부면의 일 부분과 접하도록 형성될 수 있다. 그러므로, 상기 제3 도전 패턴(114a)은 상기 제2 도전 패턴(112)과 전기적으로 연결될 수 있다.
상기 제3 도전 패턴(114a)을 형성하기 위한 식각 공정에서, 상기 예비 스페이서 구조물(111)의 상부면의 일 부분 및 상기 도전 구조물(105)의 상부면의 일 부분이 함께 식각될 수 있다. 따라서, 서로 이웃하는 상기 제3 도전 패턴들(114a) 사이에는 상기 예비 스페이서 구조물(111)의 상부면의 일 부분 및 상기 도전 구조물(105)의 상부면의 일 부분이 노출될 수 있다. 즉, 상기 제2 개구부(116)의 저면에는 상기 예비 스페이서 구조물(111)에 포함되는 희생 스페이서(108a)의 적어도 일부가 노출될 수 있다.
상기 도전 구조물(105)의 상부의 일부 및 상기 예비 스페이서 구조물(111)의 상부의 일부가 식각됨에 따라, 상기 제2 개구부(116)가 형성되는 부위에서 상기 예비 스페이서 구조물(111)의 단면과 상기 제2 개구부(116)가 형성되지 않는 부위의 예비 스페이서 구조물(111)의 단면은 서로 다를 수 있다. 상기 제2 개구부(116)의 저면은 상기 도전 구조물(105)의 최 상부면보다 낮을 수 있다.
예시적인 실시예에서, 상기 제3 도전 패턴들(114a)은 벌집 구조(honeycomb structure) 배치를 가질 수 있다. 즉, 상기 제3 도전 패턴들(114a)은 정육각형의 꼭짓점 및 중심에 대응하는 위치에 배열될 수 있다. 예시적인 실시예에서, 상기 제3 도전 패턴들(114a)은 제2 방향으로 나란하게 배치될 수 있으며, 상기 제1 방향으로 지그 재그로 배치될 수 있다.
도 11을 참조하면, 상기 제3 도전 패턴(114a)의 표면 및 상기 제2 개구부(116)에 의해 노출되는 예비 스페이서 구조물(111) 및 도전 구조물(105)의 표면 상에 컨포멀하게 제1 캡핑막(118)을 형성한다. 상기 제1 캡핑막 상에 제1 마스크막(120)을 형성한다.
상기 제1 캡핑막(118)은 상기 제3 도전 패턴(114a)의 표면을 보호하기 위하여 제공될 수 있다. 상기 제1 캡핑막(118)은 절연 물질을 포함할 수 있으며, 예를들어 상기 하드 마스크와 실질적으로 동일한 물질을 사용하여 형성할 수 있다. 예시적인 실시예에서, 상기 제1 캡핑막(118)은 실리콘 질화물을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 캡핑막(118)은 스탭커버러지 특성이 우수한 증착 특성을 갖는 원자층 적층 공정을 통해 형성할 수 있다. 상기 제1 캡핑막(118)은 예를들어, 1 내지 100Å의 얇은 두께로 형성할 수 있다.
상기 제1 마스크막(120)은 상기 제3 도전 패턴(114a)의 상부면에서 제1 두께를 갖고, 상기 제2 개구부(116)의 측벽 및 저면 상에서는 상기 제1 두께보다 얇은 제2 두께를 가지도록 형성될 수 있다.
상기 제1 마스크막(120)은 후속 공정에서 에어 스페이서를 형성하기 위한 식각 마스크로 제공될 수 있다. 상기 제1 마스크막(120)은 스탭커버러지 특성이 좋지 않아서 선택적인 증착이 가능하고, 용이하게 제거될 수 있으며, 상기 희생 스페이서(108a)에 대해 식각 선택성을 갖는 물질을 사용하여 형성할 수 있다. 예시적인 실시예에서, 상기 제1 마스크막(120)은 탄소를 포함할 수 있다. 예를들어, 상기 제1 마스크막(120)은 비정질 탄소막(amorphous carbon layer, ACL)으로 형성할 수 있으며, 저압 화학기상 증착 공정(LP-CVD)을 통해 형성할 수 있다.
상기 제1 마스크막(120)은 상기 제1 캡핑막(118)보다 두껍게 형성될 수 있다. 상기 제1 마스크막(120)은 상기 제2 개구부(116) 내부를 완전하게 매립하지 않도록 형성될 수 있다. 예시적인 실시예에서, 상기 제1 마스크막(120)은 상기 제3 도전 패턴(114a)의 상부면 상에서 300 내지 3000Å의 두께를 갖도록 형성할 수 있다.
도 12를 참조하면, 상기 제1 마스크막(120) 및 제1 캡핑막(118)을 식각하여, 제1 마스크 패턴(120a) 및 캡핑 패턴(118a)을 각각 형성한다. 상기 식각 공정은 이방성 식각 공정을 포함할 수 있다. 상기 식각 공정은 상기 제2 개구부(116) 저면에 상기 희생 스페이서(108a)의 상부면이 노출되도록 수행할 수 있다. 또한, 상기 식각 공정을 수행하여 형성된 상기 제1 마스크 패턴(120a)은 상기 제3 도전 패턴(114a)의 표면을 덮을 수 있다.
구체적으로, 상기 제2 개구부(116) 저면에 상기 제1 캡핑막(118)이 노출되도록 상기 제1 마스크막을 이방성 식각한다. 상기 이방성 공정을 수행하면, 상기 제3 도전 패턴(114a)의 상부면 및 상기 제2 개구부(116) 저면에 형성된 제1 마스크막(120)이 식각된다. 그런데, 상기 제1 마스크막(120)은 상기 제3 도전 패턴(114a)의 상부면에서 제1 두께를 갖고, 상기 제2 개구부(116)의 측벽 및 저면 상에서는 상기 제1 두께보다 얇은 상기 제2 두께를 가진다. 때문에, 상기 제2 개구부(116) 저면에 상기 제1 캡핑막(118)이 노출되도록 식각 공정을 수행하면, 상기 제3 도전 패턴(114a) 상부면 및 제2 개구부(116)의 측벽 상에는 제1 마스크막이 남아있게 되어 제1 마스크 패턴(120a)이 형성될 수 있다.
계속하여, 상기 제2 개구부(116) 저면에 노출된 제1 캡핑막(118)을 이방성 식각 공정을 통해 제거하면, 상기 제2 개구부(116) 저면에는 상기 희생 스페이서(108a)의 상부면이 노출될 수 있다. 또한, 상기 제3 도전 패턴(114a) 표면 및 제2 개구부(116)의 측벽 상에는 캡핑 패턴(118a) 및 상기 제1 마스크 패턴(120a)이 형성될 수 있다.
상기 공정을 수행하면, 상기 제3 도전 패턴(114a)의 표면 상에는 상기 캡핑 패턴(118a) 및 상기 제1 마스크 패턴(120a)이 형성되므로, 상기 제3 도전 패턴(114a)의 표면은 노출되지 않을 수 있다.
도 13을 참조하면, 상기 희생 스페이서(108a)를 습식 식각 공정을 통해 제거하여 에어 스페이서(122)를 형성한다.
상기 습식 식각 공정을 수행하면, 식각액은 상기 제2 개구부(116)에 의해 노출되는 희생 스페이서(108a)로 침투하여 상기 희생 스페이서(108a)를 등방성으로 식각하므로, 상기 희생 스페이서(108a)가 모두 제거될 수 있다. 따라서, 상기 에어 스페이서(122)는 상기 제1 및 제2 스페이서들(106a, 110) 사이에 배치되며, 상기 제1 방향으로 연장될 수 있다. 상기 에어 스페이서(122)의 상부의 일부분은 상기 제2 개구부(116)와 연통될 수 있다.
예시적인 실시예들에 있어서, 상기 희생 스페이서(108a)는 불산(HF)을 포함하는 식각액을 사용하여 식각할 수 있다. 예를들어, LAL 용액 및/또는 BOE(Buffer Oxide Etchant) 용액을 식각액으로 사용할 수 있다. 상기 LAL용액은 물, 불화수소 및 불화수소암모늄을 포함할 수 있다. 상기 습식 식각 공정에 의하면, 상기 희생 스페이서(108a)를 간단한 공정으로 완전하게 제거할 수 있다.
그런데, 상기 식각액은 전해질 용액일 수 있으며, 상기 전해질 용액 내에서 금속 물질 또는 금속 패턴들이 서로 대향하게 배치되는 경우, 금속 간의 전위차에 의해 전자의 이동이 발생할 수 있다. 따라서, 상기 전자의 이동에 의해 금속이 부식되는 갈바닉 부식이 발생될 수 있다. 예를들어, 상기 희생 스페이서(108a)를 제거하는 공정에서, 상기 제3 도전 패턴과 식각액이 서로 접촉되고, 상기 도전 구조물로 상기 식각액이 일부 침투하면, 도전 구조물과 상기 제3 도전 패턴에서 갈바닉 부식 구조가 형성되어 상기 도전 구조물 및/또는 상기 제3 도전 패턴에서 부식이 발생될 수 있다.
그러나, 상기 설명한 것과 같이, 상기 제3 도전 패턴(114a)의 표면은 상기 캡핑 패턴(118a) 및 상기 제1 마스크 패턴(120a)에 의해 덮혀있다. 때문에, 상기 희생 스페이서를 제거하는 공정에서 상기 제3 도전 패턴(114a)의 표면은 상기 식각액과 접촉되지 않을 수 있고, 이로인해 상기 갈바닉 부식이 발생되지 않을 수 있다.
만일, 상기 희생 스페이서를 제거하기 이 전에 상기 희생 스페이서 이외의 패턴들 또는 구조물이 노출되는 경우, 상기 희생 스페이서를 제거하는 공정에서 상기 패턴들 또는 구조물이 손상될 수 있다. 때문에, 상기 희생 스페이서(108a)를 제거하는 공정을 수행하기 이 전에, 상기 기판의 일부 영역(예를들어, 페리 회로 영역)을 마스킹하기 위한 포토레지스트 패턴을 형성하는 공정이 더 수행될 수 있다.
그러나, 본 실시예의 경우, 상기 캡핑 패턴(118a) 및 제1 마스크 패턴(120a)은 상기 제2 개구부(116) 저면의 일부를 제외하고, 상기 도전 구조물(105) 및 제3 도전 패턴(114a)을 포함하는 구조물의 표면을 덮을 수 있다. 즉, 상기 제1 마스크 패턴(120a)은 상기 기판(100)의 일부 영역을 마스킹하는 포토레지스트 패턴을 대체할 수 있다. 그러므로, 상기 포토레지스트 패턴을 형성하는 공정이 생략될 수 있어 공정이 단순화될 수 있다.
도 14를 참조하면, 상기 제1 마스크 패턴(120a)을 제거한다. 예시적인 실시예에 있어서, 상기 제1 마스크 패턴(120a)은 산소 플라즈마를 이용하는 에싱 공정을 통해 완전하게 제거될 수 있다.
이 때, 상기 캡핑 패턴(118a)은 제거되지 않을 수 있다. 따라서, 상기 캡핑 패턴(118a)은 상기 제3 도전 패턴(114a)의 측벽 및 상부면과, 상기 제2 개구부(116)의 내부 표면을 덮을 수 있다. 이와같이, 상기 제3 도전 패턴(114a)의 표면은 상기 캡핑 패턴(118a)에 의해 보호될 수 있다.
도 15를 참조하면, 상기 캡핑 패턴(118a) 상에, 상기 에어 스페이서(122)를 매립하지 않으면서, 상기 제2 개구부(116) 내부를 매립하는 매립 절연막(130)을 형성한다. 예시적인 실시예들에 있어서, 상기 매립 절연막(130)은 실리콘 질화물을 포함할 수 있다. 일 예로, 상기 매립 절연막(130)은 화학 기상 증착 공정을 통해 형성할 수 있다.
상기 매립 절연막(130)은 상기 에어 스페이서(122) 상부를 덮을 수 있으며, 이로인해 상기 도전 구조물(105)의 측벽에는 제1 스페이서(106a), 에어 스페이서(122) 및 제2 스페이서(110)가 차례로 적층되는 스페이서 구조물(111a)이 형성될 수 있다.
설명한 것과 같이, 상기 도전 구조물(105) 측벽에 에어 스페이서(122)를 포함하는 스페이서 구조물(111a)이 형성되고, 상기 스페이서 구조물들(111a) 사이의 갭 부위에는 제2 및 제3 도전 패턴들(112, 114a)이 적층되는 패드 구조물(128)이 형성될 수 있다. 상기 패드 구조물(128)이 형성되는 부위에서는, 상기 도전 구조물(105)의 제1 측벽에 형성되는 스페이서 구조물 및 상기 제1 측벽과 대향하는 제2 측벽에 형성되는 스페이서 구조물의 단면 형상이 서로 다를 수 있다.
도 16은 예시적인 실시예들에 따른 반도체 소자의 단면도이다.
도 16에 도시된 반도체 소자는 스페이서 구조물의 형상을 제외하고는 도 1a 및 도 1b에 도시된 반도체 소자와 실질적으로 동일할 수 있다.
도 16을 참조하면, 상기 반도체 소자는 기판(100) 상에 배치된 도전 구조물(105), 상기 도전 구조물(105) 측벽 상에 제3 스페이서(106b), 라이너막(152b), 에어 스페이서(122) 및 제4 스페이서(110a)를 포함하는 스페이서 구조물(109) 및 상기 스페이서 구조물(109) 사이에 배치되는 패드 구조물(128)을 포함할 수 있다. 상기 패드 구조물들(128) 사이에는 매립 절연막(152a)이 구비될 수 있다.
상기 스페이서 구조물(109)은 상기 도전 구조물(155) 측벽 상에 구비되며 제1 방향으로 연장될 수 있다. 상기 스페이서 구조물들(109) 사이의 일부 영역의 기판(100) 상에는 상기 패드 구조물(128)이 형성될 수 있다.
상기 패드 구조물(128)이 형성되는 부위에서, 상기 도전 구조물(105)의 제1 측벽에 형성되는 스페이서 구조물(109) 및 상기 제1 측벽과 대향하는 제2 측벽에 형성되는 스페이서 구조물(109)의 단면 형상은 서로 다를 수 있다. 즉, 상기 패드 구조물들(128) 사이에는 제2 개구부(116)가 구비되며, 상기 스페이서 구조물(109)은 상기 제2 개구부(116)의 저면과 대향하는 제1 부위와 상기 제2 개구부(116)의 저면과 대향하지 않는 제2 부위를 포함할 수 있다. 즉, 상기 스페이서 구조물(109)의 제2 부위는 상기 패드 구조물(128)에 의해 덮혀 있을 수 있다. 상기 스페이서 구조물(109)의 제1 부위의 높이는 상기 스페이서 구조물(109)의 제2 부위의 높이보다 낮을 수 있다.
상기 스페이서 구조물(109)의 제1 부위에 형성되는 제3 및 제4 스페이서들(106b, 110a)은 서로 마주하면서 상부의 측벽부가 돌출되는 형상을 가질 수 있다. 그러나, 상기 제3 및 제4 스페이서들(106b, 110a)의 돌출되는 부위는 서로 접촉하지 않고 이격될 수 있다. 상기 제3 및 제4 스페이서들(106b, 110a)의 돌출부 사이는 제3 폭을 가질 수 있고, 상기 돌출부 아래의 상기 제3 및 제4 스페이서들(106b, 110a) 사이는 상기 제3 폭보다 넓은 제4 폭을 가질 수 있다. 한편, 상기 스페이서 구조물(109)의 제2 부위에 형성되는 제3 및 제4 스페이서들(106b, 110a)의 상부는 돌출부가 구비되지 않을 수 있다.
상기 제3 및 제4 스페이서(106b, 110a)의 하부는 서로 연결된 형상을 가질 수 있다. 상기 라이너막(152b)은 상기 제3 및 제4 스페이서(106b, 110a)의 표면을 따라 구비될 수 있다. 상기 제3 및 제4 스페이서(106b, 110a) 표면 상에 형성된 라이너막(152b) 사이에 상기 에어 스페이서(122)가 구비될 수 있다. 상기 라이너막(152b)이 구비됨에 따라 상기 에어 스페이서(122)의 폭이 좁아질 수 있다. 예시적인 실시예에서, 상기 라이너막(152b)의 두께는 상기 제3 폭의 1/2 이 될 수 있다.
상기 라이너막(152b)은 상기 캡핑 패턴(118a) 상에 형성될 수 있다
상기 라이너막(152b)은 상기 매립 절연막(152a)과 실질적으로 동일한 물질일 수 있다. 상기 라이너막(152b)은 예를들어 실리콘 질화물을 포함할 수 있다.
상기 매립 절연막(152a)은 상기 라이너막(152b)상에 구비되고, 상기 제2 개구부(116)의 내부를 매립할 수 있다. 상기 매립 절연막(152a)은 실리콘 질화물을 포함할 수 있다. 상기 매립 절연막(152a)에는 보이드가 포함되지 않을 수 있다.
도 17 내지 도 19는 예시적인 실시예들에 따른 배선 구조물을 포함하는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
먼저, 도 2 내지 도 14를 참조로 설명한 공정을 동일하게 형성하여, 도 14에 도시된 구조를 형성할 수 있다.
도 17을 참조하면, 상기 캡핑 패턴(118a)의 표면 상에 제2 마스크막(150)을 형성한다. 상기 제2 마스크막(150)은 상기 제1 및 제2 스페이서들(106a, 110)의 상부 측벽 상에도 일부 형성될 수 있다. 그러나, 상기 제2 마스크막(150)에 의해 상기 에어 스페이서(122)의 상부가 덮히지 않도록 하여, 상기 제2 마스크막(150)이 형성된 상태에서 상기 에어 스페이서(122)의 상부가 오픈된 상태가 되도록 할 수 있다.
상기 제2 마스크막(150)은 상기 에어 스페이서(122)의 폭을 확장하기 위한 후속의 식각 공정에서 식각 마스크로 사용될 수 있다. 상기 제2 마스크막(150)은 스탭커버러지 특성이 좋지 않아서 선택적인 증착이 가능하고, 용이하게 제거될 수 있으며, 후속의 식각 공정에서 거의 식각되지 않은 물질을 사용하여 형성할 수 있다.
예시적인 실시예에서, 상기 제2 마스크막(150)은 탄소를 포함할 수 있다. 예를들어, 상기 제2 마스크막(150)은 비정질 탄소막(amorphous carbon layer, ACL)으로 형성할 수 있으며, 저압 화학기상 증착 공정(LP-CVD)을 통해 형성할 수 있다.
예시적인 실시예에서, 상기 제2 마스크막(150)은 상기 제3 도전 패턴(114a)의 상부면 상에서 100 내지 1000Å의 두께를 갖도록 형성할 수 있다.
도 18을 참조하면, 상기 제2 마스크막(150)을 식각 마스크로 사용하여 상기 제1 및 제2 스페이서들(106a, 110)의 두께가 감소되도록 상기 제1 및 제2 스페이서(106a, 110)의 일부분을 식각하여 제3 및 제4 스페이서(106b, 110a)를 형성한다.
상기 제1 및 제2 스페이서(106a, 110)는 완전히 식각되지 않고 남아있어야 하기 때문에, 매우 미세한 두께로 식각될 수 있다. 예를들어, 상기 제1 및 제2 스페이서(106a, 110)는 각각 1 내지 30Å이하로 매우 미세한 두께로 식각될 수 있다. 상기 제1 및 제2 스페이서(106a, 110)는 습식 식각 공정을 통해 식각될 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 스페이서(106a, 110)는 불산(HF)을 포함하는 식각액을 사용하여 식각할 수 있다. 예를들어, LAL 용액 및/또는 BOE(Buffer Oxide Etchant) 용액을 식각액으로 사용할 수 있다. 상기 LAL용액을 사용하는 경우, 실리콘 질화물을 포함하는 제1 및 제2 스페이서들(106a, 110)이 1분당 10Å 이내로 매우 미세하게 식각될 수 있다. 따라서, 상기 LAL 용액을 사용하여 상기 제1 및 제2 스페이서(106a, 110)에 비해 감소된 폭을 갖는 제3 및 제4 스페이서(106b, 110a)를 형성할 수 있다. 이로인해, 그 사이에 위치하는 에어 스페이서(122)의 폭이 확장될 수 있다.
한편, 상기 제2 개구부(116) 저면 아래에 위치하는 상기 제1 및 제2 스페이서(106a, 110)의 상부 측벽에는 상기 제2 마스크막(150)이 일부 덮혀있다. 때문에, 상기 제1 및 제2 스페이서(106a, 110)의 상부 측벽은 상기 식각 공정에서 식각되지 않아서 폭이 그대로 유지될 수 있다. 따라서, 상기 제3 및 제4 스페이서(106b, 110a)의 상부 측벽 부위(A)는 서로 마주하면서 돌출되는 형상을 가질 수 있다.
상기 제3 및 제4 스페이서(106b, 110a) 상부의 돌출부 사이는 제3 폭을 가질 수 있고, 상기 돌출부 아래의 상기 제3 및 제4 스페이서(106b, 110a) 사이는 상기 제3 폭보다 넓은 제4 폭을 가질 수 있다.
도 19를 참조하면, 상기 제2 마스크막(150)을 제거한다. 예시적인 실시예에 있어서, 상기 제2 마스크막(150)은 산소 플라즈마를 이용하는 에싱 공정을 통해 완전하게 제거될 수 있다.
도 20을 참조하면, 상기 제3 및 제4 스페이서 표면 및 캡핑 패턴을 따라 컨포멀하게 라이너막을 형성한다.
상기 라이너막(152b)은 상기 제3 및 제4 스페이서들(106b, 110a) 사이를 채우지 않도록 형성할 수 있고, 이로인해 상기 제3 및 제4 스페이서들(106b, 110a) 사이에 에어 스페이서(122)가 형성될 수 있다.
상기 라이너막(152b)은 스텝 커버러지 특성이 우수한 증착 공정을 통해 형성할 수 있다. 예시적인 실시예에서, 상기 라이너막(152b)은 원자층 적층법을 통해 형성할 수 있다. 상기 라이너막(152b)은 예를들어 실리콘 질화막으로 형성할 수 있다.
상기 실리콘 질화막이 상기 제3 폭의 1/2의 두께만큼 증착되면, 상기 제3 및 제4 스페이서(106b, 110a) 상부의 돌출부 사이가 상기 실리콘 질화막에 의해 매립되어 상기 에어 스페이서(122)의 상부가 닫히게 된다. 따라서, 상기 도전 구조물의 측벽에는 제3 스페이서(106b), 라이너막(152b), 에어 스페이서(122) 및 제4 스페이서(110a)를 포함하는 스페이서 구조물이 형성될 수 있다.
도 21을 참조하면, 상기 라이너막 상에 상기 제2 개구부(116) 내부를 완전히 채우는 매립 절연막(152a)을 형성한다. 상기 매립 절연막(152a)은 상기 원자층 적층법을 통해 상기 제2 개구부(116) 내부가 완전하게 채워지도록 실리콘 질화막을 증착하여 형성할 수 있다.
예시적인 실시예에서, 상기 매립 절연막(152a) 및 라이너막(152b)은 동일한 증착 공정을 통해 형성될 수 있으며, 실질적으로 동일한 물질을 포함할 수 있다. 예를들어, 상기 매립 절연막(152a) 및 라이너막(152b)은 실리콘 질화물을 포함할 수 있다.
상기 라이너막을 형성하는 공정에서, 상기 에어 스페이서(122)의 상부가 닫힌 상태이므로, 상기 에어 스페이서(122) 내에는 더 이상 실리콘 질화막이 형성되지 않고, 상기 제2 개구부(116) 내부 및 제3 도전 패턴(114a) 상에 실리콘 질화막이 형성될 수 있다. 상기 원자층 적층법을 통해 형성하는 경우 막의 스텝 커버러지 특성이 우수하므로, 상기 제2 개구부(116) 내부에 형성되는 매립 절연막(152a)에는 보이드가 포함되지 않을 수 있다.
이와같이, 상부에 측방으로 돌출되는 부위를 포함하는 상기 제3 및 제4 스페이서들(106b, 110a)을 형성할 수 있다. 따라서, 에어 스페이서를 포함하는 스페이서 구조물을 형성하면서, 상기 제2 개구부(116) 내부에 보이드가 포함되지 않는 매립 절연막(152a)이 형성될 수 있다.
상기 매립 절연막에 보이드가 생성되는 경우, 후속 공정을 진행하면서 보이드의 크기가 커질 수 있고 이에 따라 상기 보이드 부위로 상기 제3 도전 패턴의 일부가 노출되는 불량이 발생될 수 있다. 또한, 후속 공정에서 상기 보이드 부위를 통해 오염 물질이 유입되어 반도체 소자의 동작 불량 또는 신뢰성 불량이 야기될 수 있다.
그러나, 본 실시예에서, 상기 제2 개구부(116) 내부는 원자층 적층 공정을 통해 상기 매립 절연막을 형성할 수 있어 상기 매립 절연막에 보이드가 없는 구조의 반도체 소자를 제조할 수 있다.
상기 도전 구조물은 반도체 소자의 배선으로 다양하게 사용될 수 있다. 일 예로, 상기 도전 구조물은 디램 소자의 비트 라인 구조물로 사용될 수 있으며, 이하에서는 이에 대해 설명한다.
도 22는 예시적인 실시예들에 따른 디램 소자를 설명하기 위한 단면도들이다.
도 22를 참조하면, 상기 반도체 소자는 기판(200), 게이트 구조물, 비트 라인 콘택(228a, 222a), 비트 라인 구조물(236), 스페이서 구조물(245a), 패드 구조물(253) 및 커패시터(274)를 포함할 수 있다.
상기 기판(200)은 상부에 소자 분리 패턴(204)을 포함할 수 있으며, 이에 따라 기판(200)에서 소자 분리 패턴(204)이 형성된 영역은 필드 영역으로 정의될 수 있고, 소자 분리 패턴(204)이 형성되지 않은 영역은 액티브 영역(206)으로 정의될 수 있다. 소자 분리 패턴(204)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 게이트 구조물은 도 24를 참조로 설명한다.
도 24를 참조하면, 상기 게이트 구조물(216)은 기판(200) 상부에 매립되고, 게이트 절연막(210), 게이트 전극(212) 및 제1 캡핑 패턴(214)이 적층될 수 있다. 상기 게이트 절연막(210)은 상기 게이트 전극(212)의 측벽과 저면을 둘러싸는 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 상기 게이트 구조물(216)은 상기 제2 방향으로 연장되고 상기 제1 방향으로 복수 개가 형성될 수 있다. 상기 게이트 구조물(216)에 인접한 액티브 영역의 상부에는 불순물 영역(도시안됨)이 구비될 수 있다. 상기 게이트 구조물(216) 및 상기 불순물 영역은 트랜지스터로 정의될 수 있다.
다시, 도 22를 참조하면, 상기 비트 라인 콘택(228a, 222a)은 기판에 형성된 리세스(226) 내부 및 패드 절연 패턴(220) 상에 형성될 수 있다. 상기 비트 라인 콘택(228a, 222a)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
상기 비트 라인 구조물(236)은 상기 비트 라인 콘택(228a, 222a) 상에 형성될 수 있다. 상기 비트 라인 구조물(236)은 도 1을 참조로 설명한 도전 구조물과 실질적으로 동일한 구조를 가질 수 있다.
즉, 상기 비트 라인 구조물(236)은 제1 도전 패턴(230a, 230b) 및 하드 마스크(234)가 적층된 구조를 가질 수 있다. 예시적인 실시예에서, 상기 제1 도전 패턴은 폴리실리콘 패턴(230a) 및 금속 패턴(230b)이 적층될 수 있다. 상기 비트 라인구조물(236)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다.
상기 스페이서 구조물(245a)은 도 1을 참조로 설명한 스페이서 구조물과 실질적으로 동일한 구조를 가질 수 있다.
즉, 상기 스페이서 구조물(245a)은 상기 비트 라인 구조물(236) 및 비트 라인 콘택(228a, 222a)의 측벽 상에 순차적으로 배치되는 제1 스페이서(240), 에어 스페이서(270) 및 제2 스페이서(244)를 포함할 수 있다.
상기 스페이서 구조물(245a) 사이의 갭 내부에는 절연막(도시안됨)이 구비될 수 있다. 상기 절연막은 실리콘 질화물을 포함할 수 있다.
상기 패드 구조물(253)은 상기 스페이서 구조물들(245a) 사이에 형성된 절연막을 관통하여 기판(200)의 일부의 표면 상에 형성될 수 있다. 상기 패드 구조물(253)은 도 1을 참조로 설명한 패드 구조물과 실질적으로 동일한 구조를 가질 수 있다.
예시적인 실시예에서, 상기 패드 구조물(253)은 상기 스페이서 구조물들(245a) 사이의 갭의 하부에 형성되는 제2 도전 패턴(250)과 상기 제2 도전 패턴(250) 상에 구비되는 제3 도전 패턴(252)을 포함할 수 있다. 상기 패드 구조물(253)은 벌집 구조 배치를 가질 수 있다.
상기 패드 구조물(253), 비트 라인 구조물(236), 스페이서 구조물(245a) 및 절연막의 표면을 덮는 제2 캡핑 패턴(260)이 구비될 수 있다. 상기 제2 캡핑 패턴(260)은 상기 패드 구조물(253)에 포함되는 제3 도전 패턴(252)을 보호하기 위하여 제공될 수 있다. 상기 제2 캡핑 패턴(260) 및 상기 에어 스페이서(270) 상에는 상기 패드 구조물들(253) 사이의 제2 개구부 내부를 매립하는 매립 절연막(272)이 구비될 수 있다.
상기 커패시터(274)는 상기 패드 구조물(253) 상에 각각 구비될 수 있다. 상기 커패시터(274)는 벌집 구조 배치들 가질 수 있다.
도 23 내지 도 30은 본 발명의 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 23을 참조하면, 기판(200) 상에 제1 식각 마스크(도시하지 않음)를 형성하고, 이를 식각 마스크로 사용하여 기판(200) 상부를 부분적으로 제거함으로써 제1 트렌치(202)를 형성한다. 상기 제1 식각 마스크는 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다.
상기 제1 트렌치(202) 내부에 소자 분리 패턴(204)을 형성한다. 상기 소자 분리 패턴(204)은 상기 제1 트렌치(202)를 충분히 채우는 소자 분리막을 기판(100) 상에 형성한 후, 기판(100) 상면이 노출될 때까지 상기 소자 분리막 상부를 평탄화함으로써 형성할 수 있다. 상기 소자 분리막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있다.
이에 따라, 상기 기판(200)에서 상기 소자 분리 패턴(204)이 형성된 영역은 필드 영역으로 정의될 수 있고, 상기 소자 분리 패턴(204)이 형성되지 않은 영역은 액티브 영역(206)으로 정의될 수 있다. 상기 소자 분리 패턴(204) 형성 후, 상기 제1 식각 마스크는 예를 들어 습식 식각 공정을 통해 제거될 수 있다.
도 24를 참조하면, 상기 기판(200) 상부에 불순물을 도핑하여 불순물 영역(도시하지 않음)을 형성한다. 상기 기판(200) 및 소자 분리 패턴(204)을 부분적으로 식각하여 제2 트렌치(도시되지 않음)를 형성하고, 상기 제2 트렌치 내부에 게이트 구조물(216)을 형성한다. 예시적인 실시예들에 있어서, 상기 제2 트렌치는 상기 제2 방향으로 연장되고, 상기 제1 방향으로 복수 개가 형성될 수 있다.
상기 게이트 구조물(216)은 상기 제2 트렌치의 하부 내벽 상에 형성된 게이트 절연막(210), 게이트 절연막(210) 상에 형성되어 상기 제2 트렌치의 하부를 채우는 게이트 전극(212), 및 게이트 절연막(210) 및 게이트 전극(212) 상에 형성되어 상기 제2 트렌치의 상부를 채우는 제1 캡핑 패턴(214)을 포함하도록 형성할 수 있다.
도 25를 참조하면, 기판(200), 소자 분리 패턴(204) 및 제1 캡핑 패턴(214) 상에 패드막, 제1 폴리실리콘막 및 제2 식각 마스크(224)를 순차적으로 형성한다. 상기 패드막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있다.
상기 제2 식각 마스크(224)를 사용하여 제1 폴리실리콘막, 패드막 및 기판(200) 상부를 식각함으로써 리세스(226)를 형성하고, 상기 리세스(226)를 채우는 제2 폴리실리콘 패턴(228)을 형성한다. 이때, 상기 식각 공정에 의해, 제1 폴리실리콘막 및 패드 절연막은 부분적으로 제거되어, 제1 폴리실리콘 패턴(222) 및 패드 절연 패턴(220)이 각각 형성될 수 있다.
이후, 제2 식각 마스크(224)를 예를 들어, 습식 식각 공정을 통해 제거할 수 있다.
이하에서 설명하는, 도 26 내지 도 30은 게이트 구조물들의 사이 부위를 제2 방향으로 절단한 단면도이므로, 상기 게이트 구조물들이 도시되지 않는다.
도 26을 참조하면, 상기 제1 및 제2 폴리실리콘 패턴들(222, 228) 상에 제1 도전막 및 하드 마스크막을 순차적으로 형성한다.
예시적인 실시예에서, 상기 제1 도전막은 폴리실리콘막 및 금속막을 포함할 수 있다. 상기 하드 마스크막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다.
상기 하드 마스크막을 사진 식각하여 하드 마스크(234)를 형성한다. 이 후, 상기 하드 마스크(234)를 식각 마스크로 이용하여 상기 제1 도전막 및 제1 및 제2 폴리실리콘 패턴들(222, 228)을 순차적으로 식각한다. 따라서, 상기 제1 및 제2 폴리실리콘 패턴들(222, 228)이 식각되어 비트 라인 콘택(222a, 228a)이 형성된다. 이 때, 상기 패드 절연 패턴(220) 상에 형성되는 비트 라인 콘택(228a)은 하부의 기판과 전기적으로는 절연될 수 있다. 그러므로, 상기 리세스(226) 내에 형성되는 비트 라인 콘택(228a)이 하부의 기판과 접촉되어 실재 콘택 플러그로 제공될 수 있다.
상기 비트 라인 콘택(222a, 228a) 상에는 제1 도전 패턴(230a, 230b) 및 하드 마스크(234)가 적층된 비트 라인 구조물(236)이 형성될 수 있다. 상기 비트 라인 구조물(236)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 복수의 비트 라인 구조물들(236)은 상기 제1 방향과 실질적으로 수직하는 제2 방향으로 서로 이격되면서 나란하게 배치될 수 있다.
도 27을 참조하면, 상기 기판(200), 비트 라인 콘택(228a, 222a) 및 비트 라인 구조물(236)의 표면 상에 컨포멀하게 제1 스페이서막 및 제1 희생막을 순차적으로 형성한다. 상기 제1 스페이서막 및 제1 희생막을 이방성 식각하여 상기 비트 라인 콘택(228a, 222a) 및 비트 라인 구조물(236)의 측벽 상에 제1 스페이서(240) 및 희생 스페이서(242)를 형성한다. 상기 희생 스페이서(242) 표면 상에 제2 스페이서(244)를 형성한다.
따라서, 상기 비트 라인 콘택(228a, 222a) 및 비트 라인 구조물(236)의 측벽 상에는 제1 스페이서(240), 희생 스페이서(242) 및 제2 스페이서(244)가 순차적으로 적층된 예비 스페이서 구조물(245)이 형성될 수 있다.
상기 예비 스페이서 구조물(245)을 형성하기 위한 공정들은 도 3 내지 도 5를 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 28을 참조하면, 상기 예비 스페이서 구조물(245) 사이의 공간을 채우는 절연막(도시안됨)을 형성하고, 상기 절연막의 일부분을 식각하여 제1 개구부를 형성한다. 상기 제1 개구부의 하부를 채우는 제2 도전 패턴(250)을 형성할 수 있다.
상기 제2 도전 패턴(250), 절연막 및 상기 비트 라인 구조물(236) 상에 상기 예비 스페이서 구조물들(245) 사이의 공간을 완전하게 채우도록 제3 도전막을 형성한다. 상기 제3 도전막을 패터닝하여 상기 제2 도전 패턴(250) 상에 제3 도전 패턴(252)을 형성한다. 상기 제3 도전 패턴들(252) 사이에는 제2 개구부(254)가 정의될 수 있다.
상기 설명한 공정들은 도 6 내지 도 8을 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 29를 참조하면, 상기 제3 도전 패턴(252)의 표면 및 상기 제2 개구부(254)에 의해 노출되는 예비 스페이서 구조물(245) 및 비트 라인 구조물(236)의 표면 상에 컨포멀하게 캡핑막을 형성한다. 상기 캡핑막 상에 제1 마스크막을 형성한다. 상기 제1 마스크막 및 캡핑막을 이방성 식각하여, 제1 마스크 패턴(262) 및 제2 캡핑 패턴(260)을 각각 형성한다. 상기 제2 개구부(254) 저면에는 상기 희생 스페이서(242)의 상부면이 노출될 수 있다.
상기 설명한 공정들은 도 9 및 도 10을 참조로 설명한 것과 실질적으로 동일할 수 있다.
이 후, 상기 희생 스페이서(242)를 습식 식각 공정을 통해 제거하여 에어 스페이서(270)를 형성한다. 상기 공정에 의해, 제1 스페이서(240), 에어 스페이서(270) 및 제2 스페이서(244)를 포함하는 스페이서 구조물(245a)이 형성될 수 있다.
도 30을 참조하면, 상기 제1 마스크 패턴(262)을 제거한다. 상기 제2 캡핑 패턴(260) 상에, 상기 에어 스페이서(270)를 매립하지 않으면서, 상기 제2 개구부(254)의 내부를 매립하는 매립 절연막(272)을 형성한다.
이 후, 상기 제3 도전 패턴(252)의 상부면과 접하는 커패시터(274)를 형성한다. 상기 커패시터(274)는 하부 전극(274a), 유전막(274b) 및 상부 전극(274c)이 적층될 수 있다.
상기 공정들을 수행함으로써, 상기 비트 라인 구조물(236) 측벽에 에어 스페이서(270)를 포함하는 디램 소자를 제조할 수 있다.
도 31은 예시적인 실시예들에 따른 디램 소자의 단면도이다.
도 31에 도시된 반도체 소자는 스페이서 구조물의 형상이 도 16에 도시된 스페이서 구조물과 동일하며, 상기 스페이서 구조물을 제외하고는 도 22에 도시된 반도체 소자와 실질적으로 동일할 수 있다.
도 31을 참조하면, 상기 스페이서 구조물(288)은 제3 스페이서(280), 라이너막(282), 에어 스페이서(284) 및 제4 스페이서(286)를 포함할 수 있다.
도 31에 도시된 디램 소자를 제조하기 위하여, 먼저 상기 도23 내지 도 29의 공정들을 수행한다. 이 후, 다음의 추가적인 공정들을 수행한다.
구체적으로, 상기 제2 캡핑 패턴(260) 표면 상에 제2 마스크막을 형성한다. 상기 제2 마스크막을 식각 마스크로 사용하여 상기 제1 및 제2 스페이서의 두께가 감소되도록 상기 제1 및 제2 스페이서의 일부분을 식각하여 제3 및 제4 스페이서(280, 286)를 형성한다. 상기 제2 마스크막을 제거한다. 이 후, 상기 제2 개구부 내부를 완전히 채우는 매립 절연막(272)을 형성하고, 상기 제3 및 제4 스페이서(280, 286)의 표면 상에는 라이너막(282)을 형성한다. 이 때, 상기 라이너막(282) 사이에는 에어 스페이서(284)가 형성되도록 한다. 상기 설명한 공정들은 도 17 내지 도21을 참조로 설명한 것과 실질적으로 동일할 수 있다.
이 후, 상기 제3 도전 패턴(252) 상부면과 접하도록 커패시터(274)를 형성한다. 따라서, 도 31에 도시된 디램 소자를 완성할 수 있다.
설명한 것과 같이, 반도체 소자는 에어 스페이서가 구비됨에 따라 도전 구조물들 사이의 기생 커패시턴스가 감소될 수 있다. 또한, 상기 에어 스페이서를 형성하는 과정에서 도전 구조물들의 부식이 감소될 수 있다.
100, 200 : 기판 102 : 제1 도전 패턴
104 : 하드 마스크 105 : 도전 구조물
106a, 240 : 제1 스페이서 108a : 희생 스페이서
110, 244 : 제2 스페이서 111 : 예비 스페이서 구조물
112 : 제2 도전 패턴 114a : 제3 도전 패턴
116 : 제2 개구부 118 : 제1 캡핑막
120 : 제1 마스크막 120a : 제1 마스크 패턴
118a : 캡핑 패턴 122, 270 : 에어 스페이서
111a, 245a : 스페이서 구조물
128, 253　:패드 구조물
150 : 마스크막 106b : 제3 스페이서
110a :제4 스페이서 152a : 매립 절연막
152b : 라이너막 216 : 게이트 구조물

Claims (10)

  1. 기판 상에 제1 도전 패턴 및 하드 마스크가 적층되는 복수의 도전 구조물들을 형성하고;
    상기 도전 구조물들의 측벽 상에, 상기 도전 구조물들의 측벽으로부터 순차적으로 적층된 제1 스페이서, 희생 스페이서 및 제2 스페이서를 포함하는 예비 스페이서 구조물들을 형성하고;
    상기 예비 스페이서 구조물들 사이의 적어도 일부 영역의 기판 상에 패드 구조물들을 형성하고, 상기 패드 구조물들 사이에는 상기 희생 스페이서의 상부를 노출하는 개구부를 형성하고;
    상기 희생 스페이서의 상부를 노출하면서, 상기 패드 구조물들의 표면을 덮는 마스크 패턴을 형성하고; 그리고,
    상기 희생 스페이서를 제거하여, 상기 제1 스페이서, 에어 스페이서 및 상기 제2 스페이서를 포함하는 스페이서 구조물을 형성하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 마스크 패턴을 형성하는 것은.
    상기 개구부의 내부 표면 및 패드 구조물들의 상부면 상에 형성되고, 상기 패드 구조물들의 상부면 상에서는 제1 두께를 갖고 상기 개구부의 저면 상에서는 상기 제1 두께보다 얇은 제2 두께를 갖는 마스크막을 형성하고;
    상기 희생 스페이서의 상부면이 노출되도록 상기 마스크막을 이방성 식각하여 상기 마스크 패턴을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서, 상기 마스크막을 형성하는 공정은 저압 화학기상 증착 공정을 통해 수행하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 마스크 패턴은 비정질 탄소를 포함하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 상기 마스크 패턴을 형성하기 이 전에, 상기 패드 구조물들의 표면 상에 캡핑막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서, 상기 스페이서 구조물들을 형성한 다음,
    상기 에어 스페이서 상에 상기 개구부 내부를 채우는 매립 절연막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서, 상기 희생 스페이서를 제거하는 것은 습식 식각 공정을 통해 수행하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서, 상기 패드 구조물은 제1 도전 패턴 및 제2 도전 패턴을 포함하고, 상기 패드 구조물을 형성하는 것은,
    상기 예비 스페이서 구조물들 사이의 적어도 일부 영역의 기판 상에 상기 도전 구조물의 상부면보다 낮은 상부면을 갖는 제1 도전 패턴을 형성하고;
    상기 제1 도전 패턴 상에, 상기 도전 구조물을 덮는 제2 도전막을 형성하고;
    상기 제2 도전막을 패터닝하여 상기 도전 구조물의 상부면의 일부를 덮는 제2 도전 패턴을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서, 상기 스페이서 구조물을 형성한 다음,
    상기 에어 스페이서 상부를 오픈하면서, 제1 및 제2 스페이서 상부 측벽, 상기 개구부 내부 표면 및 상기 패드 구조물들 상에 제2 마스크 패턴을 형성하고;
    상기 제2 마스크 패턴을 이용하여 상기 제1 및 제2 스페이서의 측벽을 식각하여 제3 및 제4 스페이서를 형성하고;
    상기 제3 및 제4 스페이서의 표면 및 상기 개구부 상에 라이너막을 형성하여, 제3 스페이서, 제4 스페이서, 라이너막 및 에어 스페이서를 포함하는 제2 스페이서 구조물을 형성하고; 그리고,
    상기 라이너막 상에 상기 개구부 내부를 채우는 매립 절연막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서, 상기 라이너막 및 매립 절연막은 실리콘 질화물을 포함하고, 원자층 적층 공정을 통해 형성하는 반도체 소자의 제조 방법.
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