JP2003168732A - コンタクトプラグの形成方法 - Google Patents
コンタクトプラグの形成方法Info
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Landscapes
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Abstract
(57)【要約】
【課題】 SAC法における問題を解消できるコンタクト
プラグの形成方法を提供する。 【解決手段】 第一及び第二のゲート導電構造を有する
半導体基板を提供し、基板表面にライナ層を形成し、第
一と第二のゲート導電構造の間で基板表面を露出させる
ようにその間のライナ層を除去し、第一と第二のゲート
導電構造との隙間に第一の導電層を充填し且つ第一の導
電層の高さをライナ層の高さと同様にし、基板表面に平
坦な内層誘電材料層を形成し、第一の導電層表面を露出
させるコンタクトホールを形成し、コンタクトホール内
に第二の導電層を充填することによりコンタクトプラグ
を形成する。
プラグの形成方法を提供する。 【解決手段】 第一及び第二のゲート導電構造を有する
半導体基板を提供し、基板表面にライナ層を形成し、第
一と第二のゲート導電構造の間で基板表面を露出させる
ようにその間のライナ層を除去し、第一と第二のゲート
導電構造との隙間に第一の導電層を充填し且つ第一の導
電層の高さをライナ層の高さと同様にし、基板表面に平
坦な内層誘電材料層を形成し、第一の導電層表面を露出
させるコンタクトホールを形成し、コンタクトホール内
に第二の導電層を充填することによりコンタクトプラグ
を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体製造技術に関
わり、特にビット線コンタクトプラグの形成方法に関す
る。
わり、特にビット線コンタクトプラグの形成方法に関す
る。
【０００２】
【従来の技術】従来、半導体製造工程において、記憶装
置、例えば、トレンチ型DRAMやスタックトDRAM及びFLAS
H記憶装置を製造する場合、チップサイズの縮小を図る
ために、自己整合コンタクト（SAC）法が用いられる。
これにより、ゲート導電構造同士間の間隔を有効に定義
し且つ縮小することができる。
置、例えば、トレンチ型DRAMやスタックトDRAM及びFLAS
H記憶装置を製造する場合、チップサイズの縮小を図る
ために、自己整合コンタクト（SAC）法が用いられる。
これにより、ゲート導電構造同士間の間隔を有効に定義
し且つ縮小することができる。
【０００３】図１A乃至図１Hは従来のSAC法を用いるコ
ンタクトプラグの形成方法を示す断面図である。図１A
に示すように、P型シリコン基板１０は各活性領域（A
A）を分離する複数のトレンチ分離（shallow trench
isolation, STI）領域１２を有し、基板１０の表面に
ゲート絶縁層１４が形成され、ゲート絶縁層１４の表面
に複数のゲート導電構造１６１乃至１６４が形成され
る。ゲート導電構造１６１乃至１６４は何れ多結晶シリ
コン層１７とタングステンシリコン層１８と窒化シリコ
ン被覆層１９からなる。シリコン基板１０の表面におい
て隣り合うゲート導電構造１６１乃至１６４同士の間で
複数のN-型イオン注入領域２０が形成される。
ンタクトプラグの形成方法を示す断面図である。図１A
に示すように、P型シリコン基板１０は各活性領域（A
A）を分離する複数のトレンチ分離（shallow trench
isolation, STI）領域１２を有し、基板１０の表面に
ゲート絶縁層１４が形成され、ゲート絶縁層１４の表面
に複数のゲート導電構造１６１乃至１６４が形成され
る。ゲート導電構造１６１乃至１６４は何れ多結晶シリ
コン層１７とタングステンシリコン層１８と窒化シリコ
ン被覆層１９からなる。シリコン基板１０の表面におい
て隣り合うゲート導電構造１６１乃至１６４同士の間で
複数のN-型イオン注入領域２０が形成される。
【０００４】図１Bに示すように、先ず、多結晶シリコ
ン層１７とタングステンシリコン層１８の側壁に酸化シ
リコンスペーサ層２２を成長してから、ゲート導電構造
１６１乃至１６４の側壁に窒化シリコンスペーサ２４を
全面的に形成する。次に、ゲート導電構造１６１乃至１
６４及び窒化シリコンスペーサ２４をマスクとして、N-
型イオン注入領域２０の露出する領域にN+型イオン注入
領域２６を形成する。ここで、N+型イオン注入領域２６
はソース／ドレイン領域とし、N-型イオン注入領域２０
は浅ドーピングドレイン（LDD）とする。
ン層１７とタングステンシリコン層１８の側壁に酸化シ
リコンスペーサ層２２を成長してから、ゲート導電構造
１６１乃至１６４の側壁に窒化シリコンスペーサ２４を
全面的に形成する。次に、ゲート導電構造１６１乃至１
６４及び窒化シリコンスペーサ２４をマスクとして、N-
型イオン注入領域２０の露出する領域にN+型イオン注入
領域２６を形成する。ここで、N+型イオン注入領域２６
はソース／ドレイン領域とし、N-型イオン注入領域２０
は浅ドーピングドレイン（LDD）とする。
【０００５】図１Cに示すように、シリコン基板１０の
表面に全面的に窒酸化シリコン（SiON）線層２８を堆積
し、そして、隣り合うゲート導電構造１６１乃至１６４
同士の隙間を充填するように、堆積法及び化学的機械的
研磨（CMP）法で該SiON線層２８の上に平坦な表面を有
する内層誘電材料（inter-layer dielectric, ILD）
層３０を形成する。ILD層３０の材質としてはBPSG、HD
P、TEOSのいずれかまたはその組合せが用いられる。
表面に全面的に窒酸化シリコン（SiON）線層２８を堆積
し、そして、隣り合うゲート導電構造１６１乃至１６４
同士の隙間を充填するように、堆積法及び化学的機械的
研磨（CMP）法で該SiON線層２８の上に平坦な表面を有
する内層誘電材料（inter-layer dielectric, ILD）
層３０を形成する。ILD層３０の材質としてはBPSG、HD
P、TEOSのいずれかまたはその組合せが用いられる。
【０００６】次に、図１Dに示すように、ILD層３０にビ
ット線コンタクトホールパターンを有する第一のフォト
レジスト層３１を形成する。この後、ゲート導電構造１
６１と１６２の間に位置するILD層３０及びSiON線層２
８を除去しビット線コンタクトホール３２を形成する。
該ビット線コンタクトホールからN+型イオン注入領域２
６が露出される。
ット線コンタクトホールパターンを有する第一のフォト
レジスト層３１を形成する。この後、ゲート導電構造１
６１と１６２の間に位置するILD層３０及びSiON線層２
８を除去しビット線コンタクトホール３２を形成する。
該ビット線コンタクトホールからN+型イオン注入領域２
６が露出される。
【０００７】次に、図１Eに示すように、第一のフォト
レジスト層３１を除去してから第一の導電層を堆積し、
そして、ビット線コンタクトホール３２内にある該第一
の導電層が所定の高さとなるようにエッチバックを行
う。残される該第一の導電層をビット線コンタクトプラ
グとする。
レジスト層３１を除去してから第一の導電層を堆積し、
そして、ビット線コンタクトホール３２内にある該第一
の導電層が所定の高さとなるようにエッチバックを行
う。残される該第一の導電層をビット線コンタクトプラ
グとする。
【０００８】次に、図１Fに示すように、基板１０の表
面に内部配線コンタクトホールパターンを有する第二の
フォトレジスト層３５を形成する。この後、所定の領域
においてILD層３０とSiON線層２８及び窒化シリコン被
覆層を部分的に除去することにより、し第一の内部配線
コンタクトホール３６及び第二の内部配線コンタクトホ
ール３８を形成する。ここで、第一の内部配線コンタク
トホール３６はゲート導電構造１６１の上方に位置しタ
ングステンシリコン層１８表面を露出させるものであ
り、第二の内部配線コンタクトホール３８はゲート導電
構造１６４の横（図１Fにおいてその右側）に位置しN+
型イオン注入領域２６を露出させるものである。
面に内部配線コンタクトホールパターンを有する第二の
フォトレジスト層３５を形成する。この後、所定の領域
においてILD層３０とSiON線層２８及び窒化シリコン被
覆層を部分的に除去することにより、し第一の内部配線
コンタクトホール３６及び第二の内部配線コンタクトホ
ール３８を形成する。ここで、第一の内部配線コンタク
トホール３６はゲート導電構造１６１の上方に位置しタ
ングステンシリコン層１８表面を露出させるものであ
り、第二の内部配線コンタクトホール３８はゲート導電
構造１６４の横（図１Fにおいてその右側）に位置しN+
型イオン注入領域２６を露出させるものである。
【０００９】次に、図１Gに示すように、第二のフォト
レジスト層３５を除去してから、内部配線パターンを有
する第三のフォトレジスト層３９を利用してエッチング
することによりILD層３０を部分的に除去する。
レジスト層３５を除去してから、内部配線パターンを有
する第三のフォトレジスト層３９を利用してエッチング
することによりILD層３０を部分的に除去する。
【００１０】最後、図１Hに示すように、第一の内部配
線コンタクトホール３６及び第二の内部配線コンタクト
ホール３８を充填するように基板１０の表面に第二の導
電層４０を全面的に堆積する後に、CMP法で第二の導電
層４０とILD層３０を両方表面の高さが同じとなるよう
に研磨する。結果として、ILD層３０の表面にある第二
の導電層４０から内部配線構造４０aが形成され、第一
の内部配線コンタクトホール３６及び第二の内部配線コ
ンタクトホール３８内に残留される第二の導電層４０か
ら第一、第二の内部配線コンタクトプラグ４０ｂが形成
される。
線コンタクトホール３６及び第二の内部配線コンタクト
ホール３８を充填するように基板１０の表面に第二の導
電層４０を全面的に堆積する後に、CMP法で第二の導電
層４０とILD層３０を両方表面の高さが同じとなるよう
に研磨する。結果として、ILD層３０の表面にある第二
の導電層４０から内部配線構造４０aが形成され、第一
の内部配線コンタクトホール３６及び第二の内部配線コ
ンタクトホール３８内に残留される第二の導電層４０か
ら第一、第二の内部配線コンタクトプラグ４０ｂが形成
される。
【００１１】
【発明が解決しようとする課題】しかしながら、SAC法
を用いる場合、下記のような問題がある。
を用いる場合、下記のような問題がある。
【００１２】（１）STI領域１２の過大化や活性領域の
段差により投影露光の際アライメントができなく、CMP
法を実施しても適宜の厚さまたは良い平坦性を有するIL
D層３０が得られない場合、エッチングで形成されるコ
ンタクトホールの外形に悪影響を与えるため内部配線構
造にも悪影響を与える。例えば、ビット線とワード線が
ショートし、ビット線コンタクトホールが詰まるような
問題が生じられる。
段差により投影露光の際アライメントができなく、CMP
法を実施しても適宜の厚さまたは良い平坦性を有するIL
D層３０が得られない場合、エッチングで形成されるコ
ンタクトホールの外形に悪影響を与えるため内部配線構
造にも悪影響を与える。例えば、ビット線とワード線が
ショートし、ビット線コンタクトホールが詰まるような
問題が生じられる。
【００１３】（２）SAC法でビットコンタクトホール３
２を形成する場合、ILD層３０とSiON線層２８のエッチ
ング選択比が小さくエッチングをストップする能力が十
分でないため、トレンチ分離領域１２において亀裂が生
じられビット線コンタクトプラグ３４と基板１０の間で
ジャンクションリーク（漏電）が発生する恐れがある。
２を形成する場合、ILD層３０とSiON線層２８のエッチ
ング選択比が小さくエッチングをストップする能力が十
分でないため、トレンチ分離領域１２において亀裂が生
じられビット線コンタクトプラグ３４と基板１０の間で
ジャンクションリーク（漏電）が発生する恐れがある。
【００１４】（３）SAC法を用いる場合、窒化シリコン
被覆層１９の厚さを大きくする必要があるため、製造温
度が大きくなり、製品の電気的特性（例えば、Vt、I
dsat、I off）に悪影響を与え、製品の品質が劣化する。
被覆層１９の厚さを大きくする必要があるため、製造温
度が大きくなり、製品の電気的特性（例えば、Vt、I
dsat、I off）に悪影響を与え、製品の品質が劣化する。
【００１５】（４）素子のサイズを更に縮小しようとす
る場合、リソグラフィ・エッチングの施行が極めて難し
い。
る場合、リソグラフィ・エッチングの施行が極めて難し
い。
【００１６】（５）SAC段階において被覆層１９及びス
ペーサ２４の材質としてはSiNまたはSiONしか用いられ
ないため、材料使用量が増加するばかりか多結晶シリコ
ン層１７における漏電が更に悪化する。
ペーサ２４の材質としてはSiNまたはSiONしか用いられ
ないため、材料使用量が増加するばかりか多結晶シリコ
ン層１７における漏電が更に悪化する。
【００１７】そこで、本発明の目的は前記のようなSAC
法における問題を解消することができるビット線コンタ
クトプラグの形成方法を提供することにある。
法における問題を解消することができるビット線コンタ
クトプラグの形成方法を提供することにある。
【００１８】
【課題を解決するための手段】前記目的を達成するため
の本発明のビット線コンタクトプラグの形成方法は
（a）それぞれゲート層及び被覆層からなり且つそれぞ
れの側壁にスペーサが形成された第一及び第二のゲート
導電構造が表面に形成された半導体基板を提供する段階
と、（ｂ）前記基板表面に全面的にライナ層を形成する
段階と、（ｃ）前記第一のゲート導電構造と第二のゲー
ト導電構造の間にある基板表面を露出させるように、前
記第一のゲート導電構造と第二のゲート導電構造の間に
おいて前記ライナ層を除去する段階と、（ｄ）前記第一
のゲート導電構造と前記第二のゲート導電構造との隙間
に第一の導電層を充填し、且つ、該第一の導電層の高さ
をこれらのゲート導電構造の上にあるライナ層の高さと
同様にするか、またはそれよりやや高くする段階と、
（e）前記基板表面に平坦な表面を有する内層誘電材料
層を全面的に形成する段階と、（ｆ）前記第一の導電層
表面を露出させるように前記内層誘電層においてコンタ
クトホールを形成する段階と、（ｇ）第二の導電層を前
記基板表面に全面的に充填し、且つ、前記コンタクトホ
ール内に充填される前記第二の導電層をコンタクトプラ
グとする段階とからなる。
の本発明のビット線コンタクトプラグの形成方法は
（a）それぞれゲート層及び被覆層からなり且つそれぞ
れの側壁にスペーサが形成された第一及び第二のゲート
導電構造が表面に形成された半導体基板を提供する段階
と、（ｂ）前記基板表面に全面的にライナ層を形成する
段階と、（ｃ）前記第一のゲート導電構造と第二のゲー
ト導電構造の間にある基板表面を露出させるように、前
記第一のゲート導電構造と第二のゲート導電構造の間に
おいて前記ライナ層を除去する段階と、（ｄ）前記第一
のゲート導電構造と前記第二のゲート導電構造との隙間
に第一の導電層を充填し、且つ、該第一の導電層の高さ
をこれらのゲート導電構造の上にあるライナ層の高さと
同様にするか、またはそれよりやや高くする段階と、
（e）前記基板表面に平坦な表面を有する内層誘電材料
層を全面的に形成する段階と、（ｆ）前記第一の導電層
表面を露出させるように前記内層誘電層においてコンタ
クトホールを形成する段階と、（ｇ）第二の導電層を前
記基板表面に全面的に充填し、且つ、前記コンタクトホ
ール内に充填される前記第二の導電層をコンタクトプラ
グとする段階とからなる。
【００１９】また、本発明の目的を達成するためのコン
タクトプラグの形成方法は、（a）順に隣接する第一の
ゲート導電構造と活性領域に位置する第二、第三のゲー
ト導電構造及び第四のゲート導電構造が表面に形成され
た半導体基板を提供する段階と、（ｂ）前記第二のゲー
ト導電構造と前記第三のゲート導電構造との隙間に第一
の導電層を充填する段階と、（ｃ）前記第一の導電層を
被覆すると共に前記第一のゲート導電構造と前記前記第
二のゲート導電構造との隙間及び前記第三のゲート導電
構造と前記第四のゲート導電構造との隙間を充填するよ
うに、前記基板表面に、平坦な表面を有する内層誘電材
料層を全面的に形成する段階と、（ｆ）前記第一の導電
層表面を露出させるように前記内層誘電層においてビッ
ト線コンタクトホールを形成する段階と、（ｇ）前記ビ
ット線コンタクトホール内に第二の導電層を充填しビッ
ト線コンタクトプラグを形成する段階とから構成するこ
ともできる。
タクトプラグの形成方法は、（a）順に隣接する第一の
ゲート導電構造と活性領域に位置する第二、第三のゲー
ト導電構造及び第四のゲート導電構造が表面に形成され
た半導体基板を提供する段階と、（ｂ）前記第二のゲー
ト導電構造と前記第三のゲート導電構造との隙間に第一
の導電層を充填する段階と、（ｃ）前記第一の導電層を
被覆すると共に前記第一のゲート導電構造と前記前記第
二のゲート導電構造との隙間及び前記第三のゲート導電
構造と前記第四のゲート導電構造との隙間を充填するよ
うに、前記基板表面に、平坦な表面を有する内層誘電材
料層を全面的に形成する段階と、（ｆ）前記第一の導電
層表面を露出させるように前記内層誘電層においてビッ
ト線コンタクトホールを形成する段階と、（ｇ）前記ビ
ット線コンタクトホール内に第二の導電層を充填しビッ
ト線コンタクトプラグを形成する段階とから構成するこ
ともできる。
【００２０】また、本発明の目的を達成するためのコン
タクトプラグの形成方法は、（a）順に隣接する第一の
ゲート導電構造と活性領域に位置する第二、第三のゲー
ト導電構造及び第四のゲート導電構造が表面に形成され
た半導体基板を提供する段階と、（ｂ）前記第二のゲー
ト導電構造と前記第三のゲート導電構造との隙間に第一
の導電層を充填する段階と、（ｃ）前記第一の導電層を
被覆すると共に前記第一のゲート導電構造と前記前記第
二のゲート導電構造との隙間及び前記第三のゲート導電
構造と前記第四のゲート導電構造との隙間を充填するよ
うに、前記基板表面に、平坦な表面を有する内層誘電材
料層を全面的に形成する段階と、（ｆ）前記内層誘電層
内に、前記第一のゲート導電構造の上部を露出させる第
一のコンタクトホールと、第一の導電層表面を露出させ
る第二のコンタクトホールと、第四のゲート導電構造の
横にあり基板表面を露出させる第三のコンタクトホール
を形成する段階と、（ｇ）前記第一、第二及び第三のコ
ンタクトホール内に第二の導電層を充填し、且つ、前記
第二のコンタクトホール内に充填される前記第二の導電
層をビット線コンタクトプラグとする段階とから構成す
ることもできる。
タクトプラグの形成方法は、（a）順に隣接する第一の
ゲート導電構造と活性領域に位置する第二、第三のゲー
ト導電構造及び第四のゲート導電構造が表面に形成され
た半導体基板を提供する段階と、（ｂ）前記第二のゲー
ト導電構造と前記第三のゲート導電構造との隙間に第一
の導電層を充填する段階と、（ｃ）前記第一の導電層を
被覆すると共に前記第一のゲート導電構造と前記前記第
二のゲート導電構造との隙間及び前記第三のゲート導電
構造と前記第四のゲート導電構造との隙間を充填するよ
うに、前記基板表面に、平坦な表面を有する内層誘電材
料層を全面的に形成する段階と、（ｆ）前記内層誘電層
内に、前記第一のゲート導電構造の上部を露出させる第
一のコンタクトホールと、第一の導電層表面を露出させ
る第二のコンタクトホールと、第四のゲート導電構造の
横にあり基板表面を露出させる第三のコンタクトホール
を形成する段階と、（ｇ）前記第一、第二及び第三のコ
ンタクトホール内に第二の導電層を充填し、且つ、前記
第二のコンタクトホール内に充填される前記第二の導電
層をビット線コンタクトプラグとする段階とから構成す
ることもできる。
【００２１】また、本発明の目的を達成するためのコン
タクトプラグの形成方法は、（a）順に隣接する第一の
ゲート導電構造と活性領域に位置する第二、第三のゲー
ト導電構造及び第四のゲート導電構造が表面に形成され
た半導体基板を提供する段階と、（ｂ）前記基板表面に
ライナ層を全面的に形成する段階と、（ｃ）前記第二の
ゲート導電構造と第三のゲート導電構造の間で基板表面
を露出させるように、前記第二のゲート導電構造と第三
のゲート導電構造の間にある前記ライナ層の一部分を除
去する段階と、（ｄ）前記第二のゲート導電構造と前記
第三のゲート導電構造との隙間に第一の導電層を充填
し、且つ、該第一の導電層の高さをこれらのゲート導電
構造上にあるライナ層の高さと同様にするする段階と、
（e）第一の導電層を被覆すると共に第一のゲート導電
構造と第二のゲート導電構造の隙間及び第三のゲート導
電構造と第四のゲート導電構造の隙間を充填するよう
に、前記基板表面に平坦な表面を有する内層誘電材料層
を全面的に形成する段階と、（ｆ）前記内層誘電層内
に、前記第一のゲート導電構造の上部を露出させる第一
のコンタクトホールと、前記第一の導電層表面を露出さ
せる第二のコンタクトホールと、前記第四のゲート導電
構造の横にあり基板表面を露出させる第三のコンタクト
ホールを形成する段階と、（ｇ）前記第一、第二及び第
三のコンタクトホール内に第二の導電層を充填し、且
つ、前記第二のコンタクトホール内に充填される前記第
二の導電層をビット線コンタクトプラグとする段階とか
ら構成することもできる。
タクトプラグの形成方法は、（a）順に隣接する第一の
ゲート導電構造と活性領域に位置する第二、第三のゲー
ト導電構造及び第四のゲート導電構造が表面に形成され
た半導体基板を提供する段階と、（ｂ）前記基板表面に
ライナ層を全面的に形成する段階と、（ｃ）前記第二の
ゲート導電構造と第三のゲート導電構造の間で基板表面
を露出させるように、前記第二のゲート導電構造と第三
のゲート導電構造の間にある前記ライナ層の一部分を除
去する段階と、（ｄ）前記第二のゲート導電構造と前記
第三のゲート導電構造との隙間に第一の導電層を充填
し、且つ、該第一の導電層の高さをこれらのゲート導電
構造上にあるライナ層の高さと同様にするする段階と、
（e）第一の導電層を被覆すると共に第一のゲート導電
構造と第二のゲート導電構造の隙間及び第三のゲート導
電構造と第四のゲート導電構造の隙間を充填するよう
に、前記基板表面に平坦な表面を有する内層誘電材料層
を全面的に形成する段階と、（ｆ）前記内層誘電層内
に、前記第一のゲート導電構造の上部を露出させる第一
のコンタクトホールと、前記第一の導電層表面を露出さ
せる第二のコンタクトホールと、前記第四のゲート導電
構造の横にあり基板表面を露出させる第三のコンタクト
ホールを形成する段階と、（ｇ）前記第一、第二及び第
三のコンタクトホール内に第二の導電層を充填し、且
つ、前記第二のコンタクトホール内に充填される前記第
二の導電層をビット線コンタクトプラグとする段階とか
ら構成することもできる。
【００２２】
【発明の実施の形態】前記の目的を達成して従来の欠点
を除去するための課題を実行する本発明の実施例の構成
とその作用を添付図面に基づき詳細に説明する。
を除去するための課題を実行する本発明の実施例の構成
とその作用を添付図面に基づき詳細に説明する。
【００２３】図２A乃至図２Jは本発明の実施例に係るコ
ンタクトプラグの形成方法を示す断面図である。ここ
で、基板としては、例えば、P型シリコン基板が用いら
れる。図２Aに示すように、基板５０は各活性領域を分
離する複数のトレンチ分離領域５２（例として、二つの
活性領域が示されている）を有し、基板５０の表面にゲ
ート絶縁層５４が形成され、ゲート絶縁層５４の表面に
複数のゲート導電構造５６１乃至５６４（例として、四
つのゲート導電構造が示されている）が形成される。ゲ
ート導電構造５６１乃至５６４は何れも多結晶シリコン
層５７とタングステンシリコン層５８と被覆層５９から
なる。隣り合うゲート導電構造５６１乃至５６４同士の
間で基板５０の表面に複数のN-型イオン注入領域６０
（例えば、三つの領域６０）が形成される。ここで、被
覆層５９の材質としてはSiN、SiONまたは酸化シリコン
等が挙げられる。
ンタクトプラグの形成方法を示す断面図である。ここ
で、基板としては、例えば、P型シリコン基板が用いら
れる。図２Aに示すように、基板５０は各活性領域を分
離する複数のトレンチ分離領域５２（例として、二つの
活性領域が示されている）を有し、基板５０の表面にゲ
ート絶縁層５４が形成され、ゲート絶縁層５４の表面に
複数のゲート導電構造５６１乃至５６４（例として、四
つのゲート導電構造が示されている）が形成される。ゲ
ート導電構造５６１乃至５６４は何れも多結晶シリコン
層５７とタングステンシリコン層５８と被覆層５９から
なる。隣り合うゲート導電構造５６１乃至５６４同士の
間で基板５０の表面に複数のN-型イオン注入領域６０
（例えば、三つの領域６０）が形成される。ここで、被
覆層５９の材質としてはSiN、SiONまたは酸化シリコン
等が挙げられる。
【００２４】図２Bに示すように、先ず、多結晶シリコ
ン層５７とタングステンシリコン層５８の側壁に第一の
スペーサ６２を形成する。次に、ゲート導電構造５６１
乃至５６４の側壁に第二のスペーサ６４を全面的に形成
する。第一のスペーサ６２の材質としては酸化シリコン
が用いられ、第二のスペーサ６４の材質としてはSiN、S
iON及び酸化シリコンのいずれかが用いられる。この
後、ゲート導電構造５６１乃至５６４及び第二のスペー
サ６４をマスクとして、N-型イオン注入領域６０の露出
する領域にN+型イオン注入領域６６を形成する。ここ
で、N+型イオン注入領域６６はソース／ドレイン領域と
し、N-型イオン注入領域６０は浅ドーピングドレイン
（LDD）とする。
ン層５７とタングステンシリコン層５８の側壁に第一の
スペーサ６２を形成する。次に、ゲート導電構造５６１
乃至５６４の側壁に第二のスペーサ６４を全面的に形成
する。第一のスペーサ６２の材質としては酸化シリコン
が用いられ、第二のスペーサ６４の材質としてはSiN、S
iON及び酸化シリコンのいずれかが用いられる。この
後、ゲート導電構造５６１乃至５６４及び第二のスペー
サ６４をマスクとして、N-型イオン注入領域６０の露出
する領域にN+型イオン注入領域６６を形成する。ここ
で、N+型イオン注入領域６６はソース／ドレイン領域と
し、N-型イオン注入領域６０は浅ドーピングドレイン
（LDD）とする。
【００２５】次に、図２Cに示すように、基板５０の表
面にライナ層６８を全面的に堆積する。該ライナ層の材
質としてはSiON、SiNまたは酸化シリコンが挙げられ
る。
面にライナ層６８を全面的に堆積する。該ライナ層の材
質としてはSiON、SiNまたは酸化シリコンが挙げられ
る。
【００２６】次に、図２Dに示すように、第一のフォト
レジスト層６９を利用してリソグラフィ・エッチング
（エッチング）を行うことにより、ゲート導電構造５６
２と５６３の間にある一部のライナ層６８を除去しゲー
ト導電構造５６２と５６３の間に位置するN+型イオン注
入領域６６を露出させる。
レジスト層６９を利用してリソグラフィ・エッチング
（エッチング）を行うことにより、ゲート導電構造５６
２と５６３の間にある一部のライナ層６８を除去しゲー
ト導電構造５６２と５６３の間に位置するN+型イオン注
入領域６６を露出させる。
【００２７】次に、図２Eに示すように、第一のフォト
レジスト層６９を除去した後に、堆積法及びCMP法を以
って基板５０において平坦な表面を有する第一の導電層
７０を全面的に形成し、且つ、該第一の導電層７０の高
さをゲート導電構造５６１乃至５６４の上にあるライナ
層の高さと同様にするか、またはそれよりやや高くす
る。第一の導電構造７０の材質としては、多結晶シリコ
ンまたはその他の導電材が用いられる。
レジスト層６９を除去した後に、堆積法及びCMP法を以
って基板５０において平坦な表面を有する第一の導電層
７０を全面的に形成し、且つ、該第一の導電層７０の高
さをゲート導電構造５６１乃至５６４の上にあるライナ
層の高さと同様にするか、またはそれよりやや高くす
る。第一の導電構造７０の材質としては、多結晶シリコ
ンまたはその他の導電材が用いられる。
【００２８】次に、図２Fに示すように、第一の導電層
７０の上に第二のレジスト層７１を形成する。エッチン
グストップ層としてライナ層６８を利用し第一の導電層
７０を部分的に除去することにより、ゲート導電構造５
６２と５６３の間で残留される第一の導電層７０からな
る電気的接続パッド７０aを形成する。
７０の上に第二のレジスト層７１を形成する。エッチン
グストップ層としてライナ層６８を利用し第一の導電層
７０を部分的に除去することにより、ゲート導電構造５
６２と５６３の間で残留される第一の導電層７０からな
る電気的接続パッド７０aを形成する。
【００２９】次に、図２Gに示すように、第二のフォト
レジスト層７１を除去した後に、隣り合うゲート導電構
造５６１乃至５６４同士の隙間を充填するように、堆積
法及びCMP法を以って基板５０の表面において平坦な表
面を有するILD層７２を全面的に形成する。ILD層７２の
材質としてはBPSG、HDP、TEOSのいずれかまたはその組
合せが用いられる。
レジスト層７１を除去した後に、隣り合うゲート導電構
造５６１乃至５６４同士の隙間を充填するように、堆積
法及びCMP法を以って基板５０の表面において平坦な表
面を有するILD層７２を全面的に形成する。ILD層７２の
材質としてはBPSG、HDP、TEOSのいずれかまたはその組
合せが用いられる。
【００３０】次に、図２Hに示すように、ILD層７２の上
にコンタクトホールパターンを有する第三のフォトレジ
スト層７３を形成する。この後、所定の領域においてIL
D層７２とSiON線層６８及び被覆層５９を部分的に除去
することにより、ビット線コンタクトホール７４１と第
一の内部配線コンタクトホール７４２及び第二の内部配
線コンタクトホール７４３を形成する。ここで、ビット
線コンタクトホール７４１はゲート導電構造５６２と５
６３の間にある電気的接続パッド７０aの上方に位置
し、第一の内部配線コンタクトホール７４２はゲート導
電構造５６１の上方に位置しタングステンシリコン層５
８表面を露出させるものであり、第二の内部配線コンタ
クトホール７４３はゲート導電構造５６４の横（図２H
において右側）に位置しN+型イオン注入領域６６を露出
させるものである。
にコンタクトホールパターンを有する第三のフォトレジ
スト層７３を形成する。この後、所定の領域においてIL
D層７２とSiON線層６８及び被覆層５９を部分的に除去
することにより、ビット線コンタクトホール７４１と第
一の内部配線コンタクトホール７４２及び第二の内部配
線コンタクトホール７４３を形成する。ここで、ビット
線コンタクトホール７４１はゲート導電構造５６２と５
６３の間にある電気的接続パッド７０aの上方に位置
し、第一の内部配線コンタクトホール７４２はゲート導
電構造５６１の上方に位置しタングステンシリコン層５
８表面を露出させるものであり、第二の内部配線コンタ
クトホール７４３はゲート導電構造５６４の横（図２H
において右側）に位置しN+型イオン注入領域６６を露出
させるものである。
【００３１】次に、図２Iに示すように、第三のフォト
レジスト層７３を除去した後に、内部配線パターンを有
する第四のフォトレジスト層７５を利用してエッチング
することにより、ILD層７２を部分的に除去する。
レジスト層７３を除去した後に、内部配線パターンを有
する第四のフォトレジスト層７５を利用してエッチング
することにより、ILD層７２を部分的に除去する。
【００３２】次に、図２Jに示すように、第四のフォト
レジスト層７５を除去した後に、ビット線コンタクトホ
ール７４１と第一の内部配線コンタクトホール７４２及
び第二の内部配線コンタクトホール７４３を充填するよ
うに基板５０の表面に第二の導電層７６を全面的に堆積
する。この後、CMP法で第二の導電層７６の表面の高さ
をILD層７２の表面の高さと同様にする。それで、ILD層
７２の表面に残留される第二の導電層７６aをビット線
／内部配線構造をとし、ビット線コンタクトホール７４
１と第一の内部配線コンタクトホール７４２及び第二の
内部配線コンタクトホール７４３内に残留される第二の
導電層７６ｂをそれぞれビット線コンタクトプラグと第
一の内部配線コンタクトプラグ及び第二の内部配線コン
タクトプラグとする。
レジスト層７５を除去した後に、ビット線コンタクトホ
ール７４１と第一の内部配線コンタクトホール７４２及
び第二の内部配線コンタクトホール７４３を充填するよ
うに基板５０の表面に第二の導電層７６を全面的に堆積
する。この後、CMP法で第二の導電層７６の表面の高さ
をILD層７２の表面の高さと同様にする。それで、ILD層
７２の表面に残留される第二の導電層７６aをビット線
／内部配線構造をとし、ビット線コンタクトホール７４
１と第一の内部配線コンタクトホール７４２及び第二の
内部配線コンタクトホール７４３内に残留される第二の
導電層７６ｂをそれぞれビット線コンタクトプラグと第
一の内部配線コンタクトプラグ及び第二の内部配線コン
タクトプラグとする。
【００３３】第二の導電層７６の材質としては多結晶シ
リコンまたはその他の導電材が用いられる。
リコンまたはその他の導電材が用いられる。
【００３４】なお、硼素（B）イオンや燐（P）イオンが
シリコン基板５０へ拡散することを防止し素子の安定性
を確保するという視点から、ライナ層６８の材質は酸化
シリコンである場合ILD層７２の材質としてBやPを含ん
でいない誘電材を使用するのは好ましい。また、硼素ラ
イナ層６８の材質は窒化シリコンである場合、ILD層７
２の材質としてBPSG材を利用して良い。
シリコン基板５０へ拡散することを防止し素子の安定性
を確保するという視点から、ライナ層６８の材質は酸化
シリコンである場合ILD層７２の材質としてBやPを含ん
でいない誘電材を使用するのは好ましい。また、硼素ラ
イナ層６８の材質は窒化シリコンである場合、ILD層７
２の材質としてBPSG材を利用して良い。
【００３５】本発明は前記実施例の如く提示されている
が、これは本発明を限定するものではなく、当業者は本
発明の要旨と範囲内において変形と修正をすることがで
きる。
が、これは本発明を限定するものではなく、当業者は本
発明の要旨と範囲内において変形と修正をすることがで
きる。
【００３６】
【発明の効果】本発明は下記のような効果を奏する。
【００３７】（１）本発明では、先ず電気的接続パッド
（７０a）を形成し、そして高いエッチング選択比（多
結晶シリコンと酸化シリコンのエッチング選択比が高い
ため）でコンタクトホールに関するエッチングを行い、
電気的接続パッド（７０a）の上にビット線コンタクト
プラグ（７６ｂ）を形成する。従って、従来のコンタク
トの外形が劣化、内部配線がショート、コンタクトホー
ルが詰まる等の問題が避けられる。
（７０a）を形成し、そして高いエッチング選択比（多
結晶シリコンと酸化シリコンのエッチング選択比が高い
ため）でコンタクトホールに関するエッチングを行い、
電気的接続パッド（７０a）の上にビット線コンタクト
プラグ（７６ｂ）を形成する。従って、従来のコンタク
トの外形が劣化、内部配線がショート、コンタクトホー
ルが詰まる等の問題が避けられる。
【００３８】（２）本発明では、第一のフォトレジスト
（６９）をマスクとしてエッチングするため、ゲート導
電構造同士（５６２と５６３）の間のライナ層（６８）
を容易に除去することができる。即ち、過剰エッチング
することがなく、トレンチ分離領域（５２）における亀
裂の問題が解消される。よって、コンタクトプラグと基
板（５０）の間でジャンクションリーク（漏電）が発生
する恐れがなくなる。
（６９）をマスクとしてエッチングするため、ゲート導
電構造同士（５６２と５６３）の間のライナ層（６８）
を容易に除去することができる。即ち、過剰エッチング
することがなく、トレンチ分離領域（５２）における亀
裂の問題が解消される。よって、コンタクトプラグと基
板（５０）の間でジャンクションリーク（漏電）が発生
する恐れがなくなる。
【００３９】（３）ビット線コンタクトプラグ（７６
ｂ）と電気的接続パッド（７０）及びシリコン基板の間
で非常に良いオーミック接触が得られるため、接触抵抗
が安定的である。
ｂ）と電気的接続パッド（７０）及びシリコン基板の間
で非常に良いオーミック接触が得られるため、接触抵抗
が安定的である。
【００４０】（４）本発明では、被覆層（５９）が薄い
ため、製造温度がより低くなり、製品の電気的性能が向
上する。
ため、製造温度がより低くなり、製品の電気的性能が向
上する。
【００４１】（５）製品のサイズを更に縮小する場合で
も、従来のSAC法にとってネックとなるリソグラフィ・エ
ッチングは、本発明方法を適用することにより、容易に
行われる。
も、従来のSAC法にとってネックとなるリソグラフィ・エ
ッチングは、本発明方法を適用することにより、容易に
行われる。
【００４２】（６）本発明では、被覆層（５９）及び第
二のスペーサ（６４）の材質としてはSiNまたはSiONだ
けでなく酸化シリコンも用いられる。このため、材料使
用量を減少することができる。
二のスペーサ（６４）の材質としてはSiNまたはSiONだ
けでなく酸化シリコンも用いられる。このため、材料使
用量を減少することができる。
【図１Ａ】従来のSAC法を用いるコンタクトプラグの形
成方法による最初の製造段階を示す断面図である。
成方法による最初の製造段階を示す断面図である。
【図１Ｂ】図１Ａに示す段階に続く段階を示す図であ
る。
る。
【図１Ｃ】図１Ｂに示す段階に続く段階を示す図であ
る。
る。
【図１Ｄ】図１Ｃに示す段階に続く段階を示す図であ
る。
る。
【図１Ｅ】図１Ｄに示す段階に続く段階を示す図であ
る。
る。
【図１Ｆ】図１Ｅに示す段階に続く段階を示す図であ
る。
る。
【図１Ｇ】図１Ｆに示す段階に続く段階を示す図であ
る。
る。
【図１Ｈ】図１Ｇに示す段階に続く段階を示す図であ
る。
る。
【図２Ａ】本発明のコンタクトプラグの形成方法による
最初の製造段階を示す断面図である。
最初の製造段階を示す断面図である。
【図２Ｂ】図２Ａに示す段階に続く段階を示す図であ
る。
る。
【図２Ｃ】図２Ｂに示す段階に続く段階を示す図であ
る。
る。
【図２Ｄ】図２Ｃに示す段階に続く段階を示す図であ
る。
る。
【図２Ｅ】図２Ｄに示す段階に続く段階を示す図であ
る。
る。
【図２Ｆ】図２Ｅに示す段階に続く段階を示す図であ
る。
る。
【図２Ｇ】図１Ｆに示す段階に続く段階を示す図であ
る。
る。
【図２Ｈ】図２Ｇに示す段階に続く段階を示す図であ
る。
る。
【図２Ｉ】図２Ｈに示す段階に続く段階を示す図であ
る。
る。
【図２Ｊ】図２Ｉに示す段階に続く段階を示す図であ
る。
る。
【符号の説明】
１０、５０ P型シリコン基板
１２、５２ トレンチ分離領域
１４、５４ ゲート絶縁層
１６１〜１６４、５６１〜５６４ ゲート導電構造
１７、５７ 多結晶シリコン層
１８、５８ タングステンシリコン層
２０、６０ N-型イオン注入領域
２６、６６ N+型イオン注入領域
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 シン−タン ポン
台湾 310，シンチュ，ジュドゥン ジェ
ン，カンジュアン ストリート，レーン
162，５番
(72)発明者 ユン−チン ワン
台湾，カオシュン，ルチュ，ダ−レン ロ
ード，レーン175，10−８番
Ｆターム(参考） 4M104 AA01 BB01 BB40 CC01 DD02
DD04 DD16 DD17 DD18 DD19
DD26 DD75 FF14 GG09 GG10
GG14 GG16 HH12 HH14 HH15
HH20
5F033 HH04 HH28 JJ01 JJ04 KK01
KK04 KK28 LL04 MM02 MM07
NN37 NN40 QQ09 QQ37 QQ48
QQ58 QQ65 RR04 RR06 RR08
RR15 SS04 SS11 TT02 TT08
VV16 XX00 XX01 XX03 XX07
XX09 XX15 XX31
5F083 AD00 JA05 JA19 JA32 JA35
KA05 MA06 MA19 NA01 PR06
PR29
Claims (15)
- 【請求項１】 （a）順に隣接する第一のゲート導電構
造と活性領域に位置する第二、第三のゲート導電構造及
び第四のゲート導電構造が表面に形成された半導体基板
を提供する段階と、 （ｂ）前記第二のゲート導電構造と前記第三のゲート導
電構造との隙間に第一 の導電層を充填する段階と、 （ｃ）前記第一の導電層を被覆すると共に前記第一のゲ
ート導電構造と前記前記第二のゲート導電構造との隙間
及び前記第三のゲート導電構造と前記第四のゲート導電
構造との隙間を充填するように、前記基板表面に、平坦
な表面を有する内層誘電材料層を全面的に形成する段階
と、 （ｆ）前記第一の導電層表面を露出させるように前記内
層誘電層においてビット線コンタクトホールを形成する
段階と、 （ｇ）前記ビット線コンタクトホール内に第二の導電層
を充填しビット線コンタクトプラグを形成する段階とか
らなるコンタクトプラグの形成方法。 - 【請求項２】 （a）順に隣接する第一のゲート導電構
造と活性領域に位置する第二、第三のゲート導電構造及
び第四のゲート導電構造が表面に形成された半導体基板
を提供する段階と、 （ｂ）前記第二のゲート導電構造と前記第三のゲート導
電構造との隙間に第一の導電層を充填する段階と、 （ｃ）前記第一の導電層を被覆すると共に前記第一のゲ
ート導電構造と前記前記第二のゲート導電構造との隙間
及び前記第三のゲート導電構造と前記第四のゲート導電
構造との隙間を充填するように、前記基板表面に、平坦
な表面を有する内層誘電材料層を全面的に形成する段階
と、 （ｆ）前記内層誘電層内に、前記第一のゲート導電構造
の上部を露出させる第一のコンタクトホールと、第一の
導電層表面を露出させる第二のコンタクトホールと、第
四のゲート導電構造の横にあり基板表面を露出させる第
三のコンタクトホールを形成する段階と、 （ｇ）前記第一、第二及び第三のコンタクトホール内に
第二の導電層を充填し、且つ、前記第二のコンタクトホ
ール内に充填される前記第二の導電層をビット線コンタ
クトプラグとする段階とからなるコンタクトプラグの形
成方法。 - 【請求項３】 （a）順に隣接する第一のゲート導電構
造と活性領域に位置する第二、第三のゲート導電構造及
び第四のゲート導電構造が表面に形成された半導体基板
を提供する段階と、 （ｂ）前記基板表面にライナ層を全面的に形成する段階
と、 （ｃ）前記第二のゲート導電構造と第三のゲート導電構
造の間で基板表面を露出させるように、前記第二のゲー
ト導電構造と第三のゲート導電構造の間にある前記ライ
ナ層の一部分を除去する段階と、 （ｄ）前記第二のゲート導電構造と前記第三のゲート導
電構造との隙間に第一の導電層を充填し、且つ、該第一
の導電層の高さをこれらのゲート導電構造上にあるライ
ナ層の高さと同様にするする段階と、 （e）第一の導電層を被覆すると共に第一のゲート導電
構造と第二のゲート導電構造の隙間及び第三のゲート導
電構造と第四のゲート導電構造の隙間を充填するよう
に、前記基板表面に平坦な表面を有する内層誘電材料層
を全面的に形成する段階と、 （ｆ）前記内層誘電層内に、前記第一のゲート導電構造
の上部を露出させる第一のコンタクトホールと、前記第
一の導電層表面を露出させる第二のコンタクトホール
と、前記第四のゲート導電構造の横にあり基板表面を露
出させる第三のコンタクトホールを形成する段階と、 （ｇ）前記第一、第二及び第三のコンタクトホール内に
第二の導電層を充填し、且つ、前記第二のコンタクトホ
ール内に充填される前記第二の導電層をビット線コンタ
クトプラグとする段階とからなるコンタクトプラグの形
成方法。 - 【請求項４】 前記第一の導電層の材質は多結晶シリコ
ンであることを特徴とする請求項１乃至３のうちいずれ
か一項に記載のコンタクトプラグの形成方法。 - 【請求項５】 前記第一の導電層の形成方法は（ｂ１）
前記基板表面に全面的に第一の導電層を堆積する段階
と、 （ｂ２）前記第一の導電層の高さを各ゲート導電構造の
高さと同様にするか、またはそれよりやや高くするよう
に、CMP法で前記第一の導電層表面を平坦化する段階
と、 （ｂ３）第一の導電層の前記第二と第三のゲート導電構
造の隙間に当たる部分のみ残すように、リソグラフィ・
エッチングで第一の導電層を部分的に除去する段階とか
らなることを特徴とする請求項１乃至４のうちいずれか
一項に記載のコンタクトプラグの形成方法。 - 【請求項６】 各ゲート導電構造はゲート層と被覆層か
らなることを特徴とする請求項１乃至５のうちいずれか
一項に記載のコンタクトプラグの形成方法 - 【請求項７】 前記被覆層の材質はSiN、SiON及び酸化
シリコンのうちいずれか一種であることを特徴とする請
求項６に記載のコンタクトプラグの形成方法。 - 【請求項８】 前記内層誘電層の材質はBPSG、HDP酸化
シリコン及びTEOSのうちいずれか一種であることを特徴
とする請求項１乃至３のうちいずれか一項に記載のコン
タクトプラグの形成方法。 - 【請求項９】 半導体基板内に、前記活性領域を定義す
る両トレンチ分離領域があり、このうち一方のトレンチ
分離領域が第一のゲート導電構造と第二のゲート導電構
造の間で形成され、その他方のトレンチ分離領域が第三
のゲート導電構造と第四のゲート導電構造の間で形成さ
れることを特徴とする請求項１乃至３のうちいずれか一
項に記載のコンタクトプラグの形成方法。 - 【請求項１０】 前記段階（ｆ）において、前記内層誘
電層内に、前記第一のゲート導電構造の上部を露出させ
る第一の内部配線コンタクトホールと、前記第四のゲー
ト導電構造の横にあり前記基板表面を露出させる第二の
内部配線コンタクトホールとを同時に形成することを特
徴とする請求項１に記載のコンタクトプラグの形成方
法。 - 【請求項１１】 前記段階（ｇ）において、同時に第一
の内部配線コンタクトホールと第二の内部配線コンタク
トホール内に前記第二の導電層を充填し内部配線コンタ
クトプラグを形成することを特徴とする請求項１０に記
載のコンタクトプラグの形成方法。 - 【請求項１２】 前記第一及び第三のコンタクトホール
内に充填される前記第二の導電層をそれぞれ内部配線コ
ンタクトプラグとすることを特徴とする請求項２に記載
のコンタクトプラグの形成方法 - 【請求項１３】 前記ライナ層の材質はSiN、SiON及び
酸化シリコンのうちいずれか一種であることを特徴とす
る請求項３に記載のコンタクトプラグの形成方法。 - 【請求項１４】 前記各ゲート導電構造の側壁にスペー
サを成長することを特徴とする請求項３に記載のコンタ
クトプラグの形成方法 - 【請求項１５】 前記スペーサの材質はSiN、SiON及び
酸化シリコンのうちいずれか一種であることを特徴とす
る請求項１４に記載のコンタクトプラグの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001365092A JP2003168732A (ja) | 2001-11-29 | 2001-11-29 | コンタクトプラグの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001365092A JP2003168732A (ja) | 2001-11-29 | 2001-11-29 | コンタクトプラグの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003168732A true JP2003168732A (ja) | 2003-06-13 |
Family
ID=19175169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001365092A Pending JP2003168732A (ja) | 2001-11-29 | 2001-11-29 | コンタクトプラグの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003168732A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2004061947A1 (ja) * | 2002-12-27 | 2006-05-18 | 富士通株式会社 | 半導体装置、ｄｒａｍ集積回路装置およびその製造方法 |
| US7986012B2 (en) | 2007-12-25 | 2011-07-26 | Renesas Electronics Corporation | Semiconductor device and process for manufacturing same |
-
2001
- 2001-11-29 JP JP2001365092A patent/JP2003168732A/ja active Pending
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