TW451420B - Method of manufacturing semiconductor device - Google Patents
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Description
4 51 4 2 0 五、發明說明（！） 路明之領域 本發明關於半導體裝置之製造方法，特別是關於下述半 導體裝置（下面稱為”混合裝置"）之製造方法，其在同一半 導體基板上’ 5又置有採用本身對齊接觸過程的記憶體元件 與採用本身對齊矽化物過程的邏輯元件。 背景技術主說明 近年來’要求半導體裝置細微化和高度集成化。比如， 在DRAM(Dynamic Random Access Memory)等的記憶體的場 合，開發有在1個晶片内，可存儲1千兆位元的資訊。
隨著多媒體的發達，在半導體裝置具有更加複雜的性能 的同時，要求其小型化和輕量化。於是，為了滿足上述的 全部要求，在最近的半導體裝置中，要求對各種裝置進行 單晶片處理。作為其代表的實例，通過在同一半導體基板 上，形成記憶體和邏輯元件而實現單片化處理。 在過去，在DRAM等的記憶體中，人們開發了多制超細微 化佈線圖案形成技術。作為該技術的一種，人們採用本身 對齊接觸（Self Alignment Contact :下面稱為"SAC")
法。通常，在接觸孔的形成步驟中，以假定罩幕重合誤差 的方式進行設計。比如，閘極的罩幕的開口佈線圖案與延 伸到源極/汲極區域的接觸孔的罩幕的開口佈線圖案按照 包含考慮了重合誤差的重合餘量的方式來設計。但是’由 於該SAC法不要求考慮該罩幕的開口佈線圖案的重合餘 量，故其作為形成記憶體的技術，成為重要的技術。 下面參照圖58A〜66A與圖58B〜66B，對已有的DRAM裝置
89113197.ptd 第5頁 451 42 0 五、發明說明（2) 的SAC過程進行描述。 圖58A〜66A表示的是記憶體區域，圖5δΒ〜66β表示的是 έ己憶體區域以外的周邊電路區域等。在過去的β 裝置的 SAC過程中，首先，如圖58A和圖58B所示，在半導體基板 内的井區域101a，l〇lb，通過槽隔離，形成隔離氧化膜 _· 1 0 2。接著，在通過隔離氧化膜丨〇 2以隔離方式形成的元件 形成區域，採用熱氧化法，形成閘極絕緣膜1 〇 3。然後， _ 採用同一罩幕，在由閘極1 〇 4和矽氮化臈形成的絕緣膜丨〇 5 上形成佈線圖案。然後，通過在p井區域1 〇 1 a，採用離子 注入法等’注入!）型雜質’形成源極/汲極區域1 〇 6 a。此 （） 外’通過在η井區域101b，注入p型雜質，形成源極/汲極 區域1 0 6 b。 接著’如圖5 9 A和圖5 9 B所示，按照覆蓋半導體基板的主 表面的方式，依次形成矽氧化膜1 〇 7和矽氮化膜1 〇 8。該矽 氧化膜107的形成方法也可為CVD法，或氧化處理中的任何 一種0 然後，如圖6 0 A和圖6 0 B所示，在石夕氮化膜1 〇 8上形成光 阻膜。之後，在光阻膜上，進行用於使記憶元件區域以外 的η型電晶體區域開口的照相製版。接著，對記憶元件區 域以外的η型電晶體區域的光阻膜進行蝕刻。由此，在記 憶元件區域的n型電晶體和記憶元件區域以外的p型電晶體 -區域’形成光阻膜1 〇 9。此後，以光阻膜1 〇 9作為罩幕，對 石夕氮化臈1 0 8、石夕氧化膜1 〇 7和閘極絕緣膜1 〇 3進行異向性 — 银刻。由此’形成電晶體的側壁氮化膜丨〇 8 a。然後，以絕 .
89113197.ptd 第6頁 451420 五、發明說明（3) 緣膜105和侧壁氮化膜l〇8a作為罩幕，再將^型雜質注入記 憶元件區域中的η型電晶體區域，由此源極/汲極區域丨〇6a 形成LDD(Lightly Doped Drain)結構。 此後，按照覆蓋半導體基板的整個表面的方式，形成光 阻膜。然後’進^亍使記憶元件區域以外的p型電晶體區域 開口的照相製版。接著，對記憶元件區域以外的p型電晶 體區域的光阻膜進行蝕刻。由此，形成光阻膜η〇。然 後，以该光阻膜1 1 0作為罩幕，通過對矽氮化膜丨〇 8進行異 向性蝕刻，形成側壁氮化膜1 〇8b。此後，在ρ型電晶體區' 域’以絕緣膜1 0 5和侧壁氮化膜1 〇 8b作為罩幕，通過再將ρ 型雜質注入η型電晶體區域，這樣源極/汲極區域丨〇⑼形成
LfD結構。其結果是’獲得圓6丨a和圖6丨b所示的結構。在 廷裏，井區域的導電型和進行注入的雜質的導電型不限於 上述的導電型，也可採用逆向導電型。接著，將光阻膜 1 1 0去除。 如圖62A和圖6 2B所示，按照覆蓋半導體基板的整個表面 的方式，疊置包含硼和鋰的矽氧化膜，即BpSG(B〇r〇 Phospho Silicate Grass)臈 m。此後，對肿別膜！^ 的 表面進行熱處理，或CMP(ChemicaI Mechanicai
Pol ishing)等的平整化處理。然後，在BpsG膜丨丨i上，疊 置石夕氧化膜1 1 2。 接著’在妙氧化膜11 2上’形成光阻膜。然後，如圖6 3 A 和圖6 3 B所不在用於記憶元件區域内閘極之間，設置本 身對齊接觸開口部的光阻膜113上，形成佈線圖案，
4 514 2 0 五、發明說明u) 然後’如圖6 4 A和圖6 4 B所示’在記憶元件區域，以光阻 膜11 3作為罩幕’並且以矽氮化膜1 〇 8作為蝕刻阻擋層，對 梦氣化膜11 2和β P S G膜11 1進行異向性蚀刻。此後，如圖 65Α和圖65Β所示，將光阻膜113去除。 此後’如圖66Α和圖66Β所示，以矽氧化膜丨以和心別膜 111作為罩幕，依次對矽氮化膜丨〇 8和矽氧化膜〗〇 7進行異 向性蝕刻。由此，形成本身對齊接觸孔丨丨4。在本身對齊 接觸孔1 14中埋入用於形成作為位線等的佈線層的導電性
物質（圖中未示出）。由此，使形成於半導體基板上的源極 /汲極區域10 6a與其它的導電層實現導通。 在邏輯元件形成區域，為了同時降低源極/汲極區域的 本身電阻和閘極的佈線電阻，採用下述技術，該技術指名 源極/沒極區域和閘極的表面上，以有選擇地並且自我整 合地的方式，形成高熔點金屬矽化物膜的本身對齊矽化正啦 (Salicide : Self-aligned Silicide)。下面參照圖67 ’ 72 ’對本身對齊秒化物過程進行描述。 1*先，進行到圖67所示的結構的製作方法按照與圖5 8 〜6 1 B所示的記憶元件區域以外的區域的製作方法 方式進行。 ，{卜J έ
接著，如圖68所示，按照覆蓋半導體基板的整個表面 方式，疊置由本身對齊矽化物光阻膜形成的矽氧化臈 . 11 5。此後，按照覆蓋半導體基板的整個表面的方' 光阻膜。然後’僅僅在殘留矽氡化膜丨丨5的部分，於昭 留光阻膜的方式進行照相製版處理。此後，通過對*殘、留歹矽
89113197.ptd 第8頁 1 451420 五、發明說明（5) ' -- 氧化膜Π5部分以外的光阻膜進行蝕刻，如圖69所示，形 ϋ且n接著’以光阻膜116作為罩幕，對⑧氧化膜 4丁 。生蝕刻。此後，去除光阻膜1 U。其結果是，
獲得圖70所示的結構。接著，如圖71所示，在露出的半導 體，板❹性區m成比如m物膜或鈦石夕化物 胰等的南熔點金屬矽化物膜117。然&，按照覆蓋半導體 基板的整個表面的方式，疊置BPSG膜118。之後，對bpsg 膜118進行熱處理或CMP等的平整化處理。接著，在該BpsG 膜11 8上，疊置矽氧化膜丨丨9。其結果是，獲得圖72所示的 結構。 在過去，當製作在同一半導體基板上設置有通過SAc法 形成的記憶體，以及通過本身對齊矽化物過程形成的邏輯 元件的半導體裝置時’產生下述的問題^下面參照圖73A 〜81A和圖73B〜81B，對混合設置裝置的過程上的問題進 行描述。圖7 3A〜8 1A表示的是記憶體元件形成區域，圖 73B〜81B表示的是邏輯元件形成區域。 首先，進行到圖73A和圖73B所示的結構的製作方法通過 下述步驟進行，該步驟與通過圖58A〜61A和圖58B〜61B所 示的記憶體的製作方法相同。接著，如圖74A和74B所示， 按照覆蓋半導體基板的整個表面的方式，形成構成邏輯元 件的本身對齊矽化物光陴膜的矽氧化膜1 2 0。然後，按照 覆蓋半導體基板的整個表面的方式，形成光阻膜121。之 後，在殘留邏輯元件形成區域的矽氧化膜1 2 〇的部分的光 阻膜上，進行照相製版。接著，通過對光阻膜進行蝕刻，
89113197.ptd $ 9頁 45 彳 420 五 '發明說明（6) 形成光阻膜1 2 1。其結果是’獲得圖7 5 A和圖7 5 B所示的結 構。 接著’將光阻膜121作為罩幕，對矽氧化膜12〇進行異向 性敍刻處理。之後，將光阻膜1 2 1去除。盆结果是，獲得 圖76A和圖76β所示的結構。在此狀態，在記憶體元件形成 區域’在梦氮化膜1 0 8形成的凹部的内壁部，石夕氧化膜1 2 〇 作為側壁氧化膜殘留。另外，通過對矽氧化膜丨2 〇進行過 度蝕刻’矽氮化膜1 0 5上的矽氮化膜1 〇 8的膜厚度減小。 然後，如圖77 A和圖77B所示’在邏輯元件形成區域的半 導體基板露出的活性區域’形成高炫點金屬石夕化物膜 1 2 2。此後’按照覆蓋半導體基板的整個表面的方式，疊 置BPSG膜1 23 «接著’對BPSG膜123進行熱處理或cmp等的 平整化處理。此後’在BPSG膜123上，疊置；5夕氧化膜124。 其結果是’獲得圖7 8 A和圖7 8 B所示的結構。此時，在記憶 體元件形成區域’通過在；e夕氮化膜形成的凹部的内壁 上殘留石夕氧化膜1 2 0 ’石夕氮化膜1 〇 8形成的凹部的内壁之間 的間距變窄。由此，矽氮化膜丨0 8形成的凹部的長寬比增 加。其結果是’BPSG膜123未完全填充到矽氮化膜1〇8形0成 的凹。卩中。由此，在石夕氣化膜1 〇 8形成的凹部之間的Β p $ g 膜123中，形成空洞125。 接著’如圖79Α和圖79Β所示，按照覆蓋半導體基板的整 個表面的方式，形成光阻膜.之後，進行用於形成記憶體 元件形成區域内的本身對齊接觸開口部的佈線圖案的光阻 膜的照相製版。接著，通過蝕刻，去除本身對齊接觸開口
451420 五、發明說明（7) 部的光阻膜，在光阻膜126上形成佈線圖案。此後， m和圖80B所示，依次對矽氧化膜124和刪膜12圖 向性蝕刻。接著’將光阻膜126去除。之後.，以矽氧化丁異 124和BPSG膜123作為罩幕，對矽氮化膜1〇8和矽氧化膜、 進行異向性蝕刻。由此，形成本身對齊接觸開口部127'。 其結果是’獲得圖81A和圖8 1 B所示的結構。 按照上述方式，在已有的混合設置裝置中，在記憶體元-件形成區域，在本身對齊接觸開口部127中的矽氮化膜 形成的凹部的内壁，殘留作為對齊矽化物光阻膜而形成的 矽氧化膜1 20。通常，由於矽氧化膜不含有硼或鋰等的雜¢) 質而難於蝕刻。另外在矽氮化膜丨〇8形成的凹部的内壁附 近，為本身難於幹法蝕刻的部分。由此，矽氧化膜〗2 〇未 爻到蝕刻而殘留。這樣，本身對齊接觸間口部〗2 7的長寬 比增加。於是，在本身對齊開口部127，不能夠正確地埋 入導電性的物質（圖中未示出）^其結果是，產生下述問 題，即形成於本身對齊接觸開口部！ 2 7的佈線層（圖中未示 出）與源極/汲極1 〇6a不能夠以良好導通的方式連接。 另外，在s己憶體元件形成區域，由於殘留矽氧化膜 1 2 0 ’矽氮化膜1 〇 8形成的凹部的内壁的間距變窄。由此， 石夕氮化膜1 〇 8形成的凹部的長寬比增加，這樣按照上述方 式’在矽氮化膜108形成的凹部中所形成的BPSG膜123中，： 形成空洞125。由於該空洞125，確實不能夠將電晶體之間_ 絕緣’這樣便產生使半導體裝置的可靠性降低的問題。 另外’在混合設置裝置中，在記憶體元件形成區域，由 -
451420 五、發明說明（8) 於對碎氧化膜120進行#刻時的過度蝕刻，具有矽氮化膜 m的膜厚度減小的現象1外根據情況將氮化膜1〇8去除 的現象產生。由此，閘極104的頂面露出。如果閘極1〇4露 出，產生下述問題，即形成於本身對齊接觸開口部127中 的佈線層與閘極1 0 4之間發生短路。 因此’在混合設置裝置巾’在保持各裝置的性能的同 % ’最大限度地靈活使用在各裝置中使用的方法，並且在 不使方法複雜的情況下進行製作便成為重要的方面。 發明之概要 本發明的第一目的在於提供一種半導體裝置之製造方 法’該方法可在同一半導體基板上形成不同的器件的混合 設置裝置中，在不使製造步驟複雜的情況下，形成器件。 另外，本發明還一個目的在於提供一種半導體裝置之製 造方法，該方法即使在於同一半導體基板上形成不同的器 件的情況下，仍不使半導體裝置的可靠性降低。 本發明的第一個方面的半導體裝置之製造方法關於下述 半導體裝置之製造方法，該半導體裝置在半導體基板上具 有記億體元件形成區域與邏輯元件形成區域。該方法包括 下述步驟：在上述記憶體元件形成區城中的半導體基板 上，形成第一和第二閘極，並且在上述邏輯元件形成區域 的上述半導體基板上，形成第三閘極；，第一和第二閘極 相應的兩側的上述半導體基板中，形成第—源極/汲極區 域，並且在第三閘極的兩側的上述半導體基板中，形成第 二源極/汲極區域；按照分別覆蓋第〆，第二和第三閘極
m 1 89113197.ptd 第12頁 451 42 0 五、發明說明（9) 的方式’在上述半導體基板的整個表面上，形成第—絕緣 膜；通過對形成於邏輯元件形成區域上的上述第__絕緣膜 進行異向性蝕刻’在上述記憶體元件形成區域上，殘留覆 蓋第一和第二閘極的第一保護絕緣膜’並且在第三閘極的 侧壁上，形成側壁絕緣膜；按照覆蓋包含第一，第二和第 _ 三閘極，上述第一保護絕緣膜和侧壁絕緣膜的半導體基板 ' 整個表面的方式，形成第二絕緣膜；通過有選擇地對記憶 - 體元件形成區域中的上述第二絕緣膜進行濕式触刻，在上 述邏輯元件形成區域，形成本身對齊矽化物光阻膜；在上 述邏輯元件形成區域中的上述半導體基板露出的上述第二p 源極/>及極g域上，形成面溶點金屬梦化物膜；按照覆蓋 上述半導體基板的整個表面的方式，形成層間絕緣膜；通 ^對上述δ己憶體元件形成區域中的上述層間絕緣膜和上述 第—保護絕緣膜進行蝕刻，在第一閘極和上述第二閘極的 碩面和侧壁上’按照殘留第二保護絕緣膜的方 形成延伸到上述半導體基板的第一源極/汲極區域的 硬觸孔。 —按照本發明的第一方面的半導體裝置之製造方法，在第 =緣膜的钱刻步驟中’通過濕式等向性钱刻，對第二絕| 镂)^行飯刻。因此，將記憶體元件形成區域内的第二絕 '兀王去除《其結果是，第二絕緣膜在第一和第二閘極： ^ ^ ^殘邊於第一絕緣膜形成的凹部的内壁部。由此，- t卜、I至第一源極/汲極區域的本身對齊接觸開口部的長寬 3 ^為此’在按照埋入延伸至第一源極/汲極區域的 ·
導通的佈線層的場合，佈線層的埋入狀態良好。因此，埋 入延伸到第一源極/汲極區域的本身對齊接觸開口部的佈 線層與形成於半導體基板上的第一源極/汲極區域之間實 現良好的導通。其、结果疋，半‘體裝置的可靠性提高^ 另外，在本發明的混合設置裝置中’在形成覆蓋第一閘 極和第二閘極的第一絕緣膜形成的凹部内不殘留第二絕緣 膜。於是，第一絕緣膜形成的凹部的長寬比減小。其結果 是，防止下述情沉，該情況指在未形成接觸孔的區域，在 第一閘極與第二閘極之間，在第一絕緣膜形成的四部内所 ¢) 形成的層間絕緣膜中，產生空洞。於是，由於第一和第二 閘極之間確實實現絕緣，故半導體裝置的可靠性提高。 此外’在本發明的混合設置裝置之製造方法中，由於第 二絕緣膜通過濕式蝕刻去除，故不產生採用幹法蝕刻將第 二絕緣膜去除時的第—絕緣膜的過度蝕刻。因此’不產生 下述現象，該現象指第一閘極上的第二絕緣膜的膜厚度減 J 以及將苐二絕緣膜完全去除β因此，防止下述情況， Ρ第 閘極露出造成的，第一閘極與和第一源極/ :?及極區 域連接的佈線之間的短路。其結果是，半導體裝置的可靠 性提高。 上述第 還有’在本發明的半導體裝置之製造方法中 絕緣膜也可為矽氮化膜。 再有’在本發明的半導體裝置之製造方法中 絕緣膜還可為矽氧化膜。
451420 五、發明說明（11)
另外，在本發明的 中’最好層間絕緣膜 包括下述步驟，即在 成上述層間絕緣膜的 膜上，形成不包含雜 的上述步驟之後，對 按照上述的製造方 雜質的膜之間，疊置 於即使在進行熱處理 基板_擴散，故可減 另外’在本發明的 述雜質的絕緣骐也為 此外’在本發明的 中’不包含雜質的絕 化膜。 第一方 由包含 高炫點 上述步 質的絕 上述層 法，可 較薄的 的情況 輕對電 半導體 厚度小 第一方 緣膜最 面的千导體裝置之製造方法 雜質的絕緣膜形成，該方法還 金屬梦化物臈形成之後，在形 驟之前，在高熔點金屬矽化物 緣臈；在形成上述層間絕緣膜 間絕緣膜進行熱處理。 在尚路點金屬矽化物膜與含有 ，不包含雜質的膜。因此，由 下，仍可抑制雜質朝向半導體 晶體的不利影響。 a 裝置之製造方法中，不包含上 於3 0 0埃的矽氧化膜。 面的半導體裝置之製造方法 好還為厚度小於300埃的矽氮 如果採用這樣的製造方法， 導體基板和高熔點金屬矽化物 中通過熱處理進行平整化處理 果，即可進行比在非氧化的氣 處理更好的平整化處理。 由於較薄的矽氮化臈抑制半 膜的氧化，故可在氧化氣氛 三其結果是，獲得下述效 氛中通過熱處理進行平整化 還有，本發明的另一方面的半導體裝置之製造方法關於 下述半導體裝置之製造方法’該半導體裝置在半導體基板 上具有記憶體元件形成區域和邏輯元件形成區域，該方法 包括下述步驟：在上述記憶體元件形成區域，形成第一和
42〇 五、發明說明(12) $ 二 —閣極，並且在上述邏輯元件形成區域中的上述半導體 上 上’形成第三閘極；在第一和第二閘極相應的兩側的 —迷韦導體基板中’形成第一源極/汲極區域，並且在第 閱極的兩侧’形成第二源極/汲極區域；按照分別覆蓋 第 第 表 第三閘極的方式，在上述半導體基板的整個 ^面上，形成第一絕緣膜；在上述第一絕緣膜上，形成包 ^ ^質的絕緣膜；將形成於上述邏輯元件形成區域上的， ^ ^雜質的絕緣膜去除；通過對邏輯元件形成區域上的上 上， '絕緣膜進行異向性蝕刻，在上述記憶元件形成區域 上殘留覆蓋第一保護絕緣膜’並且在第三閘極的側壁 的方，成側壁絕緣膜；按照覆蓋上述半導體基板整個表面 列:，形成第二絕緣膜；通過對上述第二絕緣膜進行 膜；在t 5 Ϊ ί凡件形成區域’形成本身對齊矽化物光阻 ^k輯π件形成區域中的上述半導體基板露 以極"及極區域上，形編點金屬：出的 ΐΐί"體基板上，形成層間絕緣膜；在上述記憶體-在第_ 5域中的上述層間絕緣膜和包含雜質的絕緣；：π 二仅增極和上述第二閘極的頂面和側壁i，按照殘©势 基板巾Μ @ % 7我1合地，形成延伸到上述半導# 中的任何一步之後，對緣膜的上述步禪 表面進行熱處ί里。 ^氧化μ或上述層間絕緣膜的 按照本發明的另-方面的半導體裝置之製造方法，在覆
的113197. 第16頁 451 42 ο 五、發明說明（13)
蓋第—和第二閘極的第一絕緣膜上，形成包含雜質的絕緣 膜°因此，由於容易對包含雜質的膜進行蝕刻，故在不產 生蝕刻殘渣的情況下’將形成於第一絕緣膜形成的凹部的 内壁中的第二絕緣膜完全飯刻β於是’與本發明的第一方 面的半導體製造方法基本相同，在第一閘極和第二閘極的 頂面與侧壁上’良好地形成下述接觸孔，該孔按照殘留第 二保護絕緣膜的方式自我整合地形成。於是，按:埋入接 的方式，在形成與半導體基板上的第—源極;没極區 =通的佈線層的場合，由於佈線層的埋入狀態良好，故 可獲得半導體裝置的可靠性提高的效果。 質：：、隹由於”化Ϊ氛中進㈣，通過熱處理對包含雜 止！=的，”一絕緣臈用於形成電晶體 第古邑緣臈的曼置次數減少’由此，步驟數量減少。 質朝向半ΐί if:絕緣膜上疊置包含雜質㈣，抑制雜 響。 基板中的擴散，故可減輕對電晶體的不利影
再^在本發明的另一方面的半導體裝 ’述第一絕緣膜也可為矽氮化膜。 另外人，本發明的另一方面的半導體裝置 中’上述第二絕緣膜還可為矽氧化膜。 此外，在本發明的另—方面的半導體裝 雜’還可包含棚或鐘中的至少一個。 之製造方法 之製造方法 之製造方法
五、發明說明（14) 還有，在本發明的另一方面的半導體裝置之製造方法 中，最好通過對矽氧化膜進行蝕刻，將形成於記憶體元件 形成區域的矽氧化膜完全去除。 按照這樣的製造方法’當形成作為本身對齊矽化物光阻 膜的第二絕緣膜時’將記憶體元件形成區域的第二絕緣膜 ： 完全去除。因此’獲得與上述本發明的另一方面的半導體 裝置之製造方法相同的效果，並且由於將記憶體元件形成 -區域的矽氧化膜去除，故穿過層間絕緣膜，延伸到第一源 極/汲_極£域的接觸孔的向度較低，由此可進一步增加融 刻餘量。在這裏’蝕刻餘量指相對實際的尺寸的餘量。因、一) 此’即使在接觸孔中，以擴大的方式形成開口直徑的情況 下’或接觸孔的開口位置以錯開的方式形成的情況下，該 银刻餘量指相對通過預先設計設定的誤差的餘量，從而可 良好地與打算獲取的接觸的部分連接。 另外，本發明的又一方面的半導體裝置之製造方法關於 下述半導體裝置之製造方法，該半導體裝置在半導體基板 上具有記憶體元件形成區域和邏輯元件形成區域，該方法 包括下述步驟：在上述記憶體元件形成區域’形成第一和 第二閘極，並且在上述邏輯元件形成區域中的上述半導體 基板上’形成第三閘極；在第一和第二閘極相應的兩側的 上述半導體基板中，形成第一源極/波極區域，並且在第 ： 二閘極的兩侧的半導體基板中，形成第二源極/ 及極區 . 域；按照分別覆蓋第一，第二和第三閘極的方式，在上述 -半導體基板的整個表面上，形成第一絕緣膜；通過對邏輯 *
89113197.ptd 第18頁 45142 0 五、發明說明（15) 元件形成區域 述記憶體元件 且在第三閘極 基板整個表面 質的絕緣膜進 化物光阻膜； 露出的上述第 物膜；在上述 億體元件形成 膜上， 殘留第 半導體 按照 第二閘 和第二 絕緣膜 相同， 二閘極 自我整 半導體 合，体 置的可 此外 中，上 在第一 二保護 基板的 這樣的 極之間 閘極的 。因此 良好地 的頂面 合地形 基板上 線層的 靠性提 ，在本 述第二 上的 形成 的側 上， 行飯 在上 二源 半導 區域 閘極 絕緣 第一 製造 ，埋 第~ ，與 形成 與側 成。 的苐 埵入 高的 發明 絕綠 上述第一絕緣臈進行異向性蝕刻，在上 區域上，殘留覆蓋第一保護絕緣骐，並 壁上，形成側壁絕緣膜；在上述半導體 形成包含雜質的絕緣膜；通過對包含雜 刻’在上述邏輯元件形成區域，形成2夕 述邏輯元件形成區域的上述半導體美板 =/汲極區域上，形成高熔點金屬矽化反 體基板上，形成層間絕緣膜；在上述記 中的上述層間絕緣膜和包含雜質的絕緣 和上述第二閘極的頂面和側壁上，按照 膜的方式自我整合地，形成延伸到上& 源極/ ；；及極區域'的接觸孔a 方法’在記憶體元件形成區域的第—和 入有包含雜質的膜。因此，在覆宴第— 絕緣膜形成的凹部的内壁，不殘留第— 上述另一方面的半導體裝置之製造方法 下述接觸孔，該接觸孔在第一閘極和第 壁上’按照殘留第二保護絕緣臈的方式 由此’在按照埋入接觸孔方式，形成與 —源極/汲極區域導通的佈線層的場 狀態良好。其結果是，可獲得半導體裝 效果。 的又一方面的半導體裝置之製造方法 膜還可為矽氧化膜。
89113197.ptd 第19頁 4514 2 0 五、發明說明（16) 再有，在本 中，雜質中也 還有，在本 中，該方法還 面上，形成包 導體基板的整 雜質的絕緣膜 按照這樣的 質擴散到半導 再有，在本 中，不包含雜 膜。 另外，在本 中，不包含雜 膜。 按照這樣的 氣化，故可在 其結果是，與 理相比較，可 較佳實施例< 下面根據附 明的實施例的 元件形成區域 第一實施例 發明的 可包含 發明的 包括下 含雜質 個表面 進行熱 製造方 體基板 發明的 質的絕 發明的 質的絕
又一方面的 爛或裡中的 方面的 驟，即 緣媒的 形成不 又 述步 的絕 上， 處理。 法，由於通 中，故使對 又一方面的 緣膜也可為 半導體裝置之製造方法 至少一種。 半導體裝置之製造方法 上述半導體基板的整個表 上述步驟之前，在上述半 包含雜質的絕緣膜，包含 過疊置破氧化膜，抑制雜 電晶體的不利影響減輕。 半導體裝置之製造方^ 厚度小於3 0 0埃的妙氧化 又 方面的半導體裝置之製造方'去 緣膜還為厚度小於3 0 0埃的；5夕i & 法，由於矽氮化膜抑制半導體基板 氛中，通過熱處理進行平整化處王白 化的氣氛中通過熱處理進行平敕< 好的平整化處理。 實施例進行描述。左 任用於圖1A ^ 4 7 A表示的b ^ 汽的疋邏軏元件形成區域。
_3197.ptcl 第20頁 45142 0
9B ’對第一實施例的混合設 下面參照圖1A〜9 A和圖1 B 置裝置的製造方法進行描述 進行到圖1 A和圖1B的結構的製造方法與已有技術的圖 〜61A和圖58B〜61B所示的記憶體的製造方法相同 著’如圓2A和圖2B所示，在半導體基板的整個表面上， 成構成本身對齊矽化物光阻膜的矽氧化膜9。然後，按昭y 覆盍半導體基板的整個表面的方式，形成光阻膜。之後， 按照覆蓋殘留邏輯元件形成區域的矽氧化膜9的部分的方 式，對光阻膜進行照相製版。然後’對殘留邏輯元件形
區域的矽氧化膜9的部分以外的光阻膜進行蝕刻。其結果 是，獲得圖3 A和圖3B所示的結構。之後，對矽氧化膜9進 行濕式等向性的蝕刻處理。通過該處理，將未被光阻膜】〇 覆蓋的矽氧化臈9去除。在濕式敍刻處理中，記憶體元件 形成區域内的矽氮化膜8的臈厚度不減少，僅僅對矽氧化 臈9進行钕刻。然後，如圖4 A和圖4 B所示’去除光阻膜 10。 ' 接著，如圖5 A和圖5B所示，在露出有邏輯元件形成區域 的半導體基板的活性區域上，形成高熔點金屬矽化物膜 1 1。§亥咼惊點金屬石夕化物膜11比如，由銘石夕化物膜或鈦石夕 化物膜等形成。然後，按照覆蓋.半導體基板整個表面的方 式’疊置BPSG膜12。接著，通過對BPSG膜12進行熱處理或 CMP處理’對BPSG膜12的表面進行平整化處理。然後，如 圖6A和圖6B所示，在BPSG膜12上，疊置矽氧化膜13。然 後’按照覆蓋半導體基板的整個表面的方式，形成光阻
第21頁 45i42〇 、發明說明（18)
膜°，著’對光阻膜進行照相製版，以便進行記憶體元件 形成區域内的本身對齊接觸開口部的佈線。然後，對光阻 膜14進行钱刻處理。其結果是，獲得圖7A和圖7 B所示的結 構。接著’如圖8 A和圖8 B所示，依次對矽氧化膜1 3和B PSG 膜1 2進行異向性蝕刻處理。之後，將光阻膜〗4去除。然 後’如圖9A和圖9B所示，將矽氧化膜13和即別膜12作為罩 幕’按照在相應的閘極的頂面和側壁上殘留有保護絕緣膜 的方式，自我整合地對矽氮化膜8，矽氧化膜7和閘極絕緣 膜3進行異向性蝕刻。按照上述方式，形成延伸至源極/汲 極區域6a的本身對齊接觸開口部1 〇5。該本身對齊接觸開 口部1 0 5用作用於將源極/汲極區域與位元線連接的插頭， 或形成有用於將源極/汲極區域與電容器連接的插頭的插 按照上述第一實施例的混合設置裝置的製造方法，在圖 3 A ’圖3 B ’圖4 A和圖4 B所示的步驟中，通過濕式等向性省虫 刻，對矽氧化膜9進行蝕刻處理。由此，將記憶體元件形 成區域内的矽氧化膜9完全去除。其結果是，矽氧化膜9不 殘留於矽氮化膜8形成的凹部的内壁部。由此，與已有技 術的半導體裝置之製造方法相比較，SAC開口部的長寬比 減小。因此，SAC埋入開口部的佈線層的狀態良好。於 是，在形成S A C開口部之後所形成的佈線層，與半導體笑 板上的源極/汲極區域6a之間的導通良好。其結果是，半 導體基板的可靠性提高。 另外，在已有的混合設置裝置的製造方法中，由於殘留
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451 4 2 Q 五、發明說明（19) 有矽氧化膜1 0 9，矽氮化膜1 〇 §形成的凹部的内壁之間的間 距較窄，在閘極之間形成矽氮化膜丨〇8的凹部的長寬比較 高。由此，在形成於矽氮化膜108形成的凹部的卟％膜112 上，形成有空洞。於是，由於電晶體之間確實不能夠實現 絕緣，故產生半導體裝置的可靠性降低的問題。但是，如 果採用第一實施例的混合設置裝置的製造方法，由於矽氧 化膜9不殘留於矽氮化膜8形成的凹部的内壁上，故 膜12上，不形成空洞。其結果是，由於電晶體之間正確實 現絕緣’故半導體褒置的可靠性提高。 此外，在圊3A，圖3B ,圖4A和圖4B所示的步驟中，對矽 氧化膜9進行濕式等向性蝕刻。在該濕式蝕刻處理中，記 隐體元件形成區域内的石夕氮化膜8的膜厚度不減少，僅僅 矽氧化膜9受到蝕刻。由此，閘極上的矽氮化膜8的膜厚度 的減少或矽氮化膜8的去除受到抑制，故防止由於閘極4露 出’間極4與其它的佈線層之間發生短路。其結果是，半 導體裝置的可靠性進一步提高。 弟一實施例 下面參照圖1 Ο A〜1 6A和圖1 〇B〜1 6 B，對第二實施例的混 合設置裝置的製造方法進行描述。在該第二實施例中，進 行到獲得圖1 〇 A和圖1 〇 β所示的結構的製造方法是通過下述 步驟進行的’該步驟與第一實施例的混合設置裝置的製造 方法令的’進行到圖5 Α和圖5 Β所示的步驟相同。之後，在 第二實施例的製造方法中，如圖11A和圖11B所示，比如， 按照覆蓋半導體基板的整個表面的方式，疊置較薄的矽氣
89113197.ptd 第23頁 4 5 ί 4 2 Ο
45M2〇 發明說明（21) " ~ "" ~ 於在邏輯元件形成區域，在高熔點金屬矽化物膜]丨上，直 接疊置BPSG膜12 ’故在之後的平整化處理中進行熱處理的 場合’硼或鋰通過高熔點金屬矽化物膜，擴散到半導體基 板中’由此，造成在電晶體產生漏電的不利影響。 但是’如果採用第二實施例的混合設置裝置的製造方 法’由於在高熔點金屬矽化物膜丨丨與3?3〇膜12之間，疊置 較薄的矽氧化膜16 ’故即使在為了使BPSG膜12平整等而進 行了熱處理的情況下’通過矽氧化膜1 6，仍可抑制硼或鋰 擴散到半導體基板中。由此，可抑制BPSG膜1 2的雜質對電 晶體造成不利影響的情況。 差三實施你丨 下面參照圖17A和圖18A以及圖17B和圖18B，對第二實施 例的混合設置裝置的製造方法進行描述。第三實施例的混 合設置袭置的製造方法通過基本上與第二實施例的混合設 置裝置的製造方法相同的步驟進行的。但是，在第三實施 例的混合設置裝置的製造方法中，其不同點在於形成3 〇 〇 埃以下的較薄的矽氧化膜24，以便代替在第二實施例的混 合設置裝置的製造方法中的圖11A和圖UB所示的步驟中形 成的較薄的矽氧化膜1 6。 即’在圖1 1 A和圖1 ] β所示的結構中，在形成矽氮化膜2 4 之後’與第二實施例實施的步驟相同，在矽氮化膜2 4上疊 置BPSG膜12。之後，通過熱處理或cmp處j里，使bpsG膜12 的表面平整接著，在BPSG膜12上形成矽氧化膜13。然 後，在B P S G膜1 2上塗敷光阻膜。接著，對光阻膜η進行照
89113197.ptd 第25頁 451420 五、發明說明（22) 相製版，以便形成記憶體元件形成區域内的本身對齊接觸 開口部的佈線圖案。 然後’將光阻膜1 4作為掩膜，依次對矽氧化膜} 3，BpSG 膜1 2進行異向性凝刻。之後，將光阻膜1 4去除。由此，# 得圖1 7 Α和圖1 7 Β所示的結構。之後’如圖1 8 Α和圖1 8 Β所 示，將矽氧化膜13和BPSG膜12作為罩幕，依次對矽氮化膜 8 ’ 2 4和石夕氧化膜7進行異向性#刻。通過上述的步驟，形 成本身對齊接觸開口部1 5。另外，在上述步驟中，具有砂 氧化膜1 3的膜厚度較小的場合，或將矽氧化膜1 3去除的場 合。 在第三實施例的混合設置裝置的製造方法中，與第一實 施例的混合設置裝置的製造方法相同，由於通過濕式等向 性蝕刻’形成作為本身對齊矽化物光阻膜的矽氧化臈9， 故可獲得通過第一實施例的混合設置裝置的製造方法所獲 得的效果相同的效果。 此外，在第一和第二實施例的混合設置裝置的製造方法 中，由於分別使半導體基板和高熔點金屬矽化物膜Π氧 化’故通過熱處理使BPSG膜丨2的平整化不在包含比如，氫 和氧的氧化氣氛中進行。於是，採用熱處理的平整化不在 半導體基板和高稼點金屬石夕化物膜11不發生氧化的氣氛 中’比如氮氣氣氛中進行。 但是，按照第三實施例混合設置裝置的製造方法’由於 較薄的矽氮化膜抑制半導體基板和高熔點金屬矽化物膜1 1 的氧化’故可在氧化氣氛中，通過熱處理進行平整化處
89113197.ptd 第26頁 45?42〇 五、發明說明（23) ' 理。其結果是’在本實施例的混合設置裝置的製造方法 中’與在未氧化的氣氛中，比如氮氣氣氛中通過熱處理進 行平整化處理相比較，獲得BpsG膜丨2的表面的平整性良 的效果。 第四實施例 下面參照圖19A〜33A和圖19B〜33B，對第四實施例進行 &述。進行到圖1 9 A和圖1 9 B所示的結構的製造方法通過與 . 已有技術的進行到圖5 9 A和圖5 9 B的製造方法基本上相同的 步驟進行。接著，如圖2 〇 a和圖2 0B所示，按照覆蓋半導體 基板的整個表面的方式’疊置BPSG膜17。由於在該BPSG膜h 17的下面’具有矽氮化膜8，故可在氧化氣氛中，通過熱 處理進行平整化處理。此時’在記憶體元件形成區域，對 BPSG膜17進行平整處理。 然後’按照覆蓋半導體基板的整個表面的方式，形成光 阻膜。之後’在邏輯元件形成區域，進行使η型電晶體區 域開口的照相製版處理。接著，在邏輯元件形成區域，對 η型電晶體區域以外的光阻膜進行蝕刻。由此，形成光阻 膜1 8。其結果是’獲得圖21 Α和圖21 Β所示的結構。之後， 如圖22A和圖22B所示’將光阻膜18作為罩幕，對BPSG膜17 進行濕式等向性蝕刻。 此外’將光阻膜1 8作為罩幕’對矽氮化膜8，矽氧化膜7 . 和閘極絕緣膜3進行異向性触刻，由此形成電晶體的侧壁 氮化膜8a。接著’如圖23A和圖23B所示，將光阻膜18作為 : 罩幕’在邏輯元件形成區域，在η型電晶體區域，注入η型
89H3197(ptd 第27頁 45M2〇 、發明說明（24) 、處:由此，源極/汲極區域63形成LDD結構。 ^後’將光阻膜1 8去除。之後，按照覆蓋半導體基板的 個表面的方式，形成光阻膜。接著，在邏輯元件形成區 ^進行使p型電晶體區域開口的照相製版處理。此外， ^形成於邏輯元件形成區域的p型電晶體區域上的BpsG膜 進行银刻。然後’對矽氮化膜8，矽氧化膜7和閘極絕緣 、3進仃異向性韻刻。由此’形成電晶體的側壁氮化膜 b °此^後’如圖24A和圖24B所示，注入採用與圖23A和圖 23B。所不的步驟相反的導電型的p型雜質。由此，源極/汲
極區域6b形成LDD結構。接著，如圖“A和圖25B所示，將 $阻膜1 9去除。之後，如圖26A和圖26B所示，按照覆蓋半 '體基板的整個表面的方式，形成構成矽化物光阻膜的矽 氧化膜9。 接著’如圖2 7 A和圖2 7B所示，按照覆蓋半導體基板的整 ^表面的方式，形成光阻膜。之後，在殘留邏輯元件形成 區域的石夕氧化膜9的部分 > 按照殘留光阻膜的方式，進行 照^ =版。然後’對殘留邏輯元件形成區域的矽氧化膜9 的部分以外的光阻膜進行蝕刻。之後，如圖28A和圖28B所 示對石夕氧化膜9進行異向性或等向性餘刻。此後，將光 阻膜14去除。接著，如圖29A和圖29B所示，在半導體基板 露出的活性區域’形成高熔點金屬矽化物膜11。 此外’按照覆蓋半導體基板的整個表面的方式，形成 BPSG膜12。此後，通過熱處理或CMp，進行平整化處理。 其，纟w果疋’獲得圖3 〇 a和3 〇 B所示的結構。接著，如圖31所
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五、發明說明（25) 不，在BPSG膜12上’形成石夕氧化膜13。此時，在益需 輯元件形巧域的BPSG膜12等的層間絕緣膜平整處理的場 合，也可按照覆羞半導體基板的整個表面的方式僅僅 矽氧化膜1 3。另外，在圖3丨所示的結構中，BpsG膜丨2的平 整化處理採用CMP，但是在進行熱處理的場合（圖中未示 出），+記憶體元件形成區域與邏輯元件形成區域會產生一 定的高差，該高差是由於層間絕緣膜的膜厚度的不同造成 的0 此後，在石夕乳化膜上，形成光阻膜，雖然這一點在圖中 未示出。接著，進行用於形成光阻膜的佈線圖案的照相製上、) 版處理’该佈線圖案用於形成記憶體元件形成區域的SAc 開口部。此後’將光阻膜作為罩幕，依次對矽氧化膜〗3， BPSG膜12，矽氧化膜9和BPSG膜17進行蝕刻。接著，將光 阻膜去除。由此，獲得圖32所示的結構。此後，將矽氧化 膜13，BPSG膜12，矽氧化膜9和BPSG膜17作為罩幕，依次 對矽氮化膜8和矽氧化膜7進行異向性蝕刻。由此，如圖3 3 所示’在閘極的頂面和側壁上，按照殘留有保護絕緣膜的 方式形成SAC開口部1 5。 在第四實施例中，在記憶體元件形成區域，在形成構成Μ 本身對齊矽化物光阻膜的矽氧化膜9之前，對BPSG膜1 7， Y 進行記憶體元件形成區域的平整化處理。另外，在圖2 7 A -和圖2 7B所示的步驟中，在形成矽化物光阻膜時，光阻膜 1 4位於記憶體元件形成區域，作為本身對齊矽化物光阻膜 ' 的石夕氧化膜9殘留於記憶體元件形成區域的整個表面。之 ,
89]]3J97.pld 第29頁 45M2〇 五、發明說明（26) 後，由於在形成SAC開口部時，針對每個膜依次進行敍 刻’故在對SAC開口時，進行異向性蝕刻。同樣在這樣的 步驟中，由於BPSG膜12包含雜質，故在形成有矽氣化膜8 的凹部的内壁不產生蝕刻殘渣的情況下，進行蝕刻。因 此’形成矽化物光阻膜的矽氧化膜9即使在本實施例的混 合設置裝置的製造方法中，仍可獲得與通過第~實施例m的 混合設置裝置的製造方法獲得的效果相同的效果。 此外，由於通過熱處理對BPSG膜1 7進行的平整化處理是 在圖20 A和圖20B所示的步驟中，以形成電晶體的御j壁氣化 Μ的石夕氮化膜8作為半導體基板的乳化防止膜，在氣化氣 氛中進行的，故與第三實施例的混合設置裝置的製造方'法 相比較，可減少矽氮化膜的疊置次數。由此，減少混&設 置裝置的製造步驟數量。另外，由於通過在矽氮化上1 疊置BPSG膜17 ’使棚或裡朝向半導體基板中的擴敢受到抑 制’故使BPSG膜1 7對電晶體造成的不利影響受到抑$。 第五實施例 下面參照圖34A〜41A和圖34B〜41B，對第五實施例進行 描述。 在第五實施例的混合設置 34A和圖3 4B所示的結構的製 步驟與進行到第四實施例的 2 6 A和圖2 6 B的製造方法相同 的製造方法中，如圖3 5 A和E 域，僅僅在殘留作為本身對 裝置的製造方法中，進行到圖 造方法通過下述步驟進行，該 混合設置裝置的製造方法的圖 。在本實施例的混合設置裝置 ]3 5B所示，在邏輯元件形成區 齊矽化物光阻膜的矽氧化膜9
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89113197.ptd 第30頁 45U2〇 五、發明說明（27) 的部分，按照殘留光阻膜的方式，進行照相製版處理。此 後，通過對殘留矽氧化膜9的部分以外的光阻膜進行蝕 刻，形成光阻膜1 4。在此狀態，記憶體元件形成區域未被 光阻膜1 4覆蓋。 接著’將光阻膜1 4作為罩幕，對石夕氧化膜9進行異向性 或等向性蚀刻。之後，如圖36A和圖36B所示，將光阻膜1 4 去除。接著’如圖37A和圖37B所示，在半導體基板露出的 活性區域上’形成高熔點金屬矽化物膜丨丨。此後，疊置 BPSG膜1 2。然後’對該BPSG膜12進行熱處理或CMP等的平 整化處理。其結果是’獲得圖3 8 A和圖3 8 B所示的結構。之 後’如圖39A和圖3 9B所示，在BPSG膜1 2上，疊置矽氧化膜 1 3。此時，在無需進行邏輯元件形成區域的平整化處理的 場合，也可不形成BPSG膜1 2，按照覆蓋半導體基板的整個 表面的方式’僅僅形成矽氧化膜；I 3。 此外’在圖38 A和圖38B以及圖39A和圖39B所示的結構 中’ BPSG膜1 2的表面的平整化處理給出的是採用CMP的場 合，但是在通過熱處理進行平整化處理的場合，記憶體元 件形成區域與邏輯元件形成區域會產生一定的高差，該高 差是因層間絕緣膜的膜厚度的不同造成的。 之後’在石夕氧化膜1 3上形成光阻膜，雖然這一點在圖中 未示出。接著，對光阻膜進行照相製版處理，以便形成記 憶體元件形成區域的SAC開口部。之後，將光阻膜作為罩 幕’依次對矽氧化膜13，BPSG膜12，矽氧化膜9和BPSG膜 1 7進行Ί虫刻。然後，將光阻膜去除。由此’獲得圖4 Ο A和
89113197.ptd 第31頁 45,42〇 五、發明說明（28) " 圖4 0B所示的結構。此後，將矽氧化膜】3，BpSG膜丨2，矽 氧化膜9和BPSG膜1 7作為罩幕，依次對矽氮化膜8和矽氧化 膜了進行異向性银刻。由此’如圖4 1 A和圖4 1 B所示，在閉 極的頂面和側壁上，按照殘留保護絕緣膜的方式，形成 SAC 開口部15。 在本實施例中’在記憶體元件形成區域的表面形成構成 石夕化物光阻膜的矽氧化膜9之前’通過BPSG膜〗7對該區域 進行平整化處理。另外，如圖3 5 A和圖3 5 B所示，在形成本 身對齊矽化物光阻膜時，在記憶體元件形成區域沒有光阻 膜1 4。由此’在形成作為石夕化物光阻膜的梦氧化膜9時， 將記憶體元件形成區域的矽氧化膜9去除。 因此，在本實施例的混合設置裝置的製造方法中，由於 不僅獲得與通過上述第四實施例的混合設置裝置的製造方 法所獲得的效果相同的效果，而且還將記憶體元件形成區 域的石夕氧化膜9去除，故穿過石夕氮化膜8和閘極絕緣膜3， 延伸至源極/汲極區域6a的本身對齊接觸孔的高度較低， 因此還可增加银刻餘量。在這裏，银刻餘量指相對實際的 尺寸的餘量。因此，在接觸孔中’以擴大的方式形成開口 直徑的場合，或即使在接觸孔的開口位置以錯開的方式形 成的場合+’該餘量均指按照可與打算獲取接觸的部分良好 地連接的方式，通過預先的設計設定的誤差的餘量。 第六實施你f 下面參照圖42A〜47A和圖42B〜47B ’對第六實施例進行 描述。在第六實施例中，進行到圖4 2 A和圖4 2 B所示的結構
89113197-ptd 第 32 頁 45M2〇 五、發明說明（29) 的製造方法通過下述步驟進行，該步驟指與進行到已有技 術的圖5 8A〜61A和圖5 8B〜6 1B的製造方法相同。 接著，如圖43 A和圖43B所示，按照覆蓋半導體基板的整 個表面的方式疊置BPSG膜。之後，通過對BPSG膜進行熱處 理’進行平整化處理。此時，也可對記憶體元件形成區域 進行平整化處理。 然後，按照覆蓋半導體基板的整個表面的方式，形成光 阻膜。之後，按照僅僅在殘留B p S G膜的部分，殘留光阻膜 21的方式，對光阻膜進行照相製版處理。之後，通過對殘 留BPSG膜的部分以外的光阻膜進行蝕刻，形成光阻膜2 1， 其結果是’獲得圖4 4 A和圖4 4 B所示的結構。此時，還在記 憶體元件形成區域内，覆蓋光阻膜2.1。 此後’以光阻膜作為罩幕，對BPSG膜進行異向性蝕刻或 專向性兹刻’形成B p S G膜2 0 »此後，將光阻膜2 1去除。其 結果是，獲得圖45A和圖45B所示的結構《該BPSG膜20在邏 輯元件中，形成本身對齊矽化物光阻膜。
接著’如圖4 6 A和圖4 6 B所示，在半導體基板露出的活性 區域上，形成高熔點金屬矽化物膜丨丨。然後，按照覆蓋半 導體基板的整個表面的方式疊置BpSG膜12。之後，對Bps(J 膜12進行熱處理，或CMp等的平整化處理。然後，如圖47八 和圖47B所示’在犯％膜12上，疊置石夕氧化膜13。此時， 在圖43A和圖43B中對記憶體元件形成區域進行平整化處 理，無需，邏輯元件形成區域進行平整化處理的場合，也 可按…、覆盍半導體基板的主表面的方式’僅僅疊置矽氧化
^1420 五、發明說明（30) -- 膜13。 此外’在圖47A和圖47B所示的結構中，給出的是肝％膜 12的表面的平整化處理採用CMP的場合，但是在通 二進广里的場合’記憶體元件形成區域與邏輯元 產生一定的高差，該高差是因層間絕緣膜的膜 .马' 度的不同而造成的。 $後山在矽氧化膜13上，形成光阻膜，雖然這一點在圖 中未不出。接著，對光阻膜進行照相制板處理，以便形成 ffit體元件形成區域的SAC開口部。之後，以光阻膜作為 罩幕，依次對矽氧化膜13，卯％膜12，矽氧化膜9和肿阢 膜17進行蝕刻。接著，將光阻膜去除。由此，獲得圖48八 和圖48B所示的結構。此後，以矽氧化膜13，即沉膜12， 矽氧化膜9和BPSG膜17作為罩幕，依次對矽氮化膜8和矽氧 化膜7進行異向性蝕刻。由此，如圖49A和49β所示，在閘 極的頂面和側壁’按照殘留保護絕緣膜的方式，形成SAC 開口部1 5。 如果採用該實施例的混合設置裝置的製造方法，形成於 吞己憶體元件形成區域的閘極之間的矽氮化膜8的凹部埋入 BPSG膜20中。因此’該BpsG膜2〇因含有雜質而容易受到钱 刻’由此’按照已有技術的方式，作為本身對齊矽化物光 阻膜的石夕氧化膜不殘留於矽氮化膜8的凹部的内壁上。其 結果是’與上述第一至第五實施例的混合設置裝置的製造 方法相同，半導體裝置的可靠性提高。 第七實施例
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第34頁 451420 五、發明說明（31) ' 下面參照圖50A〜55A和圖50B〜55B，對第七實施例進行 描述。 本實施例的混合設置裝置的製造方法通過下述步驟進 行，該步驟基本上與第六實施例的混合設置裝置的製造方 法相同。但是，在本實施例的混合設置裝置的製造方法 中’在於第六實施例的混合設置裝置的製造方法的圖43a 和圖43B中形成的BPSG膜20形成之前，形成下述石夕氧化膜 22，該矽氧化膜22由比如，通過化學式Si (0¾¾)表示的、 TE0S氧化膜4等形成。因此，BPSG膜20和石夕氧化膜22這兩 層用作本身對齊矽化物光阻膜。 接著’如圊50A和圖50B所示，在形成TE0S氧化膜等的石夕 氧化膜22之後，通過熱處理對BPSG膜12的表面進行平整化 處理。此時，也可對記憶體元件形成區域進行平整化處 理。 此後’按照覆蓋半導體基板的整個表面的方式，形成光 阻膜。之後，按照僅僅在殘留BPSG膜的部分，殘留光阻膜 的方式，對光阻膜進行照相製版處理。接著，通過對殘留 BPSG膜的部分以外的光阻膜進行蝕刻，形成光阻膜。此 時’記憶體元件形成區域内也為光阻膜覆蓋。 然後，以光阻膜作為罩幕，對BPSG膜20和矽氧化膜22進 行異向性或等向性刻。此後，去除光阻膜。其結果是， 獲得圖5 1 A和圖51B所示的結構。該BPSG膜2 0在邏輯元件 中’形成本身對齊矽化物光阻膜。 之後，如圖52A和52B所示，在半導體基板露出的活性區
S9113]97.ptd 第35頁 45142 Ο 五、發明說明（32〕 " 域上’形成南炫點金屬石夕化物膜丨丨。接著，以覆蓋半導體 基板的整個表面的方式疊置BPSG膜1 2。此後，對BPSG膜1 2 進行熱處理或CMP等的平整化處理。然後，如圖53α和圖 53Β所示’在BPSG膜12上g置石夕氧化膜13。此時，在於圖 5 0A和圖5 0B中對記憶體元件形成區域進行平整化處理，無 . 需對邏輯元件形成區域進行平整化處理的場合，也可按照 覆蓋半導體基板的主表面的方式，僅僅疊置珍氧化膜13。 _’- 此外’在圓5 3 A和圖5 3 B所示的結構中，給出的是β p g g膜 1 2的表面的平整化處理採用CMP的場合，但是在通過熱處 理進行平整化處理的場合，記憶體元件形成區域與邏輯元（^) 件形成區域之間產生一定的高差，該高差是因層間絕緣膜 的膜厚度的不同造成的。 此後，在矽氧化膜1 3上，形成光阻膜，雖然這一點在圓 中未示出。接著，對光阻膜進行照相製版處理，以便形成 記憶體元件形成區域的S A C開口部。此後，以光阻膜作為 罩幕，依次對矽氧化膜13，BPSG膜12，矽氧化膜9和BPSG 膜1 2 ’ 2 0進行蝕刻。之後，將光阻膜去除。由此，獲得圖 5 5 A和圖5 5 B所示的結構。接著，將；ε夕氧化膜1 3，B P S G膜 1 2，20 ’矽氧化膜9作為罩幕，依次對矽氮化膜8和矽氧化j.) _膜7進行異向性餘刻。由此，如圖4 9 A和圖4 9 B所示，在閘 極的頂面和側壁上，按照殘留保護絕緣膜的方式，形成 - SAC 開口部15。 如果採用本實施例的混合設置裝置的製造方法，獲得與 -通過第六實施例的混合設置裝置的製造方法所獲得的效果 -
89113l97.ptd 第36頁 45? 420 五 '發明說明（33) 相同的效果。另外，在第六實施例的混合設置裝置的製造 方法中的圖43A和圖43B的邏輯元件形成區域中，由於在半 導體基板上直接疊置BPSG膜20 ’故通過此後的熱處理’硼 或鋰可擴散到半導體基板内，產生在電晶體中發生漏電等 的不利影響。但是，在本實施例的混合設置裝置的製造方 法中，由於通過在高熔點金屬矽化物膜1 1與BPSG膜20之 ， 間，疊置矽氧化膜22，抑制硼或鋰朝向半導體基板中擴 " 散，故對電晶體造成的不利影響受到抑制。 第八f施例 下面參照圖5 6 A和圖5 6 B以及圖5 7 A和5 7B，對第八實施例p 進行描述。本實施例的混合設置裝置的製造方法基本上與 第七實施例的混合設置裝置的製造方法相同，但是本實施 例的混合設置裝置的製造方法與第七實施例的不同之處在 於：通過形成矽氮化膜2 3，代替在第七實施例的混合設置 裝置的製造方法中的圖50A和圖50B中形成的矽氧化膜22 ’ 將矽氮化膜23和BPSG膜20這二層用作本身對齊矽化物光阻 膜。 在圖50 A和圖5 0B的所示的結構中，按照覆蓋半導體基板 的整個表面的方式，疊置BPSG膜12。此後，通過熱處理或 CMP等對BPSG膜12等進行平整化處理。此後，在BPSG膜12 上，疊置矽氧化膜1 3。 此後，在矽氧化膜1 3上，形成光阻膜。接著，對光阻膜 進行照相製版處理，以便形成記憶體元件形成區域的S A C 開口部。然後’將光阻膜作為罩幕，依次對矽氧化膜1 3，
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4514 2 U 五、發明說明（34) BPSG膜〗2，矽氧化臈9和BPSG膜Π進行蝕刻。之後，去除 光阻膜。由此，獲得圖5 7Α和圖5 7Β所示的結構。此後，以 矽氧化膜13 ’ BPSG臈12和矽氧化膜9和BPSG膜17作為罩 幕’依次對砂氮化膜8和；ε夕氛化膜7進行異向性姓刻。由 此’如圖5 7Α和圖5 7Β所示，在閘極的頂面和側壁上，按照 殘留保護絕緣膜的方式，形成SAC開口部1 5。 如果採用本實施例的混合設置裝置的製造方法，獲得與 通過第七實施例的混合設置裝· 相同的效果。另外，在第六實 方法和第七實施例的混合設置 半導體基板進行氧化處理，故 整化處理不在包含比如，氫和 夠在所謂的氮化氣氛中的熱處 化。但是，按照本實施例的混 於矽氮化膜抑制半導體基板的 通過熱處理進行平整化處理。 混合設置裝置的製造方法，與 屬矽化物膜進行氧化的氣氛中 處理相比較，可獲得良好的平 元件編號之說明 3 閘極絕緣膜 4 閑極 6a ' 6b 源極/汲極區域 7 氧化矽膜 置的製造方法所獲得的效果 施例的混合設置裝置的製造 裝置的製造方法中，由於對¢) 通過熱處理對BPSG膜20的平 氧的氧化氣氛中進行，只能 理的不氧化的氣氛中進行氧 合設置裝置的製造方法，由 氧化，故可在氧化氣氛中， 其結果是，按照本實施例的 不對半導體基板和高熔點金 ，通過熱處理進行的平整化 整化處理。
89113197.ptd 第38頁 451420
五、發明說明（35) 8 石夕氮化膜 8 a 側壁氮化膜 9 砍氧化膜 10 光阻膜 11 高熔點金屬矽化物膜 12 BPSG 膜 13 矽氧化膜 14 光阻膜 15 自動對準接觸開口部 16 氧化矽膜 17 BPSG 膜 18 光阻膜 19 光阻膜 20 BPSG 膜 21 光阻膜 22 矽氧化膜 23 矽氮化膜 101a '101b 井區域 102 隔離氧化膜 103 閘極絕緣膜 104 閘極 105 絕緣膜 106a '106b 源極/汲極區域 107 矽氧化膜 89113197.ptd 第39頁 451420
五、發明說明（36) 108 矽氮化膜 108a 、 108b 侧壁氮化膜 109 光阻膜 110 光阻膜 111 BPSG 膜 112 矽氮化膜 113 光阻膜 114 自動對準接觸孔 115 矽氧化膜 116 光阻膜 117 高熔點金屬矽化物膜 118 BPSG 膜 119 矽氧化膜 120 矽氧化膜 121 光阻膜 122 高熔點金屬矽化物膜 123 BPSG 膜 124 矽氧化膜 125 空洞 126 光阻膜 127 自動對準接觸開口部 S9113197.ptd 第40頁 ^51420 圖式簡單說明 圖1A，圖1B，圖2A，圖2B ，圖3A，圖3B，圖4A，圖4B， 圖5A，圖5B ，圖6A ，圖6B，圖7A ，圖7B，圖8A，圖8B，圖 9A ’圖9B為用於說明本發明的第一實施例的半導體裝置之 製造方法的剖面結構圖； 圖10A ，圖10B ，圖11A ，圖11B ，圖12A ，圖12B ，圖 13A ，圖13B ，圖14A ，圖14B ，圖15A ，圖15B ，圖16A ，圖 1 6B為用於說明本發明的第二實施例的半導體裝置之製造 方法的剖面結構圖； 圖17A，圖17B，圖18A，圖18B為用於說明本發明的第三 實施例的半導體裝置之製造方法的剖面結構圖； 圖 19A，圖19B，圖20A，圖20B，圖21A，圖21B，圖 22A ，圖22B ，圖23A ，圖23B ，圖24A ，圖24B ，圖25A ，圖 25B ，圖26A ，圖26B ，圖27A ，圖27B ，圖28A ，圖28B ，圖 29A ，圖29B ，圖30A ，圖30B ，圖31A ，圖31B ，圖32A ，圖 3 2B，圖3 3A，圖33 B為用於說明本發明的第四實施例的半 導體裝置之製造方法的剖面結構圖； 圖34A ，圖34B ，圖35A ，圖35B ，圖36A ，圖36B ，圖 37A ，圖37B ，圖38A ，圖38B ，圖39A ，圖39B ，圖40A ，圖 4 0B，圖41A，圖41B.為用於說明本發明的第五實施例的半 導體裝置之製造方法的剖面結構圖； 圖42A ，圖42B ，圖43A ，圖43B ，圖44A ，圖44B ，圊 45A ，圖45B ，圖46A ，圖46B ，圖47A ，圖47B ，圖48A ，圖 48B，圖49A，圖49B為用於說明本發明的第六實施例的半 導體裝置之製造方法的剖面結構圖；
89113197.ptd 第41頁 451420 圖式簡單說明 圖50A ，圖50B ，圖51A ，圖51B ，圖52A ，圖52B ，圖 53A ’ 圖53B ，圖54A ，圖54B ，圖55A ，圖55B ，圖56A ，圖 56B，圖57A ’圖57B為用於說明本發明的第七實施例的半 導體裝置之製造方法的剖面結構圖； 圖58A ，圖58B ，圖59A ，圖59B ，圖60A ，圖60B ，圊 : 61A ，圖61B ’ 圖62A » 圖62B ，圖63A ，圖63B ，圖64A ，圖 64B，圖65A，圖65B，圖66A，圖66B為用於說明已有的記 憶體的SAC過程的剖面結構圈； 圖67，圖68，圖69，圖70 ,圖71，圖72為用於說明形成 已有的邏輯元件的本身對齊矽化物光阻膜的過程的剖面結，^ 構圖， 圖 73A ’ SI73B，圖 74A ’ 圖 74B，圖 75A，圖 75B，圖 76A ’ 圖76B ，圖77A ，圖77B ，圖78A ，圖78B ，圊79A ，圖 7 9B，圖80A，圖80B，圖8U ’圖81B為用於說明形成已有 的混合設置裝置的過程的問題的剖面結構。
89113197.ptd 第42頁
Claims (1)
- 六、申請專利範圍 1. 一種半導體裝置之製造方 有記憶體元件形成區域與邏輯 步驟： 、 法，其係在半導體基板上具 元件形成區域，其包括下述 一ίΐ述記憶體元件形成區域中的半導體基板上，形成第 一閘極（4 )，並且在上述邏輯元件形成區域的上述 半導體基板上，形成第三閘極（4); 在上述第和第一閘極相應的兩側的上述半導體基板 中，形成第一源極/汲極區域（6a)，並且在第三閘極的兩 侧的上述半導體基板中，形成第二源極/汲極區域（6b);按分別覆蛊上述第一，第二和第三閘極的方式，在上 述半導體基板的整個表面上，形成第一絕緣膜（8); 通過對形成於上述邏輯元件形成區域上的上述第一絕緣 膜進行異向性蝕刻，在上述記憶體元件形成區域上’殘留 覆蓋上述第一和第二閘極的第一保護絕緣膜，並且在第三 閘極的側壁上，形成侧壁絕緣膜（8a , 8b); 按照覆蓋包含上述第一，第二和第三閘極、上述保護絕 緣膜及側壁絕緣膜的半導體基板整個表面的方式，形成第 二絕緣膜；.通過選擇地對上述記憶體元件形成區域中的上述第二絕 緣膜進行濕式蝕刻’以在上述邏輯元件形成區域，形成本 身對齊矽化物保護膜（9 ); 在上述邏輯元件形成區域中的上逑半導體基板露出的上 述第二源極/汲極區域上’形成高炼點金屬矽化物膜 (11);89113197.ptd 第43頁 45M20 六、申請專利範圍 按照覆蓋上述半導體基板的整個表面的方式，形成層間 絕緣膜（1 2); 通過對上述記憶體元件形成區域中的上述層間絕緣膜和 上述第一保護絕緣膜進行蝕刻，以在上述第一閘極和上述 第二閘極的頂面和側壁上，按照殘留第二保護絕緣膜的方 式自我整合地，形成延伸到上述半導體基板的第一源極/ 汲極區域的接觸孔（1 5 )。 2. 如申請專利範圍第1項之半導體裝置之製造方法，其 中上述第一絕緣膜（8 )為矽氮化膜。 3. 如申請專利範圍第1項之半導體裝置之製造方法，其 （ 中上述第二絕緣膜（9 )為矽氧化膜。 4. 如申請專利範圍第1項之半導體裝置之製造方法，其 中上述層間絕緣膜（1 2 )由包含雜質的絕緣膜形成； 該方法還包括下述步驟： 在高熔點金屬矽化物膜（11 )之後，在形成上述層間絕緣 膜的上述步驟之前，在高熔點矽化物膜上，形成不包含雜 質的絕緣膜；以及 在形成上述層間絕緣膜的上述步騾之後，對上述層間絕 緣膜進行熱處理。 5. 如申請專利範圍第4項之半導體裝置之製造方法，其 、 中不包含上述雜質的絕緣膜為厚度小於3 0 0埃的矽氧化 膜。 6. 如申請專利範圍第4項之半導體裝置之製造方法，其 中不包含上述雜質的絕緣膜為厚度小於3 0 0埃的矽氮化89]13197.ptd 第44頁 420 -—— ^ a '中請補棚 膜。 7· —種半導體裝置之製造方法，其係在半導體基板上具 有記憶體元件形成區域和邏輯元件形成區域，其包括下述 步驟： μ 在上述記憶體元件形成區域’形成第一和第二閘極 (4) ’並且在上述邏輯元件形成區域中的上述半導體基板 上，形成第三閘極（4); 在上述第一和第二閘極相應的兩側的上述半導體基板 中，形成第—源極/汲極區域（6a),並且在第三閘極的兩 侧’形成第二源極/汲極區域（6b); 、+、^ 刀別覆蓋上述第一，第二和第三閘極的方式，在上 u半導體基板的整個表面上，形成第—絕緣膜（8); 在上述第一絕緣膜上，形成包含雜質的絕緣膜； =形成於上述邏輯元件形成區域上之包含雜質的絕緣膜 去除， 昱對上述邏輯元件形成區域上的上述第一絕緣膜進行 飯刻，在上述記憶元件形成區 ，莒一 $護絕緣膜，並且在第三閉極的側壁上，形成側壁;;緣膜 (8a ， 8b); ，厂覆盘上述半導體基板整個表面的方 形成第二絕 緣膜（9); β $過對上述第二絕緣膜進行蝕刻，在上述邏輯元件形成 區域’形成本身對齊矽化物保護膜（9); 在上述邏輯元件形成區域中的上述半導體基板露出的上89113197,pid 第45頁 151420 六、申請專利範圍 形成高熔點金屬矽化物膜 述第一源極/沒極區域上 (11)； 在上述半導體基板上， 在上述記憶體元件。成層間絕緣膜(12); 雜質的絕緣膜上，按^ %區域中的上述層間絕緣膜和包含 合地，在第一閘極和;^殘留第二保護絕緣膜的方式自我整 延伸到上述半導其4述第二閘極的頂面和侧壁上，形成 觸孔（1 5 ); 豆土反中的上述第一源極/汲極區域的接 絕ί膜：：ί::::，膘的上述步•，或形成上述層間 膜或上述層間絕= 個=後’對…氧化 fi如由过由 夜面進订熱處理。 "專利範圍第7項之半導體裝置势 中上述絕緣膜(8)為秒氮裝置之“方法’其 中上Ϊ第清範圍第7項之半導體裝置之製造方法’其 中上述弟一絕緣膜（9)為矽氧化膜。 旦1 有°記:二半Λ體裝置之製造方法，其係在半導體基板上 述步驟‘:疋件形成區域和邏輯元件形成區域，其包括下在上述記憶體元件形成區域，形成第一和第二閘極 (4)，並且在上述邏輯元件形成區域中的上述半導體基 上’形成弟三閘極（4); 在上述第一和第二閘極相應的兩側的上述半導體基板 中，形成第一源極/汲極區域（6a)，並且在第三閘極的兩 侧的半導體基板中’形成第三源極/汲極區域（6b);89113197.ptd 第46頁 151420 六、申請專利範圍 按照分別覆蓋上述第一，第二和第三閘極的方式，在上 述半導體基板的整個表面上，形成第一絕緣膜（8); 通過對上述邏輯元件形成區域上的上述第一絕緣膜進行 異向性蝕刻，在上述記憶體元件形成區域上，殘留覆蓋第 一保護絕緣膜’並且在第三閘極的侧壁上，形成側壁絕緣 膜； 在上述半導體基板整個表面上，形成包含雜質的絕緣膜 (8 a，8 b ); 通過對包含上述雜質的絕緣臈進行蝕刻，在上述邏輯元 件形成區域’形成矽化物保護膜（9 ); 在上述邏輯元件形成區域的上述半導體基板露出的上述 第一源極/汲極區域上，形成高熔點金屬矽化物膜（11 ); 在上述半導體基板上，形成層間絕緣膜（1 2 ); 在上述δ己憶體元件形成區域中的上述層間絕緣膜和包含 雜質的絕緣膜上，按照殘留第二保護絕緣膜的方式自我整 σ 在第閘極和上述第二閘極的頂面和側壁上，形成 ^述半導體基板的上述第一源極/波極區域的接觸 1^.如申請專利範圍第1〇項之半導體裝置之製造方法， 其中上述第一絕緣膜（8)為矽氮化膜。 請專利範圍第10項之半導體裝置之製造方法， 其中上述第二絕緣膜（9)為矽氧化膜。 其1中範圍第ι〇項之半導體裝置之製造方法， 其肀。哀方法還包括下述步驟： 4 514 2 089113197.ptd 第48頁
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