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Description
【特許請求の範囲】
【請求項1】半導体基板の第1の領域に形成された複数の第1のトランジスタ、及び、半導体基板の第2の領域に形成された複数の第2のトランジスタから構成された半導体装置であって、
第1及び第2のトランジスタのそれぞれは、ゲート電極、チャネル形成領域、及び、ソース/ドレイン領域から成り、
第1及び第2のトランジスタを構成するゲート電極は、不純物を含有したポリシリコン層、及び、その上に形成されたシリサイド層から成り、
第1のトランジスタを構成するソース/ドレイン領域には、シリサイド層が形成されており、
第2のトランジスタを構成するソース/ドレイン領域には、シリサイド層が形成されていないことを特徴とする半導体装置。
【請求項2】第1のトランジスタから論理回路が構成され、第2のトランジスタからダイナミック・ランダム・アクセス・メモリが構成されていることを特徴とする請求項1に記載の半導体装置。
【請求項3】第1及び第2のトランジスタは、
第1の絶縁材料から成り、ゲート電極の側壁の少なくとも一部分を被覆する絶縁材料層、及び、
第2の絶縁材料から成り、ゲート電極の頂面及び絶縁材料層の頂部を被覆するキャップ層、
を更に備えていることを特徴とする請求項1に記載の半導体装置。
【請求項4】第1の絶縁材料の比誘電率は、第2の絶縁材料の比誘電率よりも低いことを特徴とする請求項3に記載の半導体装置。
【請求項5】(イ)導電材料から成るゲート電極、
(ロ)第1の絶縁材料から成り、ゲート電極の側壁の少なくとも一部分を被覆する絶縁材料層、及び、
(ハ)第2の絶縁材料から成り、ゲート電極の頂面及び絶縁材料層の頂部を被覆するキャップ層、
を有することを特徴とする半導体装置。
【請求項6】第1の絶縁材料の比誘電率は、第2の絶縁材料の比誘電率よりも低いことを特徴とする請求項5に記載の半導体装置。
【請求項7】ゲート電極は、不純物を含有したポリシリコン層、及び、その上に形成されたシリサイド層から成ることを特徴とする請求項5に記載の半導体装置。
【請求項8】半導体基板の第1の領域に形成された複数の第1のトランジスタ、及び、半導体基板の第2の領域に形成された複数の第2のトランジスタから構成された半導体装置の製造方法であって、
(A)第1のトランジスタ及び第2のトランジスタを形成するために、半導体基板表面にゲート絶縁膜を形成した後、ポリシリコンから成るゲート電極を形成し、次いで、第2のトランジスタを構成するソース/ドレイン領域を半導体基板に形成する工程と、
(B)隣接する第2のトランジスタを構成するゲート電極間を絶縁材料層で埋め込み、且つ、第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板の領域、第1のトランジスタを構成するゲート電極の頂面、及び、第2のトランジスタを構成するゲート電極の頂面を露出させる工程と、
(C)第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板の領域にソース/ドレイン領域を形成する工程と、
(D)第1のトランジスタを構成するソース/ドレイン領域にシリサイド層を形成し、且つ、第1のトランジスタを構成するゲート電極の頂面及び第2のトランジスタを構成するゲート電極の頂面にシリサイド層を形成し、以て、ポリシリコン層、及び、その上に形成されたシリサイド層から成るゲート電極を得る工程、
を備えていることを特徴とする半導体装置の製造方法。
【請求項9】第1のトランジスタから論理回路が構成され、第2のトランジスタからダイナミック・ランダム・アクセス・メモリが構成されることを特徴とする請求項8に記載の半導体装置の製造方法。
【請求項10】絶縁材料層は、第1の絶縁材料層及び第2の絶縁材料層から成り、
前記工程(B)は、全面に第1の絶縁材料層を形成した後、隣接する第2のトランジスタを構成するゲート電極間を第2の絶縁材料層で埋め込むように該第1の絶縁材料層上に第2の絶縁材料層を形成し、次いで、第1のトランジスタを形成すべき領域上の第1の絶縁材料層、及び第2のトランジスタを構成するゲート電極の頂面上の第1の絶縁材料層を除去する工程から成ることを特徴とする請求項8に記載の半導体装置の製造方法。
【請求項11】前記工程(C)において、第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板の領域にソース/ドレイン領域を形成するとき、該ソース/ドレイン領域に導入する不純物と同じ不純物を第1のトランジスタを構成するゲート電極に導入し、第2のトランジスタを構成するソース/ドレイン領域に導入された不純物と同じ導電型の不純物を第2のトランジスタを構成するゲート電極に導入することを特徴とする請求項8に記載の半導体装置の製造方法。
【請求項12】前記工程(D)の後、
(E)全面に、エッチングストップ層、層間絶縁層を順次形成し、該層間絶縁層、エッチングストップ層及び絶縁材料層を貫通し、第2のトランジスタを構成するソース/ドレイン領域に達する開口部を形成した後、該開口部を導電材料によって埋め込み、以て、コンタクトプラグを形成する工程、
を更に備えていることを特徴とする請求項8に記載の半導体装置の製造方法。
【請求項13】半導体基板の第1の領域に形成された複数の第1のトランジスタ、及び、半導体基板の第2の領域に形成された複数の第2のトランジスタから構成された半導体装置の製造方法であって、
(A)第1のトランジスタ及び第2のトランジスタを形成するために、半導体基板表面にゲート絶縁膜を形成した後、ポリシリコンから成るゲート電極を形成し、次いで、第2のトランジスタを構成するソース/ドレイン領域を半導体基板に形成する工程と、
(B)第2のトランジスタを構成するソース/ドレイン領域を第1の絶縁材料層で被覆し、且つ、第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板の領域を露出させる工程と、
(C)第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板の領域にソース/ドレイン領域を形成した後、該ソース/ドレイン領域にシリサイド層を形成する工程と、
(D)隣接する第1のトランジスタを構成するゲート電極間を第2の絶縁材料層で埋め込み、隣接する第2のトランジスタを構成するゲート電極間を第2の絶縁材料層で埋め込み、且つ、第1のトランジスタを構成するゲート電極の頂面及び第2のトランジスタを構成するゲート電極の頂面を露出させる工程と、
(E)第1のトランジスタを構成するゲート電極の頂面及び第2のトランジスタを構成するゲート電極の頂面にシリサイド層を形成し、以て、ポリシリコン層、及び、その上に形成されたシリサイド層から成るゲート電極を得る工程、
を備えていることを特徴とする半導体装置の製造方法。
【請求項14】第1のトランジスタから論理回路が構成され、第2のトランジスタからダイナミック・ランダム・アクセス・メモリが構成されることを特徴とする請求項13に記載の半導体装置の製造方法。
【請求項15】第1及び第2の絶縁材料層は酸化シリコンから成ることを特徴とする請求項13に記載の半導体装置の製造方法。
【請求項16】前記工程(A)は、第1のトランジスタ及び第2のトランジスタを形成するために、半導体基板表面にゲート絶縁膜を形成した後、全面に、不純物を含有していないポリシリコン層、オフセット膜を順次形成し、次いで、オフセット膜及びポリシリコン層をパターニングし、ポリシリコン層及びオフセット膜の2層構成のゲート電極を形成し、その後、第2のトランジスタを構成するソース/ドレイン領域を半導体基板に形成する工程から成り、
前記(B)は、第2のトランジスタを構成するゲート電極及びソース/ドレイン領域を第1の絶縁材料層で被覆し、且つ、第1のトランジスタを構成するゲート電極の側壁を第1の絶縁材料層で被覆し、第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板の領域を露出させる工程から成り、
前記工程(D)と工程(E)との間で、オフセット膜、並びに、第1のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の上部、及び、第2のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の上部を除去する工程を含み、
前記工程(E)に引き続き、第1のトランジスタを構成するゲート電極に形成されたシリサイド層上、及び、第1のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の頂部上に第1のキャップ層を形成し、第2のトランジスタを構成するゲート電極に形成されたシリサイド層上、及び、第2のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の頂部上に第2のキャップ層を形成する工程を含むことを特徴とする請求項13に記載の半導体装置の製造方法。
【請求項17】前記工程(A)は、第1のトランジスタ及び第2のトランジスタを形成するために、半導体基板表面にゲート絶縁膜を形成した後、全面に、不純物を含有していないポリシリコン層、オフセット膜を順次形成し、次いで、オフセット膜及びポリシリコン層をパターニングし、ポリシリコン層及びオフセット膜の2層構成のゲート電極を形成し、その後、第2のトランジスタを構成するソース/ドレイン領域を半導体基板に形成する工程から成り、
前記(B)は、第2のトランジスタを構成するゲート電極及びソース/ドレイン領域を第1の絶縁材料層で被覆し、且つ、第1のトランジスタを構成するゲート電極の側壁を第1の絶縁材料層で被覆し、第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板の領域を露出させる工程から成り、
前記工程(D)と工程(E)との間で、オフセット膜を除去する工程を含み、
前記工程(E)に引き続き、第1のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の上部、及び、第2のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の上部を除去し、次いで、第1のトランジスタを構成するゲート電極に形成されたシリサイド層上、及び、第1のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の頂部上に第1のキャップ層を形成し、第2のトランジスタを構成するゲート電極に形成されたシリサイド層上、及び、第2のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の頂部上に第2のキャップ層を形成する工程を含むことを特徴とする請求項13に記載の半導体装置の製造方法。
【請求項18】前記工程(E)の後、
(F)全面に層間絶縁層を形成し、該層間絶縁層並びに第2及び第1の絶縁材料層を貫通し、第2のトランジスタを構成するソース/ドレイン領域に達する開口部を形成した後、該開口部を導電材料によって埋め込み、以て、コンタクトプラグを形成する工程、
を更に備えていることを特徴とする請求項13に記載の半導体装置の製造方法。
【請求項19】(A)半導体基板表面にゲート絶縁膜を形成し、次いで、全面にポリシリコン層、オフセット膜を順次形成した後、オフセット膜及びポリシリコン層をパターニングし、ポリシリコン層及びオフセット膜の2層構成のゲート電極を形成する工程と、
(B)ゲート電極の側壁を、第1の絶縁材料から成る第1の絶縁材料層で被覆し、且つ、半導体基板にソース/ドレイン領域を形成する工程と、
(C)隣接するゲート電極間を第2の絶縁材料層で埋め込み、且つ、オフセット膜の頂面を露出させる工程と、
(D)オフセット膜を除去し、併せて、ゲート電極の側壁を被覆した第1の絶縁材料層の上部を除去する工程と、
(E)ゲート電極の頂面上、及び、ゲート電極の側壁を被覆した第1の絶縁材料層の頂部上にキャップ層を形成する工程、
を備えていることを特徴とする半導体装置の製造方法。
【請求項20】前記工程(D)において、オフセット膜を除去した後、露出したゲート電極を構成するポリシリコン層の頂面にシリサイド層を形成し、次いで、ゲート電極の側壁を被覆した第1の絶縁材料層の上部を除去することを特徴とする請求項19に半導体装置の製造方法。
【請求項21】前記工程(D)において、オフセット膜を除去した後、露出したゲート電極を構成するポリシリコン層に不純物を導入し、次いで、該ポリシリコン層の頂面にシリサイド層を形成し、その後、ゲート電極の側壁を被覆した第1の絶縁材料層の上部を除去することを特徴とする請求項20に半導体装置の製造方法。
【請求項22】前記工程(D)において、オフセット膜及びゲート電極の側壁を被覆した第1の絶縁材料層の上部を除去した後、露出したゲート電極を構成するポリシリコン層の頂面にシリサイド層を形成することを特徴とする請求項19に半導体装置の製造方法。
【請求項23】前記工程(E)の後、
(F)全面に層間絶縁層を形成し、該層間絶縁層及び第2の絶縁材料層を貫通し、ソース/ドレイン領域に達する開口部を形成した後、該開口部を導電材料によって埋め込み、以て、コンタクトプラグを形成する工程、
を更に備えていることを特徴とする請求項19に記載の半導体装置の製造方法。
【請求項24】第1の絶縁材料の比誘電率は、第2の絶縁材料の比誘電率よりも低いことを特徴とする請求項19に記載の半導体装置の製造方法。
【請求項1】半導体基板の第1の領域に形成された複数の第1のトランジスタ、及び、半導体基板の第2の領域に形成された複数の第2のトランジスタから構成された半導体装置であって、
第1及び第2のトランジスタのそれぞれは、ゲート電極、チャネル形成領域、及び、ソース/ドレイン領域から成り、
第1及び第2のトランジスタを構成するゲート電極は、不純物を含有したポリシリコン層、及び、その上に形成されたシリサイド層から成り、
第1のトランジスタを構成するソース/ドレイン領域には、シリサイド層が形成されており、
第2のトランジスタを構成するソース/ドレイン領域には、シリサイド層が形成されていないことを特徴とする半導体装置。
【請求項2】第1のトランジスタから論理回路が構成され、第2のトランジスタからダイナミック・ランダム・アクセス・メモリが構成されていることを特徴とする請求項1に記載の半導体装置。
【請求項3】第1及び第2のトランジスタは、
第1の絶縁材料から成り、ゲート電極の側壁の少なくとも一部分を被覆する絶縁材料層、及び、
第2の絶縁材料から成り、ゲート電極の頂面及び絶縁材料層の頂部を被覆するキャップ層、
を更に備えていることを特徴とする請求項1に記載の半導体装置。
【請求項4】第1の絶縁材料の比誘電率は、第2の絶縁材料の比誘電率よりも低いことを特徴とする請求項3に記載の半導体装置。
【請求項5】(イ)導電材料から成るゲート電極、
(ロ)第1の絶縁材料から成り、ゲート電極の側壁の少なくとも一部分を被覆する絶縁材料層、及び、
(ハ)第2の絶縁材料から成り、ゲート電極の頂面及び絶縁材料層の頂部を被覆するキャップ層、
を有することを特徴とする半導体装置。
【請求項6】第1の絶縁材料の比誘電率は、第2の絶縁材料の比誘電率よりも低いことを特徴とする請求項5に記載の半導体装置。
【請求項7】ゲート電極は、不純物を含有したポリシリコン層、及び、その上に形成されたシリサイド層から成ることを特徴とする請求項5に記載の半導体装置。
【請求項8】半導体基板の第1の領域に形成された複数の第1のトランジスタ、及び、半導体基板の第2の領域に形成された複数の第2のトランジスタから構成された半導体装置の製造方法であって、
(A)第1のトランジスタ及び第2のトランジスタを形成するために、半導体基板表面にゲート絶縁膜を形成した後、ポリシリコンから成るゲート電極を形成し、次いで、第2のトランジスタを構成するソース/ドレイン領域を半導体基板に形成する工程と、
(B)隣接する第2のトランジスタを構成するゲート電極間を絶縁材料層で埋め込み、且つ、第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板の領域、第1のトランジスタを構成するゲート電極の頂面、及び、第2のトランジスタを構成するゲート電極の頂面を露出させる工程と、
(C)第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板の領域にソース/ドレイン領域を形成する工程と、
(D)第1のトランジスタを構成するソース/ドレイン領域にシリサイド層を形成し、且つ、第1のトランジスタを構成するゲート電極の頂面及び第2のトランジスタを構成するゲート電極の頂面にシリサイド層を形成し、以て、ポリシリコン層、及び、その上に形成されたシリサイド層から成るゲート電極を得る工程、
を備えていることを特徴とする半導体装置の製造方法。
【請求項9】第1のトランジスタから論理回路が構成され、第2のトランジスタからダイナミック・ランダム・アクセス・メモリが構成されることを特徴とする請求項8に記載の半導体装置の製造方法。
【請求項10】絶縁材料層は、第1の絶縁材料層及び第2の絶縁材料層から成り、
前記工程(B)は、全面に第1の絶縁材料層を形成した後、隣接する第2のトランジスタを構成するゲート電極間を第2の絶縁材料層で埋め込むように該第1の絶縁材料層上に第2の絶縁材料層を形成し、次いで、第1のトランジスタを形成すべき領域上の第1の絶縁材料層、及び第2のトランジスタを構成するゲート電極の頂面上の第1の絶縁材料層を除去する工程から成ることを特徴とする請求項8に記載の半導体装置の製造方法。
【請求項11】前記工程(C)において、第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板の領域にソース/ドレイン領域を形成するとき、該ソース/ドレイン領域に導入する不純物と同じ不純物を第1のトランジスタを構成するゲート電極に導入し、第2のトランジスタを構成するソース/ドレイン領域に導入された不純物と同じ導電型の不純物を第2のトランジスタを構成するゲート電極に導入することを特徴とする請求項8に記載の半導体装置の製造方法。
【請求項12】前記工程(D)の後、
(E)全面に、エッチングストップ層、層間絶縁層を順次形成し、該層間絶縁層、エッチングストップ層及び絶縁材料層を貫通し、第2のトランジスタを構成するソース/ドレイン領域に達する開口部を形成した後、該開口部を導電材料によって埋め込み、以て、コンタクトプラグを形成する工程、
を更に備えていることを特徴とする請求項8に記載の半導体装置の製造方法。
【請求項13】半導体基板の第1の領域に形成された複数の第1のトランジスタ、及び、半導体基板の第2の領域に形成された複数の第2のトランジスタから構成された半導体装置の製造方法であって、
(A)第1のトランジスタ及び第2のトランジスタを形成するために、半導体基板表面にゲート絶縁膜を形成した後、ポリシリコンから成るゲート電極を形成し、次いで、第2のトランジスタを構成するソース/ドレイン領域を半導体基板に形成する工程と、
(B)第2のトランジスタを構成するソース/ドレイン領域を第1の絶縁材料層で被覆し、且つ、第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板の領域を露出させる工程と、
(C)第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板の領域にソース/ドレイン領域を形成した後、該ソース/ドレイン領域にシリサイド層を形成する工程と、
(D)隣接する第1のトランジスタを構成するゲート電極間を第2の絶縁材料層で埋め込み、隣接する第2のトランジスタを構成するゲート電極間を第2の絶縁材料層で埋め込み、且つ、第1のトランジスタを構成するゲート電極の頂面及び第2のトランジスタを構成するゲート電極の頂面を露出させる工程と、
(E)第1のトランジスタを構成するゲート電極の頂面及び第2のトランジスタを構成するゲート電極の頂面にシリサイド層を形成し、以て、ポリシリコン層、及び、その上に形成されたシリサイド層から成るゲート電極を得る工程、
を備えていることを特徴とする半導体装置の製造方法。
【請求項14】第1のトランジスタから論理回路が構成され、第2のトランジスタからダイナミック・ランダム・アクセス・メモリが構成されることを特徴とする請求項13に記載の半導体装置の製造方法。
【請求項15】第1及び第2の絶縁材料層は酸化シリコンから成ることを特徴とする請求項13に記載の半導体装置の製造方法。
【請求項16】前記工程(A)は、第1のトランジスタ及び第2のトランジスタを形成するために、半導体基板表面にゲート絶縁膜を形成した後、全面に、不純物を含有していないポリシリコン層、オフセット膜を順次形成し、次いで、オフセット膜及びポリシリコン層をパターニングし、ポリシリコン層及びオフセット膜の2層構成のゲート電極を形成し、その後、第2のトランジスタを構成するソース/ドレイン領域を半導体基板に形成する工程から成り、
前記(B)は、第2のトランジスタを構成するゲート電極及びソース/ドレイン領域を第1の絶縁材料層で被覆し、且つ、第1のトランジスタを構成するゲート電極の側壁を第1の絶縁材料層で被覆し、第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板の領域を露出させる工程から成り、
前記工程(D)と工程(E)との間で、オフセット膜、並びに、第1のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の上部、及び、第2のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の上部を除去する工程を含み、
前記工程(E)に引き続き、第1のトランジスタを構成するゲート電極に形成されたシリサイド層上、及び、第1のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の頂部上に第1のキャップ層を形成し、第2のトランジスタを構成するゲート電極に形成されたシリサイド層上、及び、第2のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の頂部上に第2のキャップ層を形成する工程を含むことを特徴とする請求項13に記載の半導体装置の製造方法。
【請求項17】前記工程(A)は、第1のトランジスタ及び第2のトランジスタを形成するために、半導体基板表面にゲート絶縁膜を形成した後、全面に、不純物を含有していないポリシリコン層、オフセット膜を順次形成し、次いで、オフセット膜及びポリシリコン層をパターニングし、ポリシリコン層及びオフセット膜の2層構成のゲート電極を形成し、その後、第2のトランジスタを構成するソース/ドレイン領域を半導体基板に形成する工程から成り、
前記(B)は、第2のトランジスタを構成するゲート電極及びソース/ドレイン領域を第1の絶縁材料層で被覆し、且つ、第1のトランジスタを構成するゲート電極の側壁を第1の絶縁材料層で被覆し、第1のトランジスタを構成するソース/ドレイン領域を形成すべき半導体基板の領域を露出させる工程から成り、
前記工程(D)と工程(E)との間で、オフセット膜を除去する工程を含み、
前記工程(E)に引き続き、第1のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の上部、及び、第2のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の上部を除去し、次いで、第1のトランジスタを構成するゲート電極に形成されたシリサイド層上、及び、第1のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の頂部上に第1のキャップ層を形成し、第2のトランジスタを構成するゲート電極に形成されたシリサイド層上、及び、第2のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の頂部上に第2のキャップ層を形成する工程を含むことを特徴とする請求項13に記載の半導体装置の製造方法。
【請求項18】前記工程(E)の後、
(F)全面に層間絶縁層を形成し、該層間絶縁層並びに第2及び第1の絶縁材料層を貫通し、第2のトランジスタを構成するソース/ドレイン領域に達する開口部を形成した後、該開口部を導電材料によって埋め込み、以て、コンタクトプラグを形成する工程、
を更に備えていることを特徴とする請求項13に記載の半導体装置の製造方法。
【請求項19】(A)半導体基板表面にゲート絶縁膜を形成し、次いで、全面にポリシリコン層、オフセット膜を順次形成した後、オフセット膜及びポリシリコン層をパターニングし、ポリシリコン層及びオフセット膜の2層構成のゲート電極を形成する工程と、
(B)ゲート電極の側壁を、第1の絶縁材料から成る第1の絶縁材料層で被覆し、且つ、半導体基板にソース/ドレイン領域を形成する工程と、
(C)隣接するゲート電極間を第2の絶縁材料層で埋め込み、且つ、オフセット膜の頂面を露出させる工程と、
(D)オフセット膜を除去し、併せて、ゲート電極の側壁を被覆した第1の絶縁材料層の上部を除去する工程と、
(E)ゲート電極の頂面上、及び、ゲート電極の側壁を被覆した第1の絶縁材料層の頂部上にキャップ層を形成する工程、
を備えていることを特徴とする半導体装置の製造方法。
【請求項20】前記工程(D)において、オフセット膜を除去した後、露出したゲート電極を構成するポリシリコン層の頂面にシリサイド層を形成し、次いで、ゲート電極の側壁を被覆した第1の絶縁材料層の上部を除去することを特徴とする請求項19に半導体装置の製造方法。
【請求項21】前記工程(D)において、オフセット膜を除去した後、露出したゲート電極を構成するポリシリコン層に不純物を導入し、次いで、該ポリシリコン層の頂面にシリサイド層を形成し、その後、ゲート電極の側壁を被覆した第1の絶縁材料層の上部を除去することを特徴とする請求項20に半導体装置の製造方法。
【請求項22】前記工程(D)において、オフセット膜及びゲート電極の側壁を被覆した第1の絶縁材料層の上部を除去した後、露出したゲート電極を構成するポリシリコン層の頂面にシリサイド層を形成することを特徴とする請求項19に半導体装置の製造方法。
【請求項23】前記工程(E)の後、
(F)全面に層間絶縁層を形成し、該層間絶縁層及び第2の絶縁材料層を貫通し、ソース/ドレイン領域に達する開口部を形成した後、該開口部を導電材料によって埋め込み、以て、コンタクトプラグを形成する工程、
を更に備えていることを特徴とする請求項19に記載の半導体装置の製造方法。
【請求項24】第1の絶縁材料の比誘電率は、第2の絶縁材料の比誘電率よりも低いことを特徴とする請求項19に記載の半導体装置の製造方法。
[▲2▼ DRAMのメモリ素子を構成するトランジスタのSAC技術]
DRAMを構成するトランジスタにSAC技術を適用する場合、DRAMを構成するトランジスタのゲート電極間が窒化シリコン膜で埋められてしまうと、加工マージンを確実に確保しつつ、かかる窒化シリコン膜に開口部を形成するために、オフセット膜の膜厚を厚くせざるを得ない。然るに、オフセット膜の膜厚を厚くすると、ゲート電極に起因した段差が大きくなり、後の工程で不都合が生じ易い。具体的には、例えば、リソグラフィ工程におけるマージンの低下、層間絶縁層の埋め込み不良が発生し易い。
DRAMを構成するトランジスタにSAC技術を適用する場合、DRAMを構成するトランジスタのゲート電極間が窒化シリコン膜で埋められてしまうと、加工マージンを確実に確保しつつ、かかる窒化シリコン膜に開口部を形成するために、オフセット膜の膜厚を厚くせざるを得ない。然るに、オフセット膜の膜厚を厚くすると、ゲート電極に起因した段差が大きくなり、後の工程で不都合が生じ易い。具体的には、例えば、リソグラフィ工程におけるマージンの低下、層間絶縁層の埋め込み不良が発生し易い。
この場合、キャップ層のエッチングレートは第1の絶縁材料層のエッチングレートよりも低いことが望ましく、あるいは又、第1の絶縁材料層を構成する材料の比誘電率はキャップ層を構成する材料の比誘電率よりも低いことが望ましい。第1及び第2の絶縁材料層を構成する材料として酸化シリコン(SiO2)を例示することができ、第1及び第2のキャップ層を構成する材料として窒化シリコン(SiN)を例示することができる。また、本発明の第2の態様に係る半導体装置の製造方法においては、更に、上記の第4の目的を達成するために、前記工程(D)と工程(E)との間で、オフセット膜を除去した後、露出したゲート電極を構成するポリシリコン層に、ソース/ドレイン領域に導入された不純物と同じ導電型の不純物を導入し、次いで、第1のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の上部、及び、第2のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の上部を除去することが好ましい。あるいは又、前記工程(D)と工程(E)との間で、オフセット膜、並びに、第1のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の上部、及び、第2のトランジスタを構成するゲート電極の側壁の第1の絶縁材料層の上部を除去した後、露出したゲート電極を構成するポリシリコン層に、ソース/ドレイン領域に導入された不純物と同じ導電型の不純物を導入する工程を含むことが好ましい。
この場合、キャップ層のエッチングレートは第1の絶縁材料層のエッチングレートよりも低いことが望ましく、あるいは又、第1の絶縁材料層を構成する材料の比誘電率は第1及び第2のキャップ層を構成する材料の比誘電率よりも低いことが望ましい。第1及び第2の絶縁材料層を構成する材料として酸化シリコン(SiO2)を例示することができ、第1及び第2のキャップ層を構成する材料として窒化シリコン(SiN)を例示することができる。更に、上記の第4の目的を達成するために、前記工程(D)と工程(E)との間で、オフセット膜を除去した後、露出したゲート電極を構成するポリシリコン層に、ソース/ドレイン領域に導入された不純物と同じ導電型の不純物を導入する工程を含むことが好ましい。
更には、半導体基板として、SOI(Semiconductor On Insulator)基板を用いることもできる。SOI基板の製造方法として、
(1)半導体基板と支持基板とを絶縁層を介して張り合わせた後、半導体基板を裏面から研削、研磨することによって、支持基板から成る支持体と、絶縁層と、研削、研磨後の半導体基板から成る半導体層を得る、基板張り合わせ法
(2)半導体基板上に絶縁層を形成した後、半導体基板に水素イオンをイオン注入し、剥離層を半導体基板内部に形成した後、半導体基板と支持基板とを絶縁層を介して張り合わせ、次いで、熱処理を行うことによって剥離層から半導体基板を剥離(劈開)し、残された半導体基板を裏面から研削、研磨することによって、支持基板から成る支持体と、絶縁層と、研削、研磨後の半導体基板から成る半導体層を得る、スマート・カット法
(3)半導体基板の内部に酸素イオンをイオン注入した後、熱処理を行うことによって、半導体基板の内部に絶縁層を形成し、絶縁層の下に半導体基板の一部から成る支持体を、また、絶縁層の上に半導体基板の一部から成る半導体層を、それぞれ得るSIMOX(Separation by IMplanted OXygen)法
(4)支持体に相当する半導体基板上に形成された絶縁層上に気相又は固相で単結晶半導体層を形成することによって、半導体基板から成る支持体と、絶縁層と、単結晶半導体層から成る半導体層を得る方法
(5)陽極酸化によって半導体基板の表面を部分的に多孔質化して絶縁層を形成することによって、絶縁層の下に半導体基板の一部から成る支持体を、また、絶縁層の上に半導体基板の一部から成る半導体層を、それぞれ得る方法
を挙げることができる。ここで、半導体層に半導体装置を形成する。
(1)半導体基板と支持基板とを絶縁層を介して張り合わせた後、半導体基板を裏面から研削、研磨することによって、支持基板から成る支持体と、絶縁層と、研削、研磨後の半導体基板から成る半導体層を得る、基板張り合わせ法
(2)半導体基板上に絶縁層を形成した後、半導体基板に水素イオンをイオン注入し、剥離層を半導体基板内部に形成した後、半導体基板と支持基板とを絶縁層を介して張り合わせ、次いで、熱処理を行うことによって剥離層から半導体基板を剥離(劈開)し、残された半導体基板を裏面から研削、研磨することによって、支持基板から成る支持体と、絶縁層と、研削、研磨後の半導体基板から成る半導体層を得る、スマート・カット法
(3)半導体基板の内部に酸素イオンをイオン注入した後、熱処理を行うことによって、半導体基板の内部に絶縁層を形成し、絶縁層の下に半導体基板の一部から成る支持体を、また、絶縁層の上に半導体基板の一部から成る半導体層を、それぞれ得るSIMOX(Separation by IMplanted OXygen)法
(4)支持体に相当する半導体基板上に形成された絶縁層上に気相又は固相で単結晶半導体層を形成することによって、半導体基板から成る支持体と、絶縁層と、単結晶半導体層から成る半導体層を得る方法
(5)陽極酸化によって半導体基板の表面を部分的に多孔質化して絶縁層を形成することによって、絶縁層の下に半導体基板の一部から成る支持体を、また、絶縁層の上に半導体基板の一部から成る半導体層を、それぞれ得る方法
を挙げることができる。ここで、半導体層に半導体装置を形成する。
[工程−130]
次いで、隣接する第2のトランジスタを構成するゲート電極14A間を絶縁材料層で埋め込み、且つ、第1のトランジスタを構成するソース/ドレイン領域16Bを形成すべき半導体基板10の領域、第1のトランジスタを構成するゲート電極14Bの頂面、及び、第2のトランジスタを構成するゲート電極14Aの頂面を露出させる。尚、実施の形態1においては、絶縁材料層は、窒化シリコン(SiN)から成る第1の絶縁材料層18と、酸化シリコン(SiO2)から成る第2の絶縁材料層19から構成されている。
次いで、隣接する第2のトランジスタを構成するゲート電極14A間を絶縁材料層で埋め込み、且つ、第1のトランジスタを構成するソース/ドレイン領域16Bを形成すべき半導体基板10の領域、第1のトランジスタを構成するゲート電極14Bの頂面、及び、第2のトランジスタを構成するゲート電極14Aの頂面を露出させる。尚、実施の形態1においては、絶縁材料層は、窒化シリコン(SiN)から成る第1の絶縁材料層18と、酸化シリコン(SiO2)から成る第2の絶縁材料層19から構成されている。
具体的には、先ず、厚さ約30nmの窒化シリコン(SiN)から成る第1の絶縁材料層18をCVD法にて全面に形成する(図3参照)。次いで、第1の絶縁材料層18上に、酸化シリコン(SiO2)から成る第2の絶縁材料層19をCVD法にて形成する。第2の絶縁材料層19の膜厚は、隣接する第2のトランジスタを構成するゲート電極14A間を確実に埋め込む膜厚、例えば、約0.3μmとすればよい。実施の形態1においては、第1のトランジスタを構成するゲート電極14B間の距離に依存して、隣接する第1のトランジスタを構成するゲート電極14B間が第2の絶縁材料層19で埋め込まれる場合もあるし、埋め込まれない場合もある。次に、第1のトランジスタを形成すべき領域上の第2の絶縁材料層19を、例えば、高密度プラズマエッチング装置を用い、C4F8/CO/Arガスによってエッチバックする。第1の絶縁材料層18とのエッチング選択比を確保しながら、同時に、隣接する第2のトランジスタを構成するゲート電極14A間を第2の絶縁材料層19で埋め込んだ状態とすることができる。エッチバック完了時の状態を図4に示す。その後、第2のトランジスタを形成すべき半導体基板10の領域をレジスト材料から成るマスク層(図示せず)で覆い、第1のトランジスタを形成すべき半導体基板10の領域に残存した第2の絶縁材料層19をフッ酸を用いて完全に除去し、次いで、マスク層を除去する(図5参照)。こうして、隣接する第2のトランジスタを構成するゲート電極14A間を第2の絶縁材料層19で埋め込むように、第1の絶縁材料層18上に第2の絶縁材料層19を形成することができる。
[工程−180]
その後、全面に第2の層間絶縁層50を形成し、ノード用のコンタクトプラグ45の上方の第2の層間絶縁層50に開口部を形成し、かかる開口部内をタングステンで埋め込み、ノードコンタクトプラグ51を形成する。具体的には、超解像技術や、先に説明したハードマスク層と開口部径縮小用マスクとの組合せによって、第2の層間絶縁層50に直径100nm程度の開口部を形成し、開口部内を含む第2の層間絶縁層50上にチタン層、TiN層をスパッタ法にて形成した後、開口部内を含む全面にCVD法にてタングステン層を形成する。そして、第2の層間絶縁層50上のタングステン層、TiN層、チタン層をエッチバック法やCMP法に基づき選択的に除去することによって、ノードコンタクトプラグ51を得ることができる。尚、図においては、ノードコンタクトプラグ51を1層で表した。
その後、全面に第2の層間絶縁層50を形成し、ノード用のコンタクトプラグ45の上方の第2の層間絶縁層50に開口部を形成し、かかる開口部内をタングステンで埋め込み、ノードコンタクトプラグ51を形成する。具体的には、超解像技術や、先に説明したハードマスク層と開口部径縮小用マスクとの組合せによって、第2の層間絶縁層50に直径100nm程度の開口部を形成し、開口部内を含む第2の層間絶縁層50上にチタン層、TiN層をスパッタ法にて形成した後、開口部内を含む全面にCVD法にてタングステン層を形成する。そして、第2の層間絶縁層50上のタングステン層、TiN層、チタン層をエッチバック法やCMP法に基づき選択的に除去することによって、ノードコンタクトプラグ51を得ることができる。尚、図においては、ノードコンタクトプラグ51を1層で表した。
次いで、第3の層間絶縁層56に記憶ノード形状を有する凹部を、その底部にノードコンタクトプラグ51が露出するように形成する。その後、WNやTiN等の耐酸化性に優れた金属化合物、あるいは、RuやIr等の酸化物が導電性を有する金属あるいは金属酸化物から成る薄膜を、凹部内を含む第3の層間絶縁層56上に50nm程度、堆積させる。次いで、レジスト材料やBPSG、SOGといった第3の層間絶縁層56に対して選択的に除去できる材料で凹部内を埋め込み、エッチバック法やCMP法に基づき、第3の層間絶縁層56上の薄膜を除去した後、凹部内を埋め込んだ材料を除去することによって、凹部内に記憶ノード電極57を形成することができる。その後、凹部内の記憶ノード電極57上を含む第3の層間絶縁層56上に、厚さ10nm程度のTa2O5から成る誘電体薄膜58を形成し、400〜450゜Cに加熱した状態で紫外線を誘電体薄膜58に照射し、次いで、オゾンガス雰囲気中で10分程度のアニール処理を施す。これによって、誘電体薄膜58は非晶質状態のままであるが、膜中の酸素欠陥が十分に消失し、残留カーボンも除去されて、良好なる膜質のキャパシタ誘電体薄膜となる。その後、全面に厚さ約100nmのTiN層あるいはタングステン層をスパッタ法にて形成し、リソグラフィ技術及びエッチング技術に基づき、TiN層あるいはタングステン層及び誘電体薄膜58をパターニングする。こうして、TiN層あるいはタングステン層から成るセルプレート59を得ることができる(図16参照)。以上のキャパシタ形成工程において大きな段差が生じることはない。尚、記憶ノード電極57は各第2のトランジスタ毎に設けられており、誘電体薄膜58及びセルプレート59は複数(若しくは全て)の第2のトランジスタに共通である。
[工程−300]
先ず、実施の形態1の[工程−100]と同様にして、p型シリコン半導体基板から成る半導体基板10の所定の領域に素子分離領域11、各種のウエルを形成した後、半導体基板10の表面に、熱酸化法にてゲート絶縁膜12A,12Bを形成する。論理回路を形成すべき半導体基板10の領域におけるゲート絶縁膜12Bの膜厚と、DRAMを形成すべき半導体基板10の領域におけるゲート絶縁膜12Aの膜厚は、同じであってもよいし、前者の膜厚を後者の膜厚よりも薄くしてもよい。
先ず、実施の形態1の[工程−100]と同様にして、p型シリコン半導体基板から成る半導体基板10の所定の領域に素子分離領域11、各種のウエルを形成した後、半導体基板10の表面に、熱酸化法にてゲート絶縁膜12A,12Bを形成する。論理回路を形成すべき半導体基板10の領域におけるゲート絶縁膜12Bの膜厚と、DRAMを形成すべき半導体基板10の領域におけるゲート絶縁膜12Aの膜厚は、同じであってもよいし、前者の膜厚を後者の膜厚よりも薄くしてもよい。
[工程−320]
その後、実施の形態1の[工程−120]と同様にして、第2のトランジスタを構成するソース/ドレイン領域16Aを半導体基板10に形成する。第2のトランジスタを構成する一対のソース/ドレイン領域16Aの間にはチャネル形成領域17Aが形成される。併せて、論理回路を構成するnチャネル型の第1のトランジスタを形成すべき半導体基板10の領域に、LDD構造を形成するための低濃度の不純物含有領域あるいはエクステンション領域15Bを形成する。こうして得られた構造を図19に示す。その後、論理回路を構成するpチャネル型の第1のトランジスタを形成すべき半導体基板10の領域に、LDD構造を形成するための低濃度の不純物含有領域あるいはエクステンション領域15Bを形成する。尚、イオン注入の完了後、増速拡散を抑制するために、熱処理を施すことが好ましい。
その後、実施の形態1の[工程−120]と同様にして、第2のトランジスタを構成するソース/ドレイン領域16Aを半導体基板10に形成する。第2のトランジスタを構成する一対のソース/ドレイン領域16Aの間にはチャネル形成領域17Aが形成される。併せて、論理回路を構成するnチャネル型の第1のトランジスタを形成すべき半導体基板10の領域に、LDD構造を形成するための低濃度の不純物含有領域あるいはエクステンション領域15Bを形成する。こうして得られた構造を図19に示す。その後、論理回路を構成するpチャネル型の第1のトランジスタを形成すべき半導体基板10の領域に、LDD構造を形成するための低濃度の不純物含有領域あるいはエクステンション領域15Bを形成する。尚、イオン注入の完了後、増速拡散を抑制するために、熱処理を施すことが好ましい。
[工程−360]
次いで、隣接する第1のトランジスタを構成するゲート電極114B間を第2の絶縁材料層119で埋め込み、隣接する第2のトランジスタを構成するゲート電極114A間を第2の絶縁材料層119で埋め込み、且つ、第1のトランジスタを構成するゲート電極114Bの頂面及び第2のトランジスタを構成するゲート電極114Aの頂面を露出させる(図24及び図32の(B)参照)。
次いで、隣接する第1のトランジスタを構成するゲート電極114B間を第2の絶縁材料層119で埋め込み、隣接する第2のトランジスタを構成するゲート電極114A間を第2の絶縁材料層119で埋め込み、且つ、第1のトランジスタを構成するゲート電極114Bの頂面及び第2のトランジスタを構成するゲート電極114Aの頂面を露出させる(図24及び図32の(B)参照)。
また、実施の形態3においては、キャップ層31A,31Bがゲート電極114A,114Bから張り出し、キャップ層31A,31Bの端部がゲート電極114A,114Bを構成するシリサイド層30A,30B 2 の側壁の全てを覆い、しかも、ポリシリコン層113A’の側壁の上部を覆い、第1の絶縁材料層118A,118Bがゲート電極114A,114Bの側壁の下方部分を覆っている構造としたが(図37の(A)の拡大図を参照)、キャップ層31A,31Bの端部下面がポリシリコン層113A’の頂面と略一致するような構造としてもよいし(図37の(B)の拡大図を参照)、キャップ層31A,31Bの端部下面がシリサイド層30A,30B2の頂面と略一致するような構造としてもよい(図38の拡大図を参照)。このような構造は、第1のトランジスタを構成するゲート電極114Bの側壁の第1の絶縁材料層118Bの上部、及び、第2のトランジスタを構成するゲート電極114Aの側壁の第1の絶縁材料層118Aの上部を除去する量を制御することによって、得ることができる。
DRAMを構成するキャパシタとしては、その他、MIM構造を適用することもできる。本発明の半導体装置の製造方法においては、MIM構造を有するキャパシタの形成前に、論理回路を構成する第1のトランジスタのソース/ドレイン領域にコンタクトプラグを形成したり、シンタリング処理を行うので、MIM構造を有するキャパシタの特性が劣化する虞がない。
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