KR100226268B1 - 반도체 디바이스의 제조방법 - Google Patents
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Abstract
본 발명은 에스램 셀 비를 증대시킬 수 있는 반도체 디바이스의 제조방법을 제공하는 것을 목적으로 한다.
본 발명은 에스램 셀의 드라비브 트랜지스터 영역과, 억세스 트랜지스터 영역이 한정된 반도체 기판을 제공하는 단계; 상기 드라이브 트랜지스터 영역이 노출되도록 포토레지스터 패턴을 형성하는 단계; 상기 노출된 드라이브 트랜지스터 영역에 질소 원자를 이온 주입하여, 질소 원자영역을 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 반도체 기판내에 문턱 전압 조절 이온을 주입하여, 문턱 전압 조절 이온 영역을 형성하는 단계; 상기 드라이브 트랜지스터 영역과, 억세스 트랜지스터 영역의 소정 부분에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극 양측 기판 영역에 소오스, 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 디바이스의 제조방법에 관한 것으로, 보다 구체적으로는, 에스램 셀의셀 비(cell ratio) 를 개선할 수 있는 반도체 디바이스의 제조방법에 관한 것이다.
일반적으로 에스램은 디램과 달리 주기적으로 저장된 정보를 재충전시킬 필요가 없으며, 빠른 스피드와 저전력 소모 및 단순 작동으로 소자를 구동시킬수 있으므로 매우 각광받는 메모리 소자이다.
이러한 에스램은 제 1 도에 도시된 바와같이, 고저항으로 이루어진 부하 디바이스(R1,R2)와 풀다운 트랜지스터(Q1,Q2)로 구성된 인버터가 크로스커플된 구조이며, 부하 디바이스(R1,R2)와 풀 다운 트랜지스터(Q1,Q2)사이에는 억세스 트랜지스터(Q3,Q4)가 연결된다. 이때, 부하 디바이스(R1,R2)는 폴 다운 트랜지스터(Q1,Q2)및 억세스 트랜지스터(Q3,Q4)의 드레인에서 전하의 누설 전류를 최소화하는 역할을 한다. 억세스 트랜지스터(Q3,Q4)는 워드라인(WL)이 선택됨에 따라 구동되고, 억세스 트랜지스터(Q3,Q4)는 구동시, 비트라인(bit) 또는 비트바 라인(/bit)신호를 전달한다.
상기와 같은 에스램은 억세스 트랜지스터의 전류(I1)에 대한 드라이브 트랜지스터의 전류(I2)의 비(I2/I1)로 정의되는 셀 비에 의하여 그 특성이 좌우되는데, 이 셀 비가 작을 경우에는 셀의 안정적인 동작에 영향을 미치게 된다.
따라서,종래에는, 에스램 셀이 안정적으로 동작하도록 셀 비를 증대시키기 위하여, 드라이브 트랜지스터의 전류를 증가시키거나, 억세스 트랜지스터의 전류를 감소시키도록 레이아웃을 변경하거나, 공정 조건의 변화를 주는 방법을 취해 왔었다.
그러나, 상기와 같은 종래의 방법은, 에스램의 레이아웃을 변경함에 따라, 에스램을 구성하는 트랜지스터의 단채널 현상을 유발하거나 셀 면적의 증가 또는 제조 공정을 복잡하게 하는 문제점이 발생된다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 본 발명은 에스램 셀의 셀 비를 효과적으로 개선할 수 있는 반도체 디바이스의 제조방법을 제공하는 것을 목적으로 한다.
제1도는 일반적인 에스램 셀을 개략적으로 나타낸 회로도.
제2a도 내지 제2c도는 본 발명에 따른 반도체 디바이스의 제조방법을 설명하기 위한 공정 단면도.
도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 패드 산화막
13 : 필드 산화막 14 : 포토레지스트
15 : 질소원자가 이온 주입된 영역 16 : 문턱 전압 조절 이온이 주입된 영역
17 : 게이트 산화막 18 : 폴리실리콘막
19 : 스페이서 20 : 소오스, 드레인 영역
상기한 본 발명의 목적을 달성하기 위하여,본 발명은, 에스램 셀의 드라이브 트랜지스터 영역과, 억세스 트랜지스터 영역이 한정된 반도체 기판을 제공하는 단계; 상기 드라이브 트랜지스터 영역이 노출되도록 포토레지스트 패턴을 형성하는 단계; 상기 노출된 드라이브 트랜지스터 영역에 질소 원자를 이온 주입하여, 질소 원자 영역을 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 반도체 기판내에 문턱 전압 조절이온을 주입하여, 문턱 전압 조절 이온 영역을 형성하는 단계; 상기 드라이브트랜지스터 영역과, 억세스 트랜지스터 영역의 소정 부분에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극 양측 기판 영역에 소오스, 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 다른 실시예에 의하면, 액티브 영역이 한정된 반도체 기판을 제공하는 단계; 상기 액티브 영역의 표면에 질소 원자를 이온 주입하는 단계; 상기 질소 원자가 이온 주입된 액티브 영역에 문턱 전압 조절 이온을 주입하는 단계; 상기 액티브 영역에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극의 양측 액티브 영역에 소오스, 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 에스램 셀의 드라이브 트랜지스터의 전류를 증대시키기 위하여, 드라이브 트랜지스터가 형성되어질 액티브 영역 표면에 질소 원자를 이온 주입하여 문턱 전압 조절 이온이 채널 영역 및 게이트 산화막 영역으로 침투되는 것을 방지한다.
따라서, 드라이브 트랜지스터의 전류가 증대되고, 에스램의 셀 비가 개선된다.
[실시예]
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2c는 본 발명에 따른 반도체 디바이스의 제조방법을 설명하기 위한 공정 단면도이다.
본 발명은, 레이 아웃의 변경 없이, 제조 공정의 변화만으로 개선하는 기술로서, 에스램을 구성하는 트랜지스터 중 억세스 트랜지스터에 흐르는 전류보다 드라이브 트랜지스터의 전류를 증대시키어, 셀 비를 증대시키는 기술로서, 드라이브 트랜지스터의 채널 영역에 문턱 전압 조절 이온이 침투를 방지하여, 전류를 증대시키는 기술이다.
먼저, 도 2a 를 참조하면, 반도체 기판(11) 예를 들어, P형의 실리콘 기판 상부에 패드 산화막(12)과 실리콘 질화막(도시되지 않음)이 순차적으로 적층된 다음, 소자 분리 예정 영역이 노출되도록 실리콘 질화막이 패터닝된다. 그후, 실리콘 질화막이 제거된 부분을 열산화하여, 필드 산화막(13)이 형성되어, 액티브 영역(AA-1,AA-2)이 한정되고, 실리콘 질화막은 공지의 방식에 의하여 제거된다. 이때, 액티브 영역(AA-1)은 드라이브 트랜지스터가 형성되어질 영역이고, 액티브 영역(AA-2)은 억세스 트랜지스터가 형성되어질 영역이다.
그리고 나서, 필드 산화막(13)이 형성된 반도체 기판(11) 상부에 포토레지스트막이 도포된 후, 포토레지스타막은 드라이브 트랜지스터가 형성될 액티브 영역(AA-1)만이 노출되도록 노광 및 현상하여 포토레지스트 패턴(14)이 형성된다.
그후, 포토레지스트 패턴(14)으로 부터 노출된 액티브 영역(AA-1)에는 이후에 진행되어질 문턱 전압 조절 이온이 드라이브 트랜지스터에 전류가 흐르는 채널 영역 또는 게이트 산화막내로 침투되는 것을 방지하기 위하여, 질소 원자(N2)가 이온 주입된다. 이때, 질소 원자는 액티브 영역의 표면에 존재하도록 비교적 낮은 에너지 예를 들어, 20 내지 50keV 정도의 에너지로 이온 주입하여 줌이 바람직하다. 여기서 미설명 부호 15는 기판내에 형성된 질소 원자층을 나타낸다.
본 발명에서는, 드라이브 트랜지스터의 액티브 영역(AA-1)에만 질소 원자를 이온 주입하는 것은, 에스램의 셀 비가 억세스 트랜지스터의 전류에 대한 드라이브 트랜지스터의 전류의 비이므로, 억세스 트랜지스터의 전류에 비하여 상대적으로, 드라이브 트랜지스터의 전류를 증가시키기 위함이다.
그런다음, 도 2b 에 도시된 바와같이, 반도체 기판(11) 상부에 존재하는 포토 레지스트 패턴(14)은 공지의 방식에 의하여 제거되고, 노출된 액티브 영역(AA-1, AA-2)에 문턱 전압 조절 이온 예를 들어, 보론 원자(B) 를 상기 질소 원자층 하단에 존재하도록 이온 주입하여, 문턱 전압 조절층(16)이 형성된다. 바람직하게는, 문턱 전압 조절 이온은 약 30 내지 80keV 로 이온 주입한다.
이어서, 패드 산화막(12)은 공지의 기술에 따라 제거되고, 반도체 기판(11)상부에는 열산화 공정에 의하여, 양질의 게이트 산호막(17)이 형성된다. 이어서, 게이트 산화막(17)상부에는 게이트 전극용 폴리실리콘막(18)이 소정 두께로 증착된 후, 소정 형태로 패터닝되어, 드라이브 트랜지스터의 게이트 전극(DG)과, 억세스 트랜지스터의 게이트 전극(AG)이 형성된다.
그후, 도 2c에 도시된 바와같이, 드라이브 트랜지스터의 게이트 전극(DG)과, 억세스 트랜지스터의 게이트 전극(AG)의 양측 노출된 액티브 영역에는 저농도 불순물이 이온 주입된 다음, 반도체 기판(1)의 결과물 상부에는 스페이서용 절연막(도시되지 않음)이 증착된다. 그리고 나서, 스페이서용 절연막을 이방성 블랭킷 식각하여, 상기 게이트 게이트 전극들(DG,AG)의 양측벽에 스페이서(19)가 형성된 다음, 스페이서(19)양측에 고농도 불순물이 이온 주입되어, LDD(lightly doped drain)구조를 갖는 소오스, 드레인 영역(20)이 형성된다.
이상에서 자세히 설명되어진 바와같이, 본 발명에 의하면, 에스램 셀의 드라이브 트랜지스터의 전류를 증대시키기 위하여, 드라이브 트랜지스터가 형성되어질 액티브 영역 표면에 질소 원자를 이온 주입하여 문턱 전압 조절 이온이 채널 영역 및 게이트 산화막 영역으로 침투되는 것을 방지한다.
따라서, 드라이브 트랜지스터의 전류가 증대되고, 에스램의 셀 비가 개선된다.
또한, 질소 원자를 주입할 경우, 단채널 효과에 대한 내성이 개선되어, 채널 길이를 줄일 수 있는데, 이에따라, 전류 증가 및 셀 면적 감소 효과를 달성 할 수도 있다.
기타, 본 발명은 그요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (8)
- 에스램 셀의 드라이브 트랜지스터 영역과, 억세스 트랜지스터 영역이 한정된 반도체 기판을 제공하는 단계; 상기 드라이브 트랜지스터 영역이 노출되도록 포토레지스트 패턴을 형성하는 단계; 상기 노출된 드라이브 트랜지스터 영역에 질소 원자를 이온 주입하여 , 질소 원자영역을 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 반도체 기판내에 문턱 전압 조절 이온 주입하여, 문턱 전압 조절 이온 영역을 형성하는 단계; 상기 드라이브 트랜지스터 영역과, 억세스 트랜지스터 영역의 소정 부분에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극 양측 기판 영역에 소오스, 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
- 제1항에 있어서, 상기 질소 원자를 이온 주입하는 단계시, 상기 질소 원자는 드라이브 트랜지스터 영역의 표면에 존재하도록 이온 주입하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
- 제2항에 있어서, 상기 질소 원자는 20 내지 50KeV 의 에너지 범위로 이온 주입하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
- 제1항에 있어서, 상기 문턱 전압 조절 이온은 보론 원자인 것을 특징으로 하는 반도체 디바이스의 제조방법.
- 제1항에 있어서, 상기 문턱 전압 조절 이온 영역을 형성하는 단계에서, 상기 문턱 전압 조절 이온은 질소 원자가 이온 주입된 영역 하부에 존재하도록 질소 원자의 이온 주입 에너지범위 보다 큰 범위로 주입하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
- 제4항에 있어서, 상기 문턱 전압 조절 이온은 30 내지 80KeV의 이온 주입 에너지로 이온 주입하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
- 액티브 영역이 한정된 반도체 기판을 제공하는 단계; 상기 액티브 영역의 표면에 질소 원자를 이온 주입하는 단계; 상기 질소 원자가 이온 주입된 액티브 영역에 문턱 전압 조절 이온을 주입하는 단계; 상기 액티브 영역에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극의 양측 액티브 여역에 소오스, 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조방법.
- 제7항에 있어서, 상기 문턱 전압 조절 이온을 주입하기 위한 이온 주입 에너지는 , 상기 질소 원자를 주입하기 위한 이온 주입 에너지보다 큰 것을 특징으로 하는 반도체 디바이스의 제조방법.
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| KR1019960067193A KR100226268B1 (ko) | 1996-12-18 | 1996-12-18 | 반도체 디바이스의 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019960067193A KR100226268B1 (ko) | 1996-12-18 | 1996-12-18 | 반도체 디바이스의 제조방법 |
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| KR19980048590A KR19980048590A (ko) | 1998-09-15 |
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| KR1019960067193A KR100226268B1 (ko) | 1996-12-18 | 1996-12-18 | 반도체 디바이스의 제조방법 |
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1996
- 1996-12-18 KR KR1019960067193A patent/KR100226268B1/ko not_active IP Right Cessation
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| KR19980048590A (ko) | 1998-09-15 |
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