JPH07153968A - 薄膜トランジスタ技術装置における自己整合型ｌｄｄ構成及び低抵抗コンタクトの製造方法 - Google Patents
薄膜トランジスタ技術装置における自己整合型ｌｄｄ構成及び低抵抗コンタクトの製造方法Info
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- JPH07153968A JPH07153968A JP6149653A JP14965394A JPH07153968A JP H07153968 A JPH07153968 A JP H07153968A JP 6149653 A JP6149653 A JP 6149653A JP 14965394 A JP14965394 A JP 14965394A JP H07153968 A JPH07153968 A JP H07153968A
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Abstract
(57)【要約】 （修正有）
【目的】 ＴＦＴ構成体のＰＮ接合におけるコンタクト
抵抗を減少し、更に、リーク電流を減少させる。 【構成】 薄膜トランジスタ構成体における特定の領域
即ちＰＮ接合４２コンタクト内にＴｉＳｉ2 （チタンジ
シリサイド）５６又はコバルト又はモリブデン等のその
他の耐火性金属シリサイドを形成することによって接触
抵抗を減少させる。この場合にチタンジシリサイドは、
ＰＮ接合コンタクト内の第二多結晶シリコン層４０部分
を消費し、同時に、その下側に存在する第一多結晶シリ
コン層３６の小さな部分も消費する。更に、それに続い
て、１個又はそれ以上のＬＤＤ領域を形成してオフ状態
にあるトランジスタ装置のリーク電流を減少させる。
抵抗を減少し、更に、リーク電流を減少させる。 【構成】 薄膜トランジスタ構成体における特定の領域
即ちＰＮ接合４２コンタクト内にＴｉＳｉ2 （チタンジ
シリサイド）５６又はコバルト又はモリブデン等のその
他の耐火性金属シリサイドを形成することによって接触
抵抗を減少させる。この場合にチタンジシリサイドは、
ＰＮ接合コンタクト内の第二多結晶シリコン層４０部分
を消費し、同時に、その下側に存在する第一多結晶シリ
コン層３６の小さな部分も消費する。更に、それに続い
て、１個又はそれ以上のＬＤＤ領域を形成してオフ状態
にあるトランジスタ装置のリーク電流を減少させる。
Description
【０００１】
【産業上の利用分野】本発明は、大略、半導体集積回路
技術に関するものであって、更に詳細には、異なる導電
型を有する少なくとも２つの領域の間でコンタクト又は
相互接続を行なうＰＮ接合即ちダイオードにおいて低コ
ンタクト抵抗を有する薄膜トランジスタ（ＴＦＴ）構成
体及び自己整合型の軽度にドープしたドレイン（ＬＤ
Ｄ）構成を有するそのような構成体に関するものであ
る。
技術に関するものであって、更に詳細には、異なる導電
型を有する少なくとも２つの領域の間でコンタクト又は
相互接続を行なうＰＮ接合即ちダイオードにおいて低コ
ンタクト抵抗を有する薄膜トランジスタ（ＴＦＴ）構成
体及び自己整合型の軽度にドープしたドレイン（ＬＤ
Ｄ）構成を有するそのような構成体に関するものであ
る。
【０００２】
【従来の技術】例えば薄膜トランジスタ（ＴＦＴ）又は
多結晶シリコン技術等のＰＮダイオード相互接続技術
は、ＳＲＡＭ及びビデオディスプレイ技術において使用
されている。何故ならば、それは高集積度の利点を与え
るからである。薄膜トランジスタ技術においては、Ｐチ
ャンネル多結晶シリコントランジスタが、通常、単結晶
基板内に形成されるＮＭＯＳドライバ及びパスゲートと
共に、ＰＭＯＳ負荷と使用される。ＳＲＡＭセル用の負
荷としてＰチャンネル多結晶シリコントランジスタを使
用することによって、ポリシリコン抵抗よりも良好なる
電気的特性が得られ、典型的に、抵抗負荷よりも高速で
ある。更に、Ｐチャンネルトランジスタはノイズに対し
てより大きな免疫性を与える。
多結晶シリコン技術等のＰＮダイオード相互接続技術
は、ＳＲＡＭ及びビデオディスプレイ技術において使用
されている。何故ならば、それは高集積度の利点を与え
るからである。薄膜トランジスタ技術においては、Ｐチ
ャンネル多結晶シリコントランジスタが、通常、単結晶
基板内に形成されるＮＭＯＳドライバ及びパスゲートと
共に、ＰＭＯＳ負荷と使用される。ＳＲＡＭセル用の負
荷としてＰチャンネル多結晶シリコントランジスタを使
用することによって、ポリシリコン抵抗よりも良好なる
電気的特性が得られ、典型的に、抵抗負荷よりも高速で
ある。更に、Ｐチャンネルトランジスタはノイズに対し
てより大きな免疫性を与える。
【０００３】負荷トランジスタとして多結晶シリコンＰ
チャンネルトランジスタを使用することに関連するこの
ような利点にも拘らず、異なる導電型を有する多結晶シ
リコンラインの間に相互接続が発生する場合に欠点が発
生し、即ち高抵抗コンタクトが形成される。異なる導電
型の３つの多結晶シリコン層のＴＦＴ技術によって、異
なる導電型の多結晶シリコン相互接続ラインがコンタク
トを形成することとなる。例えば、Ｐ+ 多結晶シリコン
層と隣接するＮ＋多結晶シリコン層との間の相互接続
は、結果的に得られるＰＮ接合において高抵抗コンタク
トが形成されることとなる。３層多結晶シリコントラン
ジスタにおいては、第二層及び第三層が夫々Ｎ＋及びＰ
＋物質から構成され、これらの第二及び第三多結晶シリ
コン層の間のＰＮ接合において高抵抗コンタクトが形成
される。
チャンネルトランジスタを使用することに関連するこの
ような利点にも拘らず、異なる導電型を有する多結晶シ
リコンラインの間に相互接続が発生する場合に欠点が発
生し、即ち高抵抗コンタクトが形成される。異なる導電
型の３つの多結晶シリコン層のＴＦＴ技術によって、異
なる導電型の多結晶シリコン相互接続ラインがコンタク
トを形成することとなる。例えば、Ｐ+ 多結晶シリコン
層と隣接するＮ＋多結晶シリコン層との間の相互接続
は、結果的に得られるＰＮ接合において高抵抗コンタク
トが形成されることとなる。３層多結晶シリコントラン
ジスタにおいては、第二層及び第三層が夫々Ｎ＋及びＰ
＋物質から構成され、これらの第二及び第三多結晶シリ
コン層の間のＰＮ接合において高抵抗コンタクトが形成
される。
【０００４】ポリシリコンＴＦＴ技術においてしばしば
遭遇する更に別の問題はリーク電流である。トランジス
タのゲート及びドレイン領域の間の境界において、トラ
ンジスタが「オフ」状態にある場合に大きな電界が存在
する場合がある。このことは、基板内のグレイン境界に
おける電子のトラッピングと結合して、装置内において
高レベルのリーク電流を発生する場合がある。
遭遇する更に別の問題はリーク電流である。トランジス
タのゲート及びドレイン領域の間の境界において、トラ
ンジスタが「オフ」状態にある場合に大きな電界が存在
する場合がある。このことは、基板内のグレイン境界に
おける電子のトラッピングと結合して、装置内において
高レベルのリーク電流を発生する場合がある。
【０００５】上述した如きＴＦＴ技術に関連する公知の
問題の結果として、ＰＮ接合におけるコンタクト抵抗を
減少させ且つＴＦＴ装置と関連するリーク電流を減少さ
せることが望ましい。
問題の結果として、ＰＮ接合におけるコンタクト抵抗を
減少させ且つＴＦＴ装置と関連するリーク電流を減少さ
せることが望ましい。
【０００６】
【発明が解決しようとする課題】従って、本発明は、上
述した如き従来技術の欠点を解消し、ＴＦＴ構成体のＰ
Ｎ接合におけるコンタクト抵抗を減少させることを目的
とする。本発明の更に別の目的とするところは、このよ
うなＴＦＴ構成体においてしばしば存在するリーク電流
問題を解消することである。
述した如き従来技術の欠点を解消し、ＴＦＴ構成体のＰ
Ｎ接合におけるコンタクト抵抗を減少させることを目的
とする。本発明の更に別の目的とするところは、このよ
うなＴＦＴ構成体においてしばしば存在するリーク電流
問題を解消することである。
【０００７】
【課題を解決するための手段】異なる導電型（Ｐ及び
Ｎ）の第一及び第二多結晶シリコン層を有する従来の薄
膜トランジスタ（ＴＦＴ）構成体は、結果的に得られる
ＰＮ接合において高抵抗コンタクトを有している。この
コンタクト抵抗は、特定の領域、即ちＰＮ接合コンタク
トにおいて、ＴｉＳｉ2 （チタンジシリサイド）又は例
えばコバルト又はモリブデン等のその他の耐火性金属シ
リサイドを形成することによって減少される。チタンジ
シリサイドは、ＰＮコンタクト接合における第二多結晶
シリコン層の一部を消費し、同時に、その下側に存在す
る第一多結晶シリコン層の小さな一部も消費し、従って
高抵抗ＰＮ接合は最早存在することはない。
Ｎ）の第一及び第二多結晶シリコン層を有する従来の薄
膜トランジスタ（ＴＦＴ）構成体は、結果的に得られる
ＰＮ接合において高抵抗コンタクトを有している。この
コンタクト抵抗は、特定の領域、即ちＰＮ接合コンタク
トにおいて、ＴｉＳｉ2 （チタンジシリサイド）又は例
えばコバルト又はモリブデン等のその他の耐火性金属シ
リサイドを形成することによって減少される。チタンジ
シリサイドは、ＰＮコンタクト接合における第二多結晶
シリコン層の一部を消費し、同時に、その下側に存在す
る第一多結晶シリコン層の小さな一部も消費し、従って
高抵抗ＰＮ接合は最早存在することはない。
【０００８】低抵抗コンタクトを製造するための手順を
拡張して、低リークポリシリコンＴＦＴ装置を製造す
る。このようなトランジスタ装置が「オフ」状態にある
場合のリーク電流の量を減少させるために１つ又はそれ
以上のＬＤＤ領域を形成する。本装置のソース／ドレイ
ン領域を第一ドーパント型の物質でイオン注入し、次い
でエッチングを行なって、ソース／ドレイン領域の上に
スペーサを形成する。次いで、ソース／ドレイン領域を
第二ドーパントタイプの物質でイオン注入し、スペーサ
の下側にＬＤＤ領域を形成する。本装置のゲート及びソ
ース／ドレイン境界における電界はＬＤＤ領域全体にわ
たって分散し、その結果ピーク電界が低下し従って装置
のリーク電流が減少する。
拡張して、低リークポリシリコンＴＦＴ装置を製造す
る。このようなトランジスタ装置が「オフ」状態にある
場合のリーク電流の量を減少させるために１つ又はそれ
以上のＬＤＤ領域を形成する。本装置のソース／ドレイ
ン領域を第一ドーパント型の物質でイオン注入し、次い
でエッチングを行なって、ソース／ドレイン領域の上に
スペーサを形成する。次いで、ソース／ドレイン領域を
第二ドーパントタイプの物質でイオン注入し、スペーサ
の下側にＬＤＤ領域を形成する。本装置のゲート及びソ
ース／ドレイン境界における電界はＬＤＤ領域全体にわ
たって分散し、その結果ピーク電界が低下し従って装置
のリーク電流が減少する。
【０００９】
【実施例】以下に説明する処理ステップ及び構成体は集
積回路を製造する完全な処理の流れを構成するものでは
ない。本発明は、当該技術分野において現在使用されて
いる集積回路製造技術を使用して実施することが可能な
ものである。従って、以下の説明においては本発明の重
要な特徴について特に詳細に説明する。尚、添付図面
は、製造過程における集積回路の一部の断面を示したも
のであって、必ずしも縮尺通りに描いたものではなく、
本発明の重要な特徴をより良く示すために適宜拡縮して
示してある。
積回路を製造する完全な処理の流れを構成するものでは
ない。本発明は、当該技術分野において現在使用されて
いる集積回路製造技術を使用して実施することが可能な
ものである。従って、以下の説明においては本発明の重
要な特徴について特に詳細に説明する。尚、添付図面
は、製造過程における集積回路の一部の断面を示したも
のであって、必ずしも縮尺通りに描いたものではなく、
本発明の重要な特徴をより良く示すために適宜拡縮して
示してある。
【００１０】図１を参照すると、シリコン基板１０に集
積回路装置を形成すべき状態を示している。基板１０の
選択した領域を酸化させてフィールド酸化物絶縁領域１
２を形成する。ゲート酸化物層１６と、第一ゲート電極
１８と、側壁酸化物スペーサ２０と、ソース／ドレイン
領域２２，２４とを有する第一Ｎチャンネル電界効果装
置１４は、当該技術分野において公知の方法によって製
造される。第二Ｎチャンネル電界効果装置２６は、当該
技術分野において公知の方法によって形成され、それは
ゲート酸化物層２８と、第二ゲート電極３０とを有して
おり、ゲート酸化物層２８は、装置１４のゲート酸化物
層１６が形成されるのと同時に形成される。第一Ｎチャ
ンネル電界効果装置１４の場合における如く、第二Ｎチ
ャンネル電界効果装置２６は、通常、第一多結晶シリコ
ン層から形成される。装置１４のソース／ドレイン領域
２２及びゲート電極３０はＮチャンネル装置の相互接続
された導電性構成体を形成している。
積回路装置を形成すべき状態を示している。基板１０の
選択した領域を酸化させてフィールド酸化物絶縁領域１
２を形成する。ゲート酸化物層１６と、第一ゲート電極
１８と、側壁酸化物スペーサ２０と、ソース／ドレイン
領域２２，２４とを有する第一Ｎチャンネル電界効果装
置１４は、当該技術分野において公知の方法によって製
造される。第二Ｎチャンネル電界効果装置２６は、当該
技術分野において公知の方法によって形成され、それは
ゲート酸化物層２８と、第二ゲート電極３０とを有して
おり、ゲート酸化物層２８は、装置１４のゲート酸化物
層１６が形成されるのと同時に形成される。第一Ｎチャ
ンネル電界効果装置１４の場合における如く、第二Ｎチ
ャンネル電界効果装置２６は、通常、第一多結晶シリコ
ン層から形成される。装置１４のソース／ドレイン領域
２２及びゲート電極３０はＮチャンネル装置の相互接続
された導電性構成体を形成している。
【００１１】図２を参照すると、公知の方法によって本
集積回路上に第一酸化物絶縁層３４が形成されている。
絶縁層３４をパターン形成し且つエッチングして、装置
１４の下側に存在する導電性構成体であるソース／ドレ
イン領域２２の一部を露出させる。第二Ｎチャンネル装
置２６の第二ゲート電極３０の一部もこのパターン形成
及びエッチングステップ期間中に露出させることが可能
である。第一Ｎチャンネル電界効果装置のソース／ドレ
イン領域２２は、通常、例えば砒素又は燐等のＮ＋型ド
ーパントでイオン注入する。ゲート電極３０は、通常、
インシィチュー即ちその場所においてドープされ、即ち
燐付着期間中にＰＯＣｌ3 を使用して燐でドープされ
る。
集積回路上に第一酸化物絶縁層３４が形成されている。
絶縁層３４をパターン形成し且つエッチングして、装置
１４の下側に存在する導電性構成体であるソース／ドレ
イン領域２２の一部を露出させる。第二Ｎチャンネル装
置２６の第二ゲート電極３０の一部もこのパターン形成
及びエッチングステップ期間中に露出させることが可能
である。第一Ｎチャンネル電界効果装置のソース／ドレ
イン領域２２は、通常、例えば砒素又は燐等のＮ＋型ド
ーパントでイオン注入する。ゲート電極３０は、通常、
インシィチュー即ちその場所においてドープされ、即ち
燐付着期間中にＰＯＣｌ3 を使用して燐でドープされ
る。
【００１２】第二ゲート電極及び多結晶シリコン層３０
をパターン形成し且つエッチングし、その後に、気相成
長（ＣＶＤ）によって多結晶シリコン層３０の上に酸化
物３４を３００乃至２０００Åの範囲に付着させる。次
いで、本装置の上に多結晶シリコン層３６を付着形成し
且つエッチングして相互接続領域を画定し、次いで薄膜
トランジスタのゲートを１×１０19／ｃｍ3 以上の濃度
で燐をイオン注入し、それによって多結晶シリコン層３
６をＮ＋導電型物質とさせる。尚、イオン注入の代わり
に、燐又はその他のＮ＋型物質を付着形成することも可
能である。多結晶シリコン層３７はここにおいては図示
されていないトランジスタのゲートを形成する。燐以外
に、使用することの可能な別のＮ＋ドーパント物質は砒
素である。次いで、薄膜トランジスタゲート酸化物付着
を行なって、酸化物絶縁層３８を形成し、次いでゲート
酸化物の稠密化を行なう。酸化物絶縁層３８の稠密化
は、稀釈Ｏ2 ，Ｎ2 又はＨ2 Ｏ内において実施するこ
とが可能である。
をパターン形成し且つエッチングし、その後に、気相成
長（ＣＶＤ）によって多結晶シリコン層３０の上に酸化
物３４を３００乃至２０００Åの範囲に付着させる。次
いで、本装置の上に多結晶シリコン層３６を付着形成し
且つエッチングして相互接続領域を画定し、次いで薄膜
トランジスタのゲートを１×１０19／ｃｍ3 以上の濃度
で燐をイオン注入し、それによって多結晶シリコン層３
６をＮ＋導電型物質とさせる。尚、イオン注入の代わり
に、燐又はその他のＮ＋型物質を付着形成することも可
能である。多結晶シリコン層３７はここにおいては図示
されていないトランジスタのゲートを形成する。燐以外
に、使用することの可能な別のＮ＋ドーパント物質は砒
素である。次いで、薄膜トランジスタゲート酸化物付着
を行なって、酸化物絶縁層３８を形成し、次いでゲート
酸化物の稠密化を行なう。酸化物絶縁層３８の稠密化
は、稀釈Ｏ2 ，Ｎ2 又はＨ2 Ｏ内において実施するこ
とが可能である。
【００１３】図２に示したＴＦＴ技術の場合には、酸化
物層３８を多結晶シリコン層３６の上に付着形成し次い
でパターン形成しエッチングする場合に、多結晶シリコ
ン層３６と４０との間に共用コンタクトが形成される。
アモルファスシリコンを付着形成し、次いで固相エピタ
キシャル成長（ＳＰＧ）アニールを行なって多結晶シリ
コン層４０を形成する。可及的に単結晶トランジスタに
近い大きなグレインを有するシリコンのアモルファス付
着が好適である。従って、６００℃以下の低温ポリシリ
コン付着を使用し、グレイン寸法を向上させるためにレ
ーザー再結晶及びアニールを使用することも可能であ
る。更に、装置の信頼性を向上させるために水素パッシ
ベーションを実施することが可能である。所望により薄
膜トランジスタチャンネルのイオン注入を実施すること
も可能である。
物層３８を多結晶シリコン層３６の上に付着形成し次い
でパターン形成しエッチングする場合に、多結晶シリコ
ン層３６と４０との間に共用コンタクトが形成される。
アモルファスシリコンを付着形成し、次いで固相エピタ
キシャル成長（ＳＰＧ）アニールを行なって多結晶シリ
コン層４０を形成する。可及的に単結晶トランジスタに
近い大きなグレインを有するシリコンのアモルファス付
着が好適である。従って、６００℃以下の低温ポリシリ
コン付着を使用し、グレイン寸法を向上させるためにレ
ーザー再結晶及びアニールを使用することも可能であ
る。更に、装置の信頼性を向上させるために水素パッシ
ベーションを実施することが可能である。所望により薄
膜トランジスタチャンネルのイオン注入を実施すること
も可能である。
【００１４】次に、多結晶シリコン層４０を公知の方法
によってパターン形成し且つエッチングする。多結晶シ
リコン層３６及び４０は異なる導電型を有しているの
で、多結晶シリコン層３６と４０との間において結果的
に得られるＰＮ接合４２は高抵抗接触接合である。図２
の従来の構成体は、ＰＮ接合４２において不所望に高い
抵抗コンタクトを有している。本発明は、特定領域、即
ちＰＮ接合コンタクトにおいて、ＴｉＳｉ2 （チタンジ
シリサイド）又は例えばコバルト又はモリブデン等のそ
の他の耐火性金属シリサイドを形成することによってこ
のコンタクト抵抗を減少させることを提案している。
によってパターン形成し且つエッチングする。多結晶シ
リコン層３６及び４０は異なる導電型を有しているの
で、多結晶シリコン層３６と４０との間において結果的
に得られるＰＮ接合４２は高抵抗接触接合である。図２
の従来の構成体は、ＰＮ接合４２において不所望に高い
抵抗コンタクトを有している。本発明は、特定領域、即
ちＰＮ接合コンタクトにおいて、ＴｉＳｉ2 （チタンジ
シリサイド）又は例えばコバルト又はモリブデン等のそ
の他の耐火性金属シリサイドを形成することによってこ
のコンタクト抵抗を減少させることを提案している。
【００１５】次に、図３を参照すると、多結晶シリコン
層４０の上に窒化シリコン絶縁層４４を付着形成する。
窒化シリコン層４４は、典型的に、約５０乃至５００Å
程度の厚さを有している。層４４は二酸化シリコンとす
ることも可能である。
層４０の上に窒化シリコン絶縁層４４を付着形成する。
窒化シリコン層４４は、典型的に、約５０乃至５００Å
程度の厚さを有している。層４４は二酸化シリコンとす
ることも可能である。
【００１６】図４に示した如く、ホトレジスト５４を設
けてサリサイドマスク開口５５を形成し、多結晶シリコ
ン層３６と４０との間のＰＮ接合４２において形成する
コンタクトをパターン形成し、次いで窒化シリコン、又
は二酸化シリコンへ露呈させエッチング及びレジスト剥
離を行なう。次いで、図５に示した如く、多結晶シリコ
ン層４０の上にチタンを付着形成し、次いで迅速熱アニ
ールを行なってＰＮ接合コンタクト４２においてチタン
ジシリサイドを形成する。チタン以外に、例えばコバル
ト又はモリブデン等のその他の耐火性金属を使用して金
属シリサイドを形成することも可能である。チタンのア
ニールを６００乃至８００℃の炉内において実施するこ
とが可能である。チタンジシリサイドが形成されると、
付着形成したチタン層の上に窒化チタン層が形成され
る。窒化チタンの厚さを最小としながらチタンジシリサ
イドの厚さを最大とすることが望ましい。アニール期間
中に温度及び雰囲気ガスを変化させることによって、窒
化チタン及びチタンジシリサイドの組合わせの厚さを制
御することが可能である。
けてサリサイドマスク開口５５を形成し、多結晶シリコ
ン層３６と４０との間のＰＮ接合４２において形成する
コンタクトをパターン形成し、次いで窒化シリコン、又
は二酸化シリコンへ露呈させエッチング及びレジスト剥
離を行なう。次いで、図５に示した如く、多結晶シリコ
ン層４０の上にチタンを付着形成し、次いで迅速熱アニ
ールを行なってＰＮ接合コンタクト４２においてチタン
ジシリサイドを形成する。チタン以外に、例えばコバル
ト又はモリブデン等のその他の耐火性金属を使用して金
属シリサイドを形成することも可能である。チタンのア
ニールを６００乃至８００℃の炉内において実施するこ
とが可能である。チタンジシリサイドが形成されると、
付着形成したチタン層の上に窒化チタン層が形成され
る。窒化チタンの厚さを最小としながらチタンジシリサ
イドの厚さを最大とすることが望ましい。アニール期間
中に温度及び雰囲気ガスを変化させることによって、窒
化チタン及びチタンジシリサイドの組合わせの厚さを制
御することが可能である。
【００１７】次に、硫酸と過酸化水素の組合わせによっ
て窒化チタン層を剥離し、ＰＮ接合コンタクト４２内に
チタンジシリサイド層５６を残存させる。チタンジシリ
サイド層５６は、ＰＮ接合コンタクト４２における多結
晶シリコン層４０の部分を消費し、同時に、その下側に
存在する多結晶シリコン層３６の小さな部分も消費し、
従ってＰＮ接合４２は最早存在しなくなる。このよう
に、異なる導電型を有する多結晶シリコン層３６と４０
との間のコンタクトは短絡状態とされ、従ってそれらの
間の接触抵抗は著しく減少される。
て窒化チタン層を剥離し、ＰＮ接合コンタクト４２内に
チタンジシリサイド層５６を残存させる。チタンジシリ
サイド層５６は、ＰＮ接合コンタクト４２における多結
晶シリコン層４０の部分を消費し、同時に、その下側に
存在する多結晶シリコン層３６の小さな部分も消費し、
従ってＰＮ接合４２は最早存在しなくなる。このよう
に、異なる導電型を有する多結晶シリコン層３６と４０
との間のコンタクトは短絡状態とされ、従ってそれらの
間の接触抵抗は著しく減少される。
【００１８】抵抗を減少させたＰＮ接合を形成するため
の処理ステップについて図１乃至５を参照して上に説明
した。付加的な処理ステップを使用することによって自
己整合型の軽度にドープしたドレイン（ＬＤＤ）構成を
製造することが可能であり、この点に関して図６乃至９
を参照して以下に説明する。
の処理ステップについて図１乃至５を参照して上に説明
した。付加的な処理ステップを使用することによって自
己整合型の軽度にドープしたドレイン（ＬＤＤ）構成を
製造することが可能であり、この点に関して図６乃至９
を参照して以下に説明する。
【００１９】図６を参照すると、リーク電流を減少させ
たＬＤＤ構成を製造するための第一好適実施例が示され
ている。層４４全体を例えばボロン、ＢＦ2 又はインジ
ウム等のＰ--ドーパント物質で約１×１０16／ｃｍ3 の
ドーズでイオン注入５７を行なう。次いで、図７に示し
た如く、窒化シリコン層４４のゲート部分の上にホトレ
ジスト５８を配置させる。前述した如く、層４４は窒化
シリコンのみならず二酸化シリコンとすることが可能で
ある。ホトレジスト５８によって保護されていない窒化
シリコン層４４の部分を、図７に示した如く、パターン
形成し且つエッチングする。ソース／ドレイン領域を、
例えばボロン等のＰ- ドーパント物質で、約１×１０17
／ｃｍ3 のドーズでイオン注入６０を行なう。
たＬＤＤ構成を製造するための第一好適実施例が示され
ている。層４４全体を例えばボロン、ＢＦ2 又はインジ
ウム等のＰ--ドーパント物質で約１×１０16／ｃｍ3 の
ドーズでイオン注入５７を行なう。次いで、図７に示し
た如く、窒化シリコン層４４のゲート部分の上にホトレ
ジスト５８を配置させる。前述した如く、層４４は窒化
シリコンのみならず二酸化シリコンとすることが可能で
ある。ホトレジスト５８によって保護されていない窒化
シリコン層４４の部分を、図７に示した如く、パターン
形成し且つエッチングする。ソース／ドレイン領域を、
例えばボロン等のＰ- ドーパント物質で、約１×１０17
／ｃｍ3 のドーズでイオン注入６０を行なう。
【００２０】次に窒化シリコン又は二酸化シリコンの気
相成長（ＣＶＤ）を行なう。その結果得られる窒化シリ
コン又は二酸化シリコンの層は、約１００乃至３０００
Åの間の厚さを有している。ブランケットエッチ即ち一
様なエッチングを行なって図８に示したスペーサ６２を
形成する。スペーサ６２は、気相成長（ＣＶＤ）によっ
てどの物質を付着させたかに依存して、窒化シリコン又
は二酸化シリコンから構成される。本装置のソース／ド
レイン領域を、例えばボロン等のＰ+ 物質で、約１×１
０19乃至１×１０21／ｃｍ3 の間の濃度でイオン注入を
行なう。その結果、多結晶シリコン層４０内において、
スペーサ６２及びホトレジスト５８の直下にＬＤＤ領域
が形成される。これらの領域は、ソース／ドレイン領域
をＰ- 物質でイオン注入する前に、図７のホトレジスト
５８が窒化シリコン層４４のゲート部分の上に配置され
ているという事実によって、ゲート領域に関して自己整
合している。ホトレジスト５８下側の多結晶シリコン層
４０の部分は、図６のＰ--イオン注入のために、Ｐ--物
質であり、一方スペーサ６２下側の多結晶シリコン層４
０の部分は、図７に示した様にこれらの領域がＰ- 物質
でイオン注入されているので、Ｐ- 物質である。
相成長（ＣＶＤ）を行なう。その結果得られる窒化シリ
コン又は二酸化シリコンの層は、約１００乃至３０００
Åの間の厚さを有している。ブランケットエッチ即ち一
様なエッチングを行なって図８に示したスペーサ６２を
形成する。スペーサ６２は、気相成長（ＣＶＤ）によっ
てどの物質を付着させたかに依存して、窒化シリコン又
は二酸化シリコンから構成される。本装置のソース／ド
レイン領域を、例えばボロン等のＰ+ 物質で、約１×１
０19乃至１×１０21／ｃｍ3 の間の濃度でイオン注入を
行なう。その結果、多結晶シリコン層４０内において、
スペーサ６２及びホトレジスト５８の直下にＬＤＤ領域
が形成される。これらの領域は、ソース／ドレイン領域
をＰ- 物質でイオン注入する前に、図７のホトレジスト
５８が窒化シリコン層４４のゲート部分の上に配置され
ているという事実によって、ゲート領域に関して自己整
合している。ホトレジスト５８下側の多結晶シリコン層
４０の部分は、図６のＰ--イオン注入のために、Ｐ--物
質であり、一方スペーサ６２下側の多結晶シリコン層４
０の部分は、図７に示した様にこれらの領域がＰ- 物質
でイオン注入されているので、Ｐ- 物質である。
【００２１】最後に、図９は、酸化物スペーサ６２及び
ホトレジスト５８をエッチングし、次いで結果的に得ら
れる装置の平坦性を改善するために多結晶シリコン層４
０をパターン形成し且つエッチングすることによって得
られる結果を示している。この段階において多結晶シリ
コン層４０をパターン形成し且つエッチングすること
は、トランジスタ装置のトポグラフィ即ち地形的形態が
減少されるように窒化シリコン層４４を除去する効果を
有している。このようなトポグラフィの減少は、ＴＦＴ
技術が使用されるような高集積度装置において重要な場
合がある。当該技術分野において公知の付加的な標準的
処理ステップを適用することも可能である。
ホトレジスト５８をエッチングし、次いで結果的に得ら
れる装置の平坦性を改善するために多結晶シリコン層４
０をパターン形成し且つエッチングすることによって得
られる結果を示している。この段階において多結晶シリ
コン層４０をパターン形成し且つエッチングすること
は、トランジスタ装置のトポグラフィ即ち地形的形態が
減少されるように窒化シリコン層４４を除去する効果を
有している。このようなトポグラフィの減少は、ＴＦＴ
技術が使用されるような高集積度装置において重要な場
合がある。当該技術分野において公知の付加的な標準的
処理ステップを適用することも可能である。
【００２２】ＬＤＤ領域を形成することによって、従来
技術の欠点であるリーク電流に対処することが可能であ
る。装置のゲートとソース／ドレイン境界との間に発生
する電荷蓄積がＬＤＤ領域全体にわたって分布され、そ
の結果装置のリーク電流は減少される。このことは、電
界が小さな区域に集中しており従ってより大きな電荷蓄
積を発生する従来の装置と比較して顕著なる効果であ
る。ホトレジスト５８下側のＬＤＤ領域の部分において
Ｐ--物質が存在し且つスペーサ６２下側のＬＤＤ領域の
部分にＰ- 物質が存在することは、更に電界集中を防止
することを助け、従って本装置に対してより高い駆動電
流を使用することを可能とする。上述した如く、ＴＦＴ
装置のイオン注入は、例えばボロン、ＢＦ2 又はインジ
ウム等のＰ--、Ｐ- 又はＰ+ 物質で実施することが可能
である。これらのイオン注入は、約１×１０16乃至１×
１０21／ｃｍ3 の範囲内のドーズ濃度で実施することが
可能である。上に説明し且つ図６，７，８に示したこれ
ら３つのイオン注入ステップは、電界エネルギがホトレ
ジスト５８及びスペーサ６２下側の多結晶シリコン領域
４０の部分からなる比較的大きな区域にわたって容易に
分散することを可能とし、その際に、発生する装置のリ
ーク電流の量を制限し且つ「オン」状態にある装置の出
力駆動電流を増加させている。
技術の欠点であるリーク電流に対処することが可能であ
る。装置のゲートとソース／ドレイン境界との間に発生
する電荷蓄積がＬＤＤ領域全体にわたって分布され、そ
の結果装置のリーク電流は減少される。このことは、電
界が小さな区域に集中しており従ってより大きな電荷蓄
積を発生する従来の装置と比較して顕著なる効果であ
る。ホトレジスト５８下側のＬＤＤ領域の部分において
Ｐ--物質が存在し且つスペーサ６２下側のＬＤＤ領域の
部分にＰ- 物質が存在することは、更に電界集中を防止
することを助け、従って本装置に対してより高い駆動電
流を使用することを可能とする。上述した如く、ＴＦＴ
装置のイオン注入は、例えばボロン、ＢＦ2 又はインジ
ウム等のＰ--、Ｐ- 又はＰ+ 物質で実施することが可能
である。これらのイオン注入は、約１×１０16乃至１×
１０21／ｃｍ3 の範囲内のドーズ濃度で実施することが
可能である。上に説明し且つ図６，７，８に示したこれ
ら３つのイオン注入ステップは、電界エネルギがホトレ
ジスト５８及びスペーサ６２下側の多結晶シリコン領域
４０の部分からなる比較的大きな区域にわたって容易に
分散することを可能とし、その際に、発生する装置のリ
ーク電流の量を制限し且つ「オン」状態にある装置の出
力駆動電流を増加させている。
【００２３】このＬＤＤ構成に加えて、本発明は、その
他の注入技術をも提供している。第二の好適実施例とし
て、図６のＰ--イオン注入５７は約１×１０17／ｃｍ3
のドーズでの層４４全体のＰ- イオン注入で置換するこ
とが可能である。この場合には、図７のＰ- イオン注入
６０は行なわない。次いで、図８に示したＰ+ イオン注
入を実施する。その結果得られるＬＤＤ領域は、ホトレ
ジスト５８の下側及び両方のスペーサ６２の下側の多結
晶シリコン層４０の部分においてＰ- 領域を有する。第
二実施例の場合よりも第一実施例の場合の方が電界エネ
ルギの分布が良好であるが、第一実施例では付加的な精
密マスクワークを使用することを必要とし、そのことは
製造上コスト高となり且つ時間がかかるものとなってい
る。第二好適実施例もリーク電流を最小としている。
他の注入技術をも提供している。第二の好適実施例とし
て、図６のＰ--イオン注入５７は約１×１０17／ｃｍ3
のドーズでの層４４全体のＰ- イオン注入で置換するこ
とが可能である。この場合には、図７のＰ- イオン注入
６０は行なわない。次いで、図８に示したＰ+ イオン注
入を実施する。その結果得られるＬＤＤ領域は、ホトレ
ジスト５８の下側及び両方のスペーサ６２の下側の多結
晶シリコン層４０の部分においてＰ- 領域を有する。第
二実施例の場合よりも第一実施例の場合の方が電界エネ
ルギの分布が良好であるが、第一実施例では付加的な精
密マスクワークを使用することを必要とし、そのことは
製造上コスト高となり且つ時間がかかるものとなってい
る。第二好適実施例もリーク電流を最小としている。
【００２４】２つのイオン注入ステップを必要とするに
過ぎないという点において第二好適実施例に類似した第
三好適実施例を使用することも可能である。第三好適実
施例においては、図６に示した層４４全体のイオン注入
５７は行なわない。その代わりに、図７及び８の夫々の
Ｐ- 及びＰ+ イオン注入ステップを実施して、各スペー
サ６２の下側に１つづつ、２つのＬＤＤ領域を形成す
る。これらのＬＤＤ領域は、ＴＦＴ装置のリーク電流を
最小とすることに貢献するが、電界を分布させるための
小さな区域が２つ存在するので、この点に関して、第一
実施例又は第二実施例のいずれかにおける程度に効果的
なものではない。一方、第三好適実施例の利点は、必要
とされるイオン注入ステップの数が少ないという点であ
る。
過ぎないという点において第二好適実施例に類似した第
三好適実施例を使用することも可能である。第三好適実
施例においては、図６に示した層４４全体のイオン注入
５７は行なわない。その代わりに、図７及び８の夫々の
Ｐ- 及びＰ+ イオン注入ステップを実施して、各スペー
サ６２の下側に１つづつ、２つのＬＤＤ領域を形成す
る。これらのＬＤＤ領域は、ＴＦＴ装置のリーク電流を
最小とすることに貢献するが、電界を分布させるための
小さな区域が２つ存在するので、この点に関して、第一
実施例又は第二実施例のいずれかにおける程度に効果的
なものではない。一方、第三好適実施例の利点は、必要
とされるイオン注入ステップの数が少ないという点であ
る。
【００２５】ＬＤＤ領域を形成することにより、「オ
フ」状態にあるトランジスタに対するリーク電流の問題
が解決される。然しながら、ＬＤＤ領域は、抵抗値を増
加させ、そのことが「オン」状態にあるトランジスタの
電流を減少させる場合がある。トランジスタの片側にの
みスペーサを形成することによってこの問題を解決する
ことが可能である。窒化シリコン又は二酸化シリコンの
気相成長（ＣＶＤ）を行なう前に装置の片側のソース／
ドレイン領域の上にホトレジストマスクを配置させるこ
とは、１個のスペーサ６２のみが形成されることを意味
する。その結果、「オン」状態にある場合のトランジス
タの電流は２つのスペーサが存在する場合ほどには減少
されることはなく、装置が「オフ」状態にある場合には
１個のＬＤＤ領域がリーク電流を減少させることに貢献
する。
フ」状態にあるトランジスタに対するリーク電流の問題
が解決される。然しながら、ＬＤＤ領域は、抵抗値を増
加させ、そのことが「オン」状態にあるトランジスタの
電流を減少させる場合がある。トランジスタの片側にの
みスペーサを形成することによってこの問題を解決する
ことが可能である。窒化シリコン又は二酸化シリコンの
気相成長（ＣＶＤ）を行なう前に装置の片側のソース／
ドレイン領域の上にホトレジストマスクを配置させるこ
とは、１個のスペーサ６２のみが形成されることを意味
する。その結果、「オン」状態にある場合のトランジス
タの電流は２つのスペーサが存在する場合ほどには減少
されることはなく、装置が「オフ」状態にある場合には
１個のＬＤＤ領域がリーク電流を減少させることに貢献
する。
【００２６】ＰＮコンタクト乃至は接合を有するＴＦＴ
装置の製造方法について説明した。この方法乃至はプロ
セスはＰＮ接合装置に関する２つの一般的な問題を解決
している。第一に、異なる導電型の層の間の共用コンタ
クトとして金属又はメタルシリサイド装置接続層を形成
し、その際に高抵抗のＰＮ接合が形成されることを防止
している。更に、「オフ」状態にある場合にこのような
装置のリーク電流の量を減少させるために自己整合型Ｌ
ＤＤ領域を形成する。
装置の製造方法について説明した。この方法乃至はプロ
セスはＰＮ接合装置に関する２つの一般的な問題を解決
している。第一に、異なる導電型の層の間の共用コンタ
クトとして金属又はメタルシリサイド装置接続層を形成
し、その際に高抵抗のＰＮ接合が形成されることを防止
している。更に、「オフ」状態にある場合にこのような
装置のリーク電流の量を減少させるために自己整合型Ｌ
ＤＤ領域を形成する。
【００２７】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明の好適実施例に基づいて抵抗値を減少
させ且つ自己整合型ＬＤＤ構成を有するＰＮ接合を有す
る装置を製造する方法の１段階における状態を示した概
略断面図。
させ且つ自己整合型ＬＤＤ構成を有するＰＮ接合を有す
る装置を製造する方法の１段階における状態を示した概
略断面図。
【図２】 本発明の好適実施例に基づいて抵抗値を減少
させ且つ自己整合型ＬＤＤ構成を有するＰＮ接合を有す
る装置を製造する方法の１段階における状態を示した概
略断面図。
させ且つ自己整合型ＬＤＤ構成を有するＰＮ接合を有す
る装置を製造する方法の１段階における状態を示した概
略断面図。
【図３】 本発明の好適実施例に基づいて抵抗値を減少
させ且つ自己整合型ＬＤＤ構成を有するＰＮ接合を有す
る装置を製造する方法の１段階における状態を示した概
略断面図。
させ且つ自己整合型ＬＤＤ構成を有するＰＮ接合を有す
る装置を製造する方法の１段階における状態を示した概
略断面図。
【図４】 本発明の好適実施例に基づいて抵抗値を減少
させ且つ自己整合型ＬＤＤ構成を有するＰＮ接合を有す
る装置を製造する方法の１段階における状態を示した概
略断面図。
させ且つ自己整合型ＬＤＤ構成を有するＰＮ接合を有す
る装置を製造する方法の１段階における状態を示した概
略断面図。
【図５】 本発明の好適実施例に基づいて抵抗値を減少
させ且つ自己整合型ＬＤＤ構成を有するＰＮ接合を有す
る装置を製造する方法の１段階における状態を示した概
略断面図。
させ且つ自己整合型ＬＤＤ構成を有するＰＮ接合を有す
る装置を製造する方法の１段階における状態を示した概
略断面図。
【図６】 本発明の好適実施例に基づいて抵抗値を減少
させ且つ自己整合型ＬＤＤ構成を有するＰＮ接合を有す
る装置を製造する方法の１段階における状態を示した概
略断面図。
させ且つ自己整合型ＬＤＤ構成を有するＰＮ接合を有す
る装置を製造する方法の１段階における状態を示した概
略断面図。
【図７】 本発明の好適実施例に基づいて抵抗値を減少
させ且つ自己整合型ＬＤＤ構成を有するＰＮ接合を有す
る装置を製造する方法の１段階における状態を示した概
略断面図。
させ且つ自己整合型ＬＤＤ構成を有するＰＮ接合を有す
る装置を製造する方法の１段階における状態を示した概
略断面図。
【図８】 本発明の好適実施例に基づいて抵抗値を減少
させ且つ自己整合型ＬＤＤ構成を有するＰＮ接合を有す
る装置を製造する方法の１段階における状態を示した概
略断面図。
させ且つ自己整合型ＬＤＤ構成を有するＰＮ接合を有す
る装置を製造する方法の１段階における状態を示した概
略断面図。
【図９】 本発明の好適実施例に基づいて抵抗値を減少
させ且つ自己整合型ＬＤＤ構成を有するＰＮ接合を有す
る装置を製造する方法の１段階における状態を示した概
略断面図。
させ且つ自己整合型ＬＤＤ構成を有するＰＮ接合を有す
る装置を製造する方法の１段階における状態を示した概
略断面図。
１０ シリコン基板 １２ フィールド酸化物絶縁領域 １４ 第一Ｎチャンネル電界効果装置 １６ ゲート酸化物層 １８ 第一ゲート電極 ２０ 側壁酸化物スペーサ ２２，２４ ソース／ドレイン領域 ２６ 第二Ｎチャンネル電界効果装置 ２８ ゲート酸化物層 ３０ ゲート電極 ３６，３７ 多結晶シリコン層 ３８ 酸化物絶縁層 ４０ 多結晶シリコン層 ４２ ＰＮ接合 ４４ 窒化シリコン絶縁層 ５４ ホトレジスト ５５ 開口 ５６ チタンジシリサイド層 ６２ スペーサ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11 (72)発明者 ラビ サンダーサン アメリカ合衆国， テキサス 75040， ガーランド， イースト リッジゲート ドライブ 130
Claims (24)
- 【請求項１】 薄膜トランジスタ集積回路の一部を製造
する方法において、 第一導電型を有する第一多結晶シリコン層を形成し、 第二導電型を有しており且つ前記第一多結晶シリコン層
とのコンタクト領域を有する第二多結晶シリコン層を形
成し、 前記第二多結晶シリコン層上に絶縁層を形成し、 前記コンタクト領域内の前記第二多結晶シリコン層及び
前記コンタクト領域内の前記第一多結晶シリコン層の一
部をシリサイドへ変換し、 薄膜トランジスタ（ＴＦＴ）の自己整合型の軽度にドー
プしたドレイン（ＬＤＤ）領域を形成する、上記各ステ
ップを有することを特徴とする方法。 - 【請求項２】 請求項１において、前記ＬＤＤ領域を形
成するステップが、更に、 前記絶縁層をＰ--ドーパント物質でイオン注入し、 前記絶縁層のソース／ドレイン領域をＰ- ドーパント物
質でイオン注入し、 前記ＴＦＴのソース／ドレイン領域の上にスペーサを形
成し、 前記ＴＦＴのソース／ドレイン領域をＰ+ ドーパント物
質でイオン注入し、 前記第二多結晶シリコン層をパターン形成すると共にエ
ッチングする、上記各ステップを有することを特徴とす
る方法。 - 【請求項３】 請求項２において、前記イオン注入ステ
ップを、ボロン、ＢＦ2 又はインジウムドーパント物質
で実施することが可能であることを特徴とする方法。 - 【請求項４】 請求項３において、前記絶縁層を約１×
１０16／ｃｍ3 のＰ--ドーズでイオン注入することを特
徴とする方法。 - 【請求項５】 請求項３において、前記第二絶縁層のソ
ース／ドレイン領域を約１×１０17／ｃｍ3 のＰ- ドー
ズでイオン注入することを特徴とする方法。 - 【請求項６】 請求項３において、前記ＴＦＴのソース
／ドレイン領域を、約１×１０19乃至１×１０21／ｃｍ
3 の間のＰ+ ドーズでイオン注入することを特徴とする
方法。 - 【請求項７】 請求項１において、前記ＬＤＤ領域を形
成するステップが、更に、 前記絶縁層をＰ- ドーパント物質でイオン注入し、 前記ＴＦＴのソース／ドレイン領域上にスペーサを形成
し、 前記ＴＦＴのソース／ドレイン領域をＰ+ ドーパント物
質でイオン注入し、 前記第二多結晶シリコン層をパターン形成すると共にエ
ッチングする、上記各ステップを有することを特徴とす
る方法。 - 【請求項８】 請求項７において、前記イオン注入ステ
ップを、ボロン、ＢＦ2 又はインジウムドーパント物質
で実施することが可能であることを特徴とする方法。 - 【請求項９】 請求項８において、前記絶縁層を約１×
１０17／ｃｍ3 のＰ- ドーズでイオン注入することを特
徴とする方法。 - 【請求項１０】 請求項８において、前記ＴＦＴのソー
ス／ドレイン領域を約１×１０19乃至１×１０21／ｃｍ
3 の間のＰ+ ドーズでイオン注入することを特徴とする
方法。 - 【請求項１１】 請求項１において、前記ＬＤＤ領域を
形成するステップが、更に、 前記絶縁層のソース／ドレイン領域をＰ- ドーパント物
質でイオン注入し、 前記ＴＦＴのソース／ドレイン領域上にスペーサを形成
し、 前記ＴＦＴのソース／ドレイン領域をＰ+ ドーパント物
質でイオン注入し、 前記第二多結晶シリコン層をパターン形成すると共にエ
ッチングする、上記各ステップを有することを特徴とす
る方法。 - 【請求項１２】 請求項１１において、前記イオン注入
ステップを、ボロン、ＢＦ2 又はインジウムドーパント
物質で実施することが可能であることを特徴とする方
法。 - 【請求項１３】 請求項１２において、前記絶縁層のソ
ース／ドレイン領域を約１×１０17／ｃｍ3 のＰ- ドー
ズでイオン注入することを特徴とする方法。 - 【請求項１４】 請求項１２において、前記ＴＦＴのソ
ース／ドレイン領域を約１×１０19乃至１×１０21／ｃ
ｍ3 の間のＰ+ ドーズでイオン注入することを特徴とす
る方法。 - 【請求項１５】 請求項１において、前記第一多結晶シ
リコン層の一部の上に第一絶縁層を形成し且つパターン
形成すると共にエッチングして前記第一多結晶シリコン
層の一部を露出させ、且つ前記第二多結晶シリコン層が
前記第一多結晶シリコン層の露出部分を介して前記第一
多結晶シリコン層とコンタクトすることを特徴とする方
法。 - 【請求項１６】 請求項１において、前記第二多結晶シ
リコン層をシリサイドへ変換するステップが、 前記第二多結晶シリコン層上に耐火性金属層を形成し、 前記耐火性金属層をアニールして前記コンタクト領域内
に金属シリサイドを形成する、ことを特徴とする方法。 - 【請求項１７】 請求項１６において、前記変換ステッ
プの前に、前記コンタクト領域において前記第二多結晶
シリコン層上に第二絶縁層を形成し、前記変換ステップ
を前記コンタクト領域に制限することを特徴とする方
法。 - 【請求項１８】 薄膜トランジスタ集積回路構成体にお
いて、 第一導電型を有する第一多結晶シリコン層、 前記第一多結晶シリコン層の一部を露出させる開口を具
備する絶縁層、 第二導電型を有しており且つ前記第一多結晶シリコン層
とのコンタクト領域を有する第二多結晶シリコン層、 前記コンタクト領域を充填する金属シリサイド、 前記ＴＦＴ構成体の軽度にドープしたドレイン（ＬＤ
Ｄ）領域、を有することを特徴とする構成体。 - 【請求項１９】 請求項１８において、前記ＴＦＴ構成
体のＬＤＤ領域がＰ- 物質であることを特徴とする構成
体。 - 【請求項２０】 請求項１８において、前記ＴＦＴ構成
体のＬＤＤ領域が前記ＴＦＴ構成体のソース／ドレイン
領域においてはＰ- 物質であり且つ前記ＴＦＴ構成体の
ゲート下側においてはＰ--物質であることを特徴とする
構成体。 - 【請求項２１】 請求項１８において、下側絶縁層が基
板上に形成されており、前記第一多結晶シリコン層が前
記下側絶縁層上に形成されており、且つ前記下側絶縁層
は、それを介して前記第一多結晶シリコン層が前記基板
の導電性領域とコンタクトする開口を有していることを
特徴とする構成体。 - 【請求項２２】 請求項２１において、前記基板の導電
性領域が電界効果装置のソース／ドレイン領域であるこ
とを特徴とする構成体。 - 【請求項２３】 請求項１８において、前記第二多結晶
シリコン層が付着され、再結晶化され且つアニールされ
たアモルファスシリコンの大グレイン寸法特性を有して
いることを特徴とする構成体。 - 【請求項２４】 請求項１８において、前記金属シリサ
イドが耐火性金属シリサイドであることを特徴とする構
成体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US8529793A | 1993-06-30 | 1993-06-30 | |
| US85297 | 1993-06-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07153968A true JPH07153968A (ja) | 1995-06-16 |
Family
ID=22190678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6149653A Pending JPH07153968A (ja) | 1993-06-30 | 1994-06-30 | 薄膜トランジスタ技術装置における自己整合型ｌｄｄ構成及び低抵抗コンタクトの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0632492A3 (ja) |
| JP (1) | JPH07153968A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09219494A (ja) * | 1996-02-09 | 1997-08-19 | Nec Corp | 半導体装置およびその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4333099A (en) * | 1978-02-27 | 1982-06-01 | Rca Corporation | Use of silicide to bridge unwanted polycrystalline silicon P-N junction |
| JPH04370956A (ja) * | 1991-06-20 | 1992-12-24 | Mitsubishi Electric Corp | 半導体装置 |
-
1994
- 1994-06-27 EP EP94304642A patent/EP0632492A3/en not_active Withdrawn
- 1994-06-30 JP JP6149653A patent/JPH07153968A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09219494A (ja) * | 1996-02-09 | 1997-08-19 | Nec Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0632492A3 (en) | 1996-11-20 |
| EP0632492A2 (en) | 1995-01-04 |
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