CN1497673A - 抗蚀剂填入方法和半导体器件的制造方法 - Google Patents

抗蚀剂填入方法和半导体器件的制造方法 Download PDF

Info

Publication number
CN1497673A
CN1497673A CNA031596002A CN03159600A CN1497673A CN 1497673 A CN1497673 A CN 1497673A CN A031596002 A CNA031596002 A CN A031596002A CN 03159600 A CN03159600 A CN 03159600A CN 1497673 A CN1497673 A CN 1497673A
Authority
CN
China
Prior art keywords
film
resist
opening
peristome
resist film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA031596002A
Other languages
English (en)
Other versions
CN100375237C (zh
Inventor
���֪��
服部佐知子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Publication of CN1497673A publication Critical patent/CN1497673A/zh
Application granted granted Critical
Publication of CN100375237C publication Critical patent/CN100375237C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

在包含在衬底上的层间膜中形成开口的工序的器件中，不依靠开口部的图形构造，针对下面工序处理，对开口底部进行保护，得到适于大量生产管理的高可靠性的稳定的产品成品率的器件。在整个表面上涂敷抗蚀剂膜，以与开口部大致相同的形状制作图形，在开口内部填入抗蚀剂膜。在使用正性抗蚀剂的情况下，使用具有比开口部小的区域的遮光部的光掩模，在使用负性抗蚀剂的情况下，使用具有比开口部小的区域的透光部的光掩模。

Description

抗蚀剂填入方法和半导体器件的制造方法
技术领域
本发明涉及一种半导体器件的制造方法，更具体地说，涉及一种在形成电容器过程中或者在双波纹镶嵌(dual Damascene)过程中，相对于后续工序的处理保护开口部分的底部的方法。
背景技术
作为现有的保护开口部的底部的方法，采用下述方法，例如在形成半导体器件的圆柱形电容器的情况下，在氧化膜上形成开口，之后Poly-Si等膜形成在整个表面上，然后，通过涂敷法形成抗蚀剂膜等有机膜，通过调整曝光量进行整个表面的曝光，仅仅在开口部的底部剩下作为蚀刻用掩模的抗蚀剂膜，从而保护Poly-Si膜，通过干深蚀刻来除去开口内部的Poly-Si以外的部分。(例如，参照专利文件1)。
专利文件1：JP特开平8-204150号公报(第4页，图1)
发明内容
在现有的保护半导体器件的开口部的底部的方法中，使用正性光致抗蚀剂作为用作保护材料的有机膜，通过对整个表面进行曝光，开口部的上部的抗蚀剂利用曝光、显影被完全地除掉，由于曝光光线没有到达开口底部，所以在那里剩下抗蚀剂，利用这一点能够实现对开口部底部的Poly-Si膜的保护。另外，作为其它方法，在涂敷抗蚀剂膜等有机膜后，利用深蚀刻抗蚀剂的方法也能得到相同的效果。
但是，这些方法会产生下述问题，在开口部的纵横比小的情况下，即在开口部的深度浅的情况下或者在开口部的面积大的情况下，如果剩下开口部底部的抗蚀剂，则开口周边的绝缘膜上面的抗蚀剂也剩下，或者如果能除去绝缘膜上面的抗蚀剂，那么开口部底部的抗蚀剂也被除掉了。
本发明是为了解决上述问题而作出的。
本发明提供一种抗蚀剂填入方法和半导体器件的制造方法，能够仅在底部填入抗蚀剂而不论槽图形或者孔图形的构造，形成用于下面工序的保护膜。
用于实现上述目的的本发明的第1方案涉及的抗蚀剂填入方法包括：
在衬底上形成层间膜的工序；
在层间膜上形成开口的工序；
在含有开口的层间膜上涂敷抗蚀剂膜的工序；
以与开口部大致相同的形状对抗蚀剂膜制作图形，从而将抗蚀剂膜填入开口内部的工序。
用于实现上述目的的本发明的第2方案涉及的抗蚀剂填入方法包括：
在衬底上形成层间膜的工序；
在层间膜上形成开口的工序；
在含有开口的层间膜上形成膜的工序；
在膜上涂敷抗蚀剂膜的工序；
以与开口部大致相同的形状对抗蚀剂膜制作图形，从而将抗蚀剂膜填入开口内部的工序。
用于实现上述目的的本发明的第3方案涉及的抗蚀剂填入方法，其特征在于：
抗蚀剂是正性抗蚀剂，使用具有比开口部小的区域的遮光部的光掩模来对抗蚀剂膜制作图形。
用于实现上述目的的本发明的第4方案涉及的抗蚀剂填入方法的特征在于：
抗蚀剂是负性抗蚀剂，使用具有比开口部小的区域的透光部的光掩模，对抗蚀剂膜制作图形。
用于实现上述目的的本发明的第5方案涉及的半导体器件的制造方法包括：
在半导体衬底上形成层间膜的工序；
在层间膜上形成开口的工序；
在含有开口的层间膜上涂敷抗蚀剂膜的工序；
以与开口部大致相同的形状对抗蚀剂膜制作图形，从而将抗蚀剂膜填入开口内部的工序；
通过在开口部填入的抗蚀剂膜掩盖开口的底部，来蚀刻层间膜的工序。
用于实现上述目的的本发明的第6方面涉及的半导体器件的制造方法包括：
在半导体衬底上形成层间膜的工序；
在层间膜上形成开口的工序；
在含有开口的层间膜上形成膜的工序；
在膜上涂敷抗蚀剂膜的工序；
以与开口部大致相同的形状对抗蚀剂膜制作图形，从而将抗蚀剂膜填入开口内部的工序；
通过在开口部填入的抗蚀剂膜掩盖开口的底部，来蚀刻膜的工序。
附图说明
图1是表示本发明第1实施例的半导体器件的电容器形成过程的截面图。
图2是表示本发明第1实施例的半导体器件的电容器形成过程的俯视图。
图3是表示本发明第1实施例的半导体器件的电容器形成过程的截面图。
图4是表示本发明第1实施例的半导体器件的电容器形成过程的截面图。
图5是表示本发明第1实施例的半导体器件的电容器形成过程的截面图。
图6是表示本发明第2实施例的半导体器件的电容器形成过程的截面图。
图7是用于说明本发明第3实施例的半导体存储器件的制造工序的截面示意图。
图8是用于说明本发明第3实施例的半导体存储器件的制造工序的截面示意图。
图9是用于说明本发明第3实施例的半导体存储器件的制造工序的截面示意图。
图10是用于说明本发明第3实施例的半导体存储器件的制造工序的截面示意图。
图11是用于说明本发明第3实施例的半导体存储器件的制造工序的截面示意图。
图12是用于说明本发明第3实施例的半导体存储器件的制造工序的截面示意图。
图13是用于说明本发明第3实施例的半导体存储器件的制造工序的截面示意图。
图14是用于说明本发明第3实施例的半导体存储器件的制造工序的截面示意图。
图15是用于说明本发明第3实施例的半导体存储器件的制造工序的截面示意图。
图16是用于说明本发明第4实施例的场效应晶体管的制造工序的截面示意图。
图17是用于说明本发明第4实施例的场效应晶体管的制造工序的截面示意图。
图18是用于说明本发明第4实施例的场效应晶体管的制造工序的截面示意图。
图19是用于说明本发明第4实施例的场效应晶体管的制造工序的截面示意图。
图20是用于说明本发明第4实施例的场效应晶体管的制造工序的截面示意图。
图21是用于说明本发明第4实施例的场效应晶体管的制造工序的截面示意图。
图22是用于说明本发明第4实施例的场效应晶体管的制造工序的截面示意图。
图23是用于说明本发明第4实施例的场效应晶体管的制造工序的截面示意图。
图24是用于说明本发明第4实施例的场效应晶体管的制造工序的截面示意图。
图25是用于说明本发明第4实施例的场效应晶体管的制造工序的截面示意图。
具体实施方式
第1实施例
图1到图5是表示本发明的第1实施例的半导体器件制造工序的大致工序截面图。而且，在下面说明的各实施例所使用的说明图中，相同或相当部分使用相同的符号且省略其说明。
参照图1，与现有技术相同，在半导体衬底1上形成第1绝缘膜3、连接孔5、Poly-Si栓7、第2绝缘膜9、第3绝缘膜11、开口13、Poly-Si膜15，在对Poly-Si膜15的表面粗糙处理之后，在含有开口13的Poly-Si膜15上涂敷正性光致抗蚀剂117，利用比开口部13小的光掩模19作为遮光部来对光致抗蚀剂膜117曝光、显影，使得在开口13的内部剩下光致抗蚀剂膜117，将除了开口部13的部分的光致抗蚀剂膜117除去。在本发明中，“以与开口部大致相同的形状对抗蚀剂膜制作图形”意思是以与开口13相同的形状对光致抗蚀剂膜117的开口部进行显影处理。
图2是从上面看图1时的示意图。光掩模19的遮光部19a为比开口部13小的区域。在减少投影曝光的情况下，遮光部19a是在晶片上投影的遮光部。
下面，参照图3，开口部13的抗蚀剂膜117在显影后，没有除掉而剩下。
下面，参照图4，使用氯族气体深蚀刻Poly-Si膜15。
下面，参照图5，通过蚀刻除去开口13之外的第3绝缘膜11上的Poly-Si膜15后，除去抗蚀剂，仅在开口13内形成作为电容器电极的Poly-Si膜15。
随后，经过规定的工序完成半导体器件。
如上所述，按照涉及本第1实施例的发明，即使在开口部的深度浅或者开口部面积大的情况下，也能够利用正性光致抗蚀剂剩下开口部内的多晶硅膜上的抗蚀剂，从而能够不依赖开口部的构造，改善电容器电极形成过程的可靠性、半导体器件的产品成品率的稳定性。
第2实施例
在实施例1中，通过使用比开口部小的光掩模作为遮光部来曝光正性光致抗蚀剂膜，开口部的抗蚀剂膜在显影后不被除掉而剩下，从而仅仅在开口内形成作为电容器电极的Poly-Si膜。与此相反，在本实施例中，通过使用比开口部小的光掩模作为透光部来曝光负性光致抗蚀剂膜，开口部的抗蚀剂膜在显影后不被除掉而剩下，开口部之外的抗蚀剂膜在显影后被除掉，从而仅仅在开口内形成作为电容器电极的Poly-Si膜。在减少投影曝光的情况下，遮光部是在晶片上投影的部分。
图6是表示关于本发明第2实施例的半导体器件的制造工序的大致工序截面图。
参照图6，与实施例1相同，在半导体衬底1上形成第1绝缘膜3、第1连接孔5、Poly-Si栓7、第2绝缘膜9、第3绝缘膜11、开口部13、Poly-Si膜15，在对Poly-Si膜15的表面粗糙处理之后，在含有开口13的Poly-Si膜15上涂敷负性光致抗蚀剂217，利用比开口部13小的光掩模19作为透光部来对光致抗蚀剂膜217曝光、显影，使得在开口13中剩下光致抗蚀剂膜217，将除了开口部13的部分的光致抗蚀剂膜217除去。
之后，与第1实施例相同，除去除了开口13内之外的第3绝缘膜11上的Poly-Si膜15，仅在开口13内形成作为电容器电极的Poly-Si膜15，之后，经过规定的过程完成半导体器件。
如上所述，按照第2实施例的发明，即使在开口部的深度浅或者开口部面积大的情况下，也能够利用负性光致抗蚀剂剩下开口部内的多晶硅膜上的抗蚀剂，将开口周边的多晶硅膜上的抗蚀剂除掉，从而能够不依赖开口部的构造，改善电容器电极形成过程的可靠性、半导体器件的产品成品率的稳定性。
第3实施例
在本实施例中，将本发明的半导体器件的制造方法用于具有电容器的半导体存储器件。
图7到图15是表示关于本发明的第3实施例的半导体器件制造工序的大致工序截面图。
参照图7，在单晶硅衬底1上形成场效应晶体管311。
下面，参照图8，在场效应晶体管311上通过CVD等方法形成层间绝缘膜313，在抗蚀剂涂敷、曝光、显影后，通过干蚀刻技术形成第1连接孔315，通过CVD方法在层间绝缘膜313上形成W薄膜，通过深蚀刻在第1连接孔315内形成W栓317。进一步进行抗蚀剂涂敷、曝光、显影后，通过干蚀刻技术形成第1布线用的第1槽319，通过CVD方法和CMP方法形成由Poly-Si膜构成的第1布线325。
下面，参照图9，在含有第1布线325的层间绝缘膜313上进行抗蚀剂涂敷、曝光、显影后，通过干蚀刻技术形成第2连接孔327，通过CVD方法形成Poly-Si膜，通过深蚀刻在第2连接孔327内填入Poly-Si，形成Poly-Si栓329。进一步，在含有Poly-Si栓329的层间绝缘膜313上通过CVD等方法形成由膜厚为90nm的氮化硅膜构成的第2绝缘膜331，在第2绝缘膜331上通过CVD等方法形成由膜厚为300nm的氧化硅膜构成的第3绝缘膜333，在抗蚀剂涂敷、显影、曝光后，通过干蚀刻技术形成开口335。
下面，参照图10，在含有开口335的第3绝缘膜333上通过CVD等方法形成膜厚为90nm的Poly-Si膜337，进一步，为了增大表面积，通过使用选择的CVD方法对Poly-Si膜337的表面粗糙处理。
下面，参照图11，在含有开口335的Poly-Si膜337上涂敷正性光致抗蚀剂339，利用比开口335小的光掩模341作为遮光部来对光致抗蚀剂膜339曝光、显影，使得在开口335内部剩下光致抗蚀剂膜339，将除了开口335的部分的光致抗蚀剂膜339除去。
在本实施例中，使用了正性光致抗蚀剂，但是也可以涂敷负性光致抗蚀剂，利用比开口小的光掩模作为透光部对负性光致抗蚀剂进行曝光、显影。
下面，参照图12，开口335内部的抗蚀剂膜339在显影后，没有除掉而剩下。
下面，参照图13，使用氯族气体深蚀刻Poly-Si膜337。
下面，参照图14，通过蚀刻除去除了开口335内之外的第3绝缘膜333上的Poly-Si膜337后，除去在开口335内部剩余的抗蚀剂339，仅在开口335内形成作为电容器电极的Poly-Si膜337。
下面，参照图15，形成用于形成电容器的介电薄膜343、中心板(cell plate)345。
随后，经过规定的过程完成半导体存储器件。
如上所述，按照第3实施例的发明，在形成实际器件的电容器电极中，即使在开口部的纵横比小的情况下，也能够剩下开口部内的多晶硅膜上的抗蚀剂，将多晶硅膜上面部分的抗蚀剂除掉，从而能够不依赖开口部的构造，改善电容器电极形成过程的可靠性、半导体器件的产品成品率的稳定性。
本实施例涉及将本发明的半导体器件的制造方法适用于具有多层布线构造的半导体器件。
图16到图25是表示关于本发明实施例4的半导体器件制造工序的概略工序截面图。
参照图16，在单晶硅衬底1上形成场效应晶体管311。
下面，参照图17，在场效应晶体管311上通过CVD等方法形成层间绝缘膜313，在抗蚀剂涂敷、曝光、显影后，通过干蚀刻技术形成第1连接孔315，通过选择的CVD方法在第1连接孔315内形成W栓317。此外，在层间绝缘膜313形成第2绝缘膜331，在抗蚀剂涂敷、曝光、显影后，通过干蚀刻技术形成第1布线用的第1槽319，通过溅射法在第1槽319的底部和侧壁、层间绝缘膜上形成TaN薄膜321，在TaN薄膜321上通过CVD法或者电镀法形成铜薄膜323，之后，通过CMP方法研磨铜薄膜323、TaN薄膜321，从而在第1槽319内部形成第1布线325，其是由具有TaN薄膜321作为下层而铜薄膜323作为上层的多层布线构成的。
下面，参照图18，在含有第1布线325的层间绝缘膜313上通过CVD等方法形成由膜厚为60nm的氮化硅膜构成的第3绝缘膜427，在第3绝缘膜427上通过CVD等方法形成由膜厚为400nm的氧化硅膜构成的第4绝缘膜429，在第4绝缘膜429上通过CVD等方法形成由膜厚为60nm的氮化硅膜构成的第5绝缘膜431。此外，在该第5绝缘膜431上通过CVD等方法形成由膜厚为300nm的氧化硅膜构成的第6绝缘膜433，在第6绝缘膜433上通过CVD等方法形成膜厚为90nm的氮化氧化硅膜，其作为形成图形用的防止反射膜。
下面，参照图19，在防止反射膜435上涂敷第1抗蚀剂膜437，通过曝光、显影形成第2连接孔439。
下面，参照图20，在防止反射膜435上，涂敷膜厚为800nm的正性光致抗蚀剂膜，利用光致抗蚀剂膜20填入第2连接孔439的内部。利用带有比第2连接孔439的开口部小的遮光部的光掩模341进行曝光、显影。
在本实施例中，使用了正性光致抗蚀剂，但是也可以涂敷负性光致抗蚀剂，利用比开口小的光掩模作为透光部对负性光致抗蚀剂进行曝光、显影。
下面，参照图21，对第2连接孔439内部剩余的抗蚀剂进行硬化处理，形成抗蚀栓441。
下面，参照图22，在防止反射膜435上涂敷第2抗蚀剂膜443，通过曝光、显影，进行用于形成第2槽和含有第2连接孔439的第3槽的图形形成。
下面，参照图23，通过干蚀刻技术，使用第2抗蚀剂膜443作为掩模，蚀刻防止反射膜435，将第5绝缘膜431作为阻挡部(stopper)，通过灰化、湿化技术来蚀刻第6绝缘膜433，除掉剩下的第2抗蚀剂膜443，从而形成第2槽445。另外，同时，在抗蚀栓441填充状态的第2连接孔439上形成第3槽447。
下面，参照图24，利用干燥技术除掉第2连接孔439内部的抗蚀栓441和第2抗蚀剂膜443，蚀刻防止反射膜435，蚀刻第2槽445底部的第5绝缘膜431和第3槽447底部的第2连接孔439周围的第5绝缘膜431，此外，蚀刻第2连接孔439底部的阻挡部(stopper)的第3绝缘膜427，形成由第2槽445和包含第2连接孔439的第3槽447构成的双波纹镶嵌(dual Damascene)布线形成所用的槽。
下面，参照图25，通过溅射法在第2槽445和含有第2连接孔439的第3槽447的底部和侧壁以及第6绝缘膜433上形成膜厚为60nm的TaN薄膜449，通过CVD法或者电镀法在TaN薄膜449上形成膜厚为1μm的铜薄膜451，之后，通过CMP法研磨铜薄膜451，而且研磨TaN薄膜449，从而形成基于双波纹镶嵌(dual Damascene)布线的第2布线453，其是由，第2槽445，和具有在包含第2连接孔439的第3槽447内部的将TaN薄膜449作为下层将铜薄膜451作为上层的多层布线所构成的。
之后，经过规定的过程完成半导体器件。
如上所述，按照本第4实施例的发明，在实际器件的第2布线的形成中，在形成含有第2连接孔的第3槽的时候，由于使用光掩模在第2连接孔内部形成抗蚀栓，所以即使在开口部的纵横比小的情况下，也能够在第2连接孔底部形成作为保护膜的抗蚀栓。
另外，本发明不限于半导体器件的制造方法，可以应用于包含在衬底的层间膜上形成开口的工序的器件的制造方法，例如也可以应用于液晶显示器件的制造方法。
由于本发明为如上所述构成，故具有下面所示的效果。
按照权利要求1的发明，通过以与层间膜的开口部大致相同的形状对抗蚀剂膜制作图形，在开口部内填充抗蚀剂膜，即使在开口部的纵横比小的情况下，也能够在开口部的底部形成用于下面工序的保护膜。
另外，按照权利要求2的发明，通过在含有开口的层间膜上形成膜，以与开口部大致相同的形状对抗蚀剂膜制作图形，在开口部内的膜上填充抗蚀剂膜，即使在开口部的纵横比小的情况下，也能够形成用于保护开口部底部的膜的保护膜。
另外，按照权利要求3的发明，由于使用比开口部小的光掩模作为遮光部，对正性抗蚀剂制作图形，所以能够防止剩下开口部之外部分的抗蚀剂膜。
另外，按照权利要求4的发明，由于使用比开口部小的光掩模作为透光部，对负性抗蚀剂制作图形，所以能够防止剩下开口部之外部分的抗蚀剂膜。
另外，按照权利要求5的发明，通过以与层间绝缘膜的开口部大致相同的形状对抗蚀剂膜制作图形，在开口部内填充抗蚀剂膜，即使在开口部的纵横比小的情况下，也能够在开口部的底部形成用于下面工序的保护膜，仅剩下开口部底部的层间膜能够蚀刻层间膜，可以改善半导体器件的产品成品率的稳定性。
另外，按照权利要求6的发明，通过在含有开口的层间膜上形成膜，以与开口部大致相同的形状对抗蚀剂膜制作图形，在开口部内的膜上填充抗蚀剂膜，即使在开口部的纵横比小的情况下，也能够形成用于保护开口部底部的膜的保护膜，仅剩下开口部底部的膜，能够蚀刻膜，可以改善半导体器件的产品成品率的稳定性。

Claims (6)

1.一种抗蚀剂填入方法，包括：
在衬底上形成层间膜的工序；
在所述层间膜上形成开口的工序；
在含有所述开口的所述层间膜上涂敷抗蚀剂膜的工序；
以与所述开口部大致相同的形状对所述抗蚀剂膜制作图形，从而将所述抗蚀剂膜填入所述开口内部的工序。
2.一种抗蚀剂填入方法，包括：
在衬底上形成层间膜的工序；
在所述层间膜上形成开口的工序；
在含有所述开口的所述层间膜上涂敷膜的工序；
在所述膜上涂敷抗蚀剂膜的工序；
以与所述开口部大致相同的形状对所述抗蚀剂膜制作图形，从而将所述抗蚀剂膜填入所述开口内部的工序。
3.根据权利要求1或2所述的抗蚀剂填入方法，其特征在于：
所述抗蚀剂是正性抗蚀剂，使用具有比所述开口部小的区域的遮光部的光掩模，对所述抗蚀剂制作图形。
4.根据权利要求1或2所述的抗蚀剂填入方法，其特征在于：
所述抗蚀剂是负性抗蚀剂，使用具有比所述开口部小的区域的透光部的光掩模，对所述抗蚀剂制作图形。
5.一种半导体器件的制造方法，包括：
在衬底上形成层间膜的工序；
在所述层间膜上形成开口的工序；
在含有所述开口的所述层间膜上涂敷抗蚀剂膜的工序；
以与所述开口部大致相同的形状对所述抗蚀剂膜制作图形，从而将所述抗蚀剂膜填入所述开口内部的工序；
通过利用在所述开口部填入的所述抗蚀剂膜掩盖所述开口的底部，来蚀刻所述层间膜的工序。
6.一种半导体器件的制造方法，包括：
在衬底上形成层间膜的工序；
在所述层间膜上形成开口的工序；
在含有所述开口的所述层间膜上涂敷膜的工序；
在所述膜上形成抗蚀剂膜的工序；
以与所述开口部大致相同的形状对所述抗蚀剂膜制作图形，从而将所述抗蚀剂膜填入开口内部的工序；
通过利用在所述开口部填入的所述抗蚀剂膜掩盖所述开口的底部，来蚀刻所述膜的工序。
CNB031596002A 2002-10-04 2003-09-30 抗蚀剂填入方法和半导体器件的制造方法 Expired - Fee Related CN100375237C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2002291823A JP4376500B2 (ja) 2002-10-04 2002-10-04 レジスト埋め込み方法および半導体装置の製造方法
JP291823/02 2002-10-04
JP291823/2002 2002-10-04

Publications (2)

Publication Number Publication Date
CN1497673A true CN1497673A (zh) 2004-05-19
CN100375237C CN100375237C (zh) 2008-03-12

Family

ID=32025458

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB031596002A Expired - Fee Related CN100375237C (zh) 2002-10-04 2003-09-30 抗蚀剂填入方法和半导体器件的制造方法

Country Status (6)

Country Link
US (2) US7312017B2 (zh)
JP (1) JP4376500B2 (zh)
KR (1) KR100596609B1 (zh)
CN (1) CN100375237C (zh)
DE (1) DE10346002A1 (zh)
TW (1) TWI251264B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4376500B2 (ja) * 2002-10-04 2009-12-02 株式会社ルネサステクノロジ レジスト埋め込み方法および半導体装置の製造方法
JP2006128543A (ja) * 2004-11-01 2006-05-18 Nec Electronics Corp 電子デバイスの製造方法
WO2020241295A1 (ja) * 2019-05-29 2020-12-03 東京エレクトロン株式会社 基板処理方法および基板処理装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1009687B (zh) * 1985-09-07 1990-09-19 索尼公司 电子束指引彩色阴极射线管荧光表面制造方法
JP2655490B2 (ja) * 1994-10-28 1997-09-17 日本電気株式会社 半導体装置の製造方法
JP2848260B2 (ja) * 1995-01-30 1999-01-20 日本電気株式会社 半導体装置およびその製造方法
JP2809200B2 (ja) 1996-06-03 1998-10-08 日本電気株式会社 半導体装置の製造方法
TW380288B (en) * 1996-06-25 2000-01-21 Seiko Epson Corp Conductive pattern transfer printing method on film carrier and the mask and film carrier using the same
US5792680A (en) * 1996-11-25 1998-08-11 Vanguard International Semiconductor Corporation Method of forming a low cost DRAM cell with self aligned twin tub CMOS devices and a pillar shaped capacitor
KR100326979B1 (ko) * 1996-12-18 2002-05-10 포만 제프리 엘 캐패시터형성방법및그캐패시터구조체
US5956587A (en) * 1998-02-17 1999-09-21 Vanguard International Semiconductor Corporation Method for crown type capacitor in dynamic random access memory
US6146968A (en) * 1998-12-09 2000-11-14 Taiwan Semiconductor Manufacturing Corp. Method for forming a crown capacitor
US6770975B2 (en) * 1999-06-09 2004-08-03 Alliedsignal Inc. Integrated circuits with multiple low dielectric-constant inter-metal dielectrics
US6177310B1 (en) * 1999-12-23 2001-01-23 United Microelectronics Corp. Method for forming capacitor of memory cell
JP4392974B2 (ja) 2000-09-22 2010-01-06 シャープ株式会社 半導体装置の製造方法
US6458691B1 (en) * 2001-04-04 2002-10-01 Advanced Micro Devices, Inc. Dual inlaid process using an imaging layer to protect via from poisoning
US6645851B1 (en) * 2002-09-17 2003-11-11 Taiwan Semiconductor Manufacturing Company Method of forming planarized coatings on contact hole patterns of various duty ratios
JP4376500B2 (ja) * 2002-10-04 2009-12-02 株式会社ルネサステクノロジ レジスト埋め込み方法および半導体装置の製造方法

Also Published As

Publication number Publication date
KR20040031618A (ko) 2004-04-13
US7556916B2 (en) 2009-07-07
DE10346002A1 (de) 2004-04-15
KR100596609B1 (ko) 2006-07-06
US7312017B2 (en) 2007-12-25
US20040077170A1 (en) 2004-04-22
TWI251264B (en) 2006-03-11
JP2004128292A (ja) 2004-04-22
JP4376500B2 (ja) 2009-12-02
TW200411735A (en) 2004-07-01
US20080070415A1 (en) 2008-03-20
CN100375237C (zh) 2008-03-12

Similar Documents

Publication Publication Date Title
CN1275319C (zh) 制造半导体装置的方法
CN1298045C (zh) 具有埋入的多层配线结构的半导体器件的制造方法
CN1855467A (zh) 半导体装置及其制造方法
CN1976036A (zh) 半导体器件及其制造方法
CN1492486A (zh) 蚀刻方法
CN1967800A (zh) 半导体集成电路器件的制造方法
CN1738002A (zh) 半导体装置的制造方法
CN1862785A (zh) 制造半导体装置的方法
CN1707760A (zh) 半导体基板及半导体基板的薄型加工方法
CN1830233A (zh) 制造印刷电路板的方法以及印刷电路板
CN1512239A (zh) 半透射型显示器件的制造方法和半透射型显示器件
CN1601741A (zh) 半导体器件及其制造方法
CN1126156C (zh) 半导体器件及其制造方法
CN100336199C (zh) 半导体装置的制造方法
CN1921087A (zh) 多层膜作为硬掩模和抗反射层的应变源漏cmos的制作方法
CN101045820A (zh) 形成绝缘膜的组合物以及制造半导体器件的方法
CN1819130A (zh) 半导体装置及其制造方法、电路基板、及电子仪器
CN1201376C (zh) 半导体装置的制造方法
CN1532916A (zh) 设有电容器的半导体装置的制造方法
CN1196575A (zh) 利用化学机械抛光工艺的半导体器件制造方法
CN1707771A (zh) 形成半导体器件接触塞的方法
CN1314102C (zh) 半导体装置及其制造方法
CN1527376A (zh) 配线结构的形成方法
CN1259698C (zh) 半导体器件和半导体器件的制造方法
CN1691319A (zh) 半导体器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: RENESAS ELECTRONICS

Free format text: FORMER OWNER: RENESAS TECHNOLOGY CORP.

Effective date: 20100920

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: TOKYO, JAPAN TO: KAWASAKI CITY, KANAGAWA PREFECTURE, JAPAN

TR01 Transfer of patent right

Effective date of registration: 20100920

Address after: Kawasaki, Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Tokyo, Japan, Japan

Patentee before: Renesas Technology Corp.

CP02 Change in the address of a patent holder

Address after: Tokyo, Japan, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kawasaki, Kanagawa, Japan

Patentee before: Renesas Electronics Corporation

CP02 Change in the address of a patent holder
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080312

Termination date: 20190930

CF01 Termination of patent right due to non-payment of annual fee