KR100834038B1 - 저 왜곡 반전증폭회로 및 그 반전증폭회로를 이용한아날로그 신호처리장치 - Google Patents

저 왜곡 반전증폭회로 및 그 반전증폭회로를 이용한아날로그 신호처리장치 Download PDF

Info

Publication number
KR100834038B1
KR100834038B1 KR1020070000958A KR20070000958A KR100834038B1 KR 100834038 B1 KR100834038 B1 KR 100834038B1 KR 1020070000958 A KR1020070000958 A KR 1020070000958A KR 20070000958 A KR20070000958 A KR 20070000958A KR 100834038 B1 KR100834038 B1 KR 100834038B1
Authority
KR
South Korea
Prior art keywords
switch
signal
input
output
analog
Prior art date
Application number
KR1020070000958A
Other languages
English (en)
Inventor
신윤태
Original Assignee
램스웨이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 램스웨이 주식회사 filed Critical 램스웨이 주식회사
Priority to KR1020070000958A priority Critical patent/KR100834038B1/ko
Application granted granted Critical
Publication of KR100834038B1 publication Critical patent/KR100834038B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/217—Class D power amplifiers; Switching amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/181—Low-frequency amplifiers, e.g. audio preamplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/411—Indexing scheme relating to amplifiers the output amplifying stage of an amplifier comprising two power stages

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Multimedia (AREA)
  • Amplifiers (AREA)

Abstract

저 왜곡 반전증폭회로 및 그 반전증폭회로를 이용한 아날로그 신호처리장치가 개시된다. 본 발명의 저 왜곡 반전증폭회로는 써브마이크론(Submicron) 씨모스(CMOS: Complementary Metal-Oxide Semiconductor) 공정에 의한 신호 입력용 본딩 패드(Bonding Pad)의 누설 전류로 인한 전원 잡음 왜곡을 제거하며, 아날로그 입력을 받지 않고자 할 때 아날로그 입력신호에 대한 증폭기의 출력이 왜곡되는 것을 줄일 수 있다. 저 왜곡 반전증폭회로는 소정의 오디오 또는 음성 신호 처리장치 등에 사용되는 아날로그 신호처리장치에 포함될 수 있다.
왜곡, 반전 증폭, 아날로그 신호

Description

저 왜곡 반전증폭회로 및 그 반전증폭회로를 이용한 아날로그 신호처리장치{Low Distortion Inverting Amplifier Circuit and Analog Signal Processing Apparatus using the Inverting Amplifier Circuit}
도 1은 종래의 반전 증폭기의 블록도,
도 2는 도 1의 반전 증폭기의 동작 설명에 제공되는 도면,
도 3은 본 발명의 일 실시 예에 따른 반전 증폭회로의 블록도,
도 4(a) 및 도 4(b)는 도 3의 반전 증폭회로의 동작 설명에 제공되는 도면,
도 5는 본 발명의 다른 실시 예에 따른 반전 증폭회로의 블록도,
도 6은 입력신호 Vi가 없는 경우의 도 5의 반전 증폭회로의 등가 회로도,
도 7은 본 발명의 반전 증폭회로를 포함하는 아날로그 신호처리장치의 블록도,
도 8은 도 5의 반전 증폭회로에 포함되는 반전 증폭부의 일 예를 도시한 도면,
도 9는 입력신호 Vi가 없는 경우의 도 8의 반전 증폭부의 등가 회로도,
도 10은 도 5의 반전 증폭부의 다른 실시 예를 도시한 도면, 그리고
도 11은 도 10의 반전 증폭부의 설명을 위해 제공되는 도면이다.
본 발명은 써브마이크론(Submicron) 씨모스(CMOS: Complementary Metal-Oxide Semiconductor) 공정에 의한 신호 입력용 본딩 패드(Bonding Pad)의 누설 전류로 인한 전원 잡음 왜곡을 제거하며, 아날로그 입력을 받지 않고자 할 때 아날로그 입력신호에 대한 증폭기의 출력이 왜곡되는 것을 줄인 저 왜곡 반전증폭회로 및 그 반전증폭회로를 이용한 아날로그 신호처리장치에 관한 것이다.
도 1은 종래의 반전 증폭기의 블록도이다. 도 2는 도 1의 반전 증폭기의 동작 설명에 제공되는 도면이다.
도 1을 참조하면, 종래 반전 증폭기(100)는 연산 증폭기 U1, 저항R1, R2로 구성되어, 아날로그 입력신호 Vi를 증폭하여 Vo=-(R2/R1)Vi 인 아날로그 신호 Vo를 출력한다.
반전 증폭기(100)가 칩(Chip) 내부에 집적되어 아날로그 프런트-엔드(Front-End) 신호처리용으로 사용될 때, 아날로그 입력 신호 Vi를 입력받기 위한 입력단자는 써브마이크론(Submicron) 씨모스(CMOS) 공정에 따른 본딩 패드(Bonding Pad)에 연결된다. 외부 입력 신호 Vi가 연결된 본딩 패드에는 소정의 누설 전류 성분이 발 생하게 되는데, 이러한 누설 전류 성분에 의한 전원 잡음은 반전 증폭기(100)의 후단에 위치하는 디지털 또는 아날로그 신호처리 모듈의 디지털 출력 및 아날로그 출력을 왜곡시킨다.
도 2를 기초로, 누설 전류에 의한 전원 잡음의 영향을 더욱 상세히 설명한다.
도 2에는, 반전 증폭기(100) 이외에, 누설 전류에 의한 영향을 등가 적으로 도시한 저항 RPAD1, RPAD2, 그리고 입력 신호 Vi를 위한 본딩 패드(201)가 도시되어 있다. 예를 들어 입력신호 Vi가 없는 경우에, 전원 잡음은 화살표처럼 RPAD1 → R1 → R2경로를 거쳐 전압 Vo에 포함되어 출력될 수 있는 것이다.
본 발명의 목적은, 써브마이크론(Submicron) 씨모스(CMOS: Complementary Metal-Oxide Semiconductor) 공정에 의한 신호 입력용 본딩 패드(Bonding Pad)의 누설 전류로 인한 전원 잡음 왜곡을 제거하며, 아날로그 입력을 받지 않고자 할 때 아날로그 입력신호에 대한 증폭기의 출력이 왜곡되는 것을 줄인 저 왜곡 반전증폭회로를 제공함에 있다.
또한, 계속적으로 입력되는 아날로그 신호를 수신하여 처리하지 않고자 할 경우에도, 후단에 위치하는 회로의 동작을 위한 직류 기준 전압을 공급할 수 있는 저 왜곡 반전증폭회로를 제공함에 있다.
나아가, 반전 증폭을 위한 연산 증폭기에 포함될 수 있는 입력 신호의 왜곡에 따른 출력의 왜곡 및 전원 잡음에 의한 출력의 왜곡을 줄일 수 있는 반전증폭회로를 제공함에 있다.
본 발명의 또 다른 목적은 저 왜곡 반전증폭회로를 이용하여 소정의 오디오 신호 처리장치 등에 사용한 아날로그 신호처리장치를 제공함에 있다.
상기 목적을 달성하기 위해 본 발명에 따른 저 왜곡 반전증폭회로는, 완충기, 반전 증폭부, 스위치 SW1 및 스위치 SW2를 포함한다.
완충기는 아날로그 입력 신호(Vi)를 입력받아 버퍼링하여 출력하며, 반전 증폭기는 상기 완충기의 출력을 입력받아 반전 궤환 방식에 따라 증폭하여 최종 출력(Vo)를 출력한다.
스위치 SW1은 상기 입력신호(Vi)와 상기 완충기의 입력단자 사이에 연결되어 상기 입력신호(Vi)의 입력을 단속한다. 그리고 스위치 SW2는 상기 스위치 SW1이 연결된 상기 완충기의 입력단자와 접지 사이에 연결되며, 상기 스위치 SW1의 턴 온(Turn on) 또는 턴 오프(off) 동작과 반대로 동작한다.
여기서, 상기 입력신호(Vi)는 서브마이크론(Submicron) 씨모스(CMOS) 공정에 의한 본딩 패드(Bonding Pad)를 통해 상기 스위치 SW1에 연결되고, 상기 스위치 SW1 및 SW2는 다음의 수학식이 성립하도록 형성될 수 있다.
RPAD1 ≒ RPAD2 << RSW1off 및 RPAD1>>RSW2off
(여기서, 저항 RPAD1 및 RPAD2는 상기 본딩 패드를 통한 누설 전류의 영향을 나타내기 위한 저항으로서, 저항 RPAD1은 전원과 상기 본딩 패드 사이에 형성된 저항 성분, 저항 RPAD2는 상기 본딩 패드와 접지 사이에 형성된 저항 성분, RSW1off는 스위치 SW1의 턴 오프(Turn off) 저항 성분, RSW2off는 스위치 SW2의 턴 오프 저항 성분)
나아가, 상기 반전 증폭부는, 연산 증폭기, 임피던스 Z1, 임피던스 Z2 및 스위치 SW3을 포함할 수 있다.
상기 연산 증폭기는 (+) 단자로 입력되는 소정 기준전압(VREF)과 (-) 단자로 입력되는 신호의 차이를 증폭하여 상기 최종 출력(Vo)를 출력한다. 상기 임피던스 Z1은 상기 완충기의 출력과 상기 연산 증폭기의 (-) 단자 사이에 연결되고, 상기 임피던스 Z2는 상기 최종 출력(Vo)을 상기 연산 증폭기의 (-) 단자로 궤환하는 경로 상에 형성된다. 그리고 스위치 SW3은 상기 연산 증폭기의 출력단과 상기 궤환 경로의 시작 사이에 연결되어, 상기 입력 신호(Vi)를 수신하지 않는 경우에 턴 오프 되어 상기 연산 증폭기의 출력을 단속한다.
또한, 상기 반전 증폭부는 상기 궤환 경로의 시작과 상기 기준전압(VREF) 사이에 연결되며, 상기 스위치 SW3의 턴 온 또는 턴 오프 동작과 반대로 동작하는 스위치 SW4를 더 포함할 수 있다. 여기서, 상기 스위치 SW4는, 다음의 수학식을 만족 하도록 형성될 수 있다.
RSW4on << |Z1|, RSW4on << |Z2|
(여기서, 저항 RSW4on 은 스위치 SW4의 턴 온 저항, |Z1|, |Z2|는 임피던스 Z1, Z2의 크기)
본 발명의 다른 실시 예에 따른 아날로그 신호처리장치는, 반전 증폭된 신호 Vo를 출력하는 반전 증폭회로를 프런트-엔드(Front-End) 측에 형성하여, 입력되는 아날로그 입력신호(Vi)를 처리할 수 있다. 여기서, 상기 반전 증폭회로는, 상기 완충기, 반전 증폭부, 스위치 SW1 및 스위치 SW2를 포함한다.
상기 아날로그 신호처리장치는 아날로그-디지털 변환기, 디지털-아날로그 변환기 및 합산기를 포함한다.
여기서, 아날로그-디지털 변환기는 상기 반전 증폭회로의 출력 신호(Vo)를 입력받아 디지털 신호로 변환하고, 디지털-아날로그 변환기는 소정의 디지털 신호를 입력받아 아날로그 신호로 변환하여 출력한다. 합산기는 상기 반전 증폭회로의 출력 신호(Vo) 및 상기 디지털-아날로그 변환기에서 출력되는 아날로그 신호를 더한 아날로그 신호를 출력한다.
또한, 상기 입력신호(Vi)는 마이크로폰(Microphone)으로부터 입력되는 아날로그 신호 또는 외부 라인(Line)으로부터 입력되는 아날로그 신호일 수 있다.
이하에서는, 도면을 참조하여 본 발명을 상세히 설명한다.
도 3은 본 발명의 일 실시 예에 따른 반전 증폭회로의 블록도이다.
본 발명의 반전 증폭회로(300)는 써브마이크론(Submicron) 씨모스(CMOS: Complementary Metal-Oxide Semiconductor) 공정에 의해 집적될 수 있으며, 외부 아날로그 신호를 본딩 패드(Bonding Pad)(201)를 통해 입력받아 반전 전압 궤환(Negative Feedback) 방식에 따라 증폭하여 출력한다. 반전 증폭회로(300)는, 증폭과정에서 본딩 패드(201)를 통해 누설되는 전류 성분에 의한 출력의 왜곡을 최소화할 수 있다.
바람직하게는, 본 발명의 반전 증폭회로(300)는 아날로그 프런트-엔드(Front-End) 신호 처리용으로 사용될 수 있으며, 예를 들어, 음성 및 오디오 신호를 처리하는 고성능 아날로그-디지털 변환기, 음성 및 오디오 신호를 믹싱(mixing) 또는 멀티플렉싱(multiplexing)하는 디지털-아날로그 변환기 및 코덱(CODEC: Coder Decoder) 등에 사용할 수 있다. 이 경우, 본 발명의 반전 증폭회로(300)는 본딩 패드(201)의 누설 전류에 의해 형성되는 전원 잡음에 따른 출력 왜곡과 아날로그 입력을 받지 않고자 할 때 아날로그 입력신호에 대한 반전 증폭회로(300)의 출력이 왜곡되는 것을 최소화할 수 있다.
본 발명의 반전 증폭회로(300)는 이러한 전원 잡음의 유입 경로를 없애고, 아날로그 입력 신호 Vi를 입력받지 않고자 할 경우에 출력 Vo에 입력신호 Vi가 유입되는 것을 막을 수 있다.
도 3을 참조하면, 본 발명의 반전 증폭회로(300)는 반전 증폭부(310), 완충기(Buffer)(330) 및 아날로그 스위치 SW1, SW2를 포함하며, 본딩 패드(Bonding Pad)(201)와 연결되어 아날로그 신호 Vi를 입력받는다.
스위치 SW1과 완충기(330)는 본딩 패드(201)와 반전 증폭부(310)의 임피던스 Z1 사이(a와 c 사이)에 직렬로 연결된다. 그리고 스위치 SW2가 완충기(330)의 입력단(스위치 SW1과 완충기 사이)과 접지 사이에 연결된다.
스위치 SW1, SW2의 동작과 관련하여, 바람직하게는 스위치 SW1이 턴 온(Turn On) 될 때 스위치 SW2는 턴 오프(Turn Off) 되며, 스위치 SW1이 턴 오프 될 때 스위치 SW2는 턴 온 된다. 스위치 SW1, SW2는 턴 온 또는 턴 오프 될 때, 소정의 턴 온 저항 또는 턴 오프 저항을 가진다.
스위치 SW1 및 SW2는 반전 증폭회로(300) 외부의 제어신호에 의해 제어될 수 있다. 그리고 제어신호는 입력 신호 Vi와 관련될 수 있다. 예를 들어, 반전 증폭회로(300)가 입력신호 Vi를 수신하여야 할 경우이면 스위치 SW1을 턴 온시키고, 외부로부터 아날로그 입력 Vi를 입력받지 않고자 하는 경우 제어신호는 스위치 SW1을 턴 오프 시킨다. 이때 스위치 SW2의 동작은 스위치 SW1과 반대가 된다.
완충기(330)는 반전 궤환 형태의 연산 증폭기를 사용할 수 있다. 완충기(330)는 그 증폭 이득이 1이며, b 지점의 전압 Vb를 (+) 단자로 입력받아 버퍼링하여 전압 Vc를 반전증폭부(310)로 출력한다.
반전 증폭부(310)는 통상의 반전 증폭기와 동일한 구성을 가질 수 있으며, 임피던스 Z1, Z2를 포함하여 반전 궤환(Negative Feedback)방식에 따라 완충기(330)의 출력 Vc를 증폭한 전압 Vo를 출력한다.
반전 증폭부(310)는 그 임피던스 Z1, Z2 및 직류 기준전압 VREF의 구성에 따라 미분, 적분, 필터링 등의 기능을 수행할 수 있다.
이하에서는 본 발명의 반전 증폭회로(300)의 동작을 도 4(a) 및 도 4(b)를 참조하여 자세히 설명한다. 도 4(a) 및 도 4(b)는 도 3의 반전 증폭회로의 동작 설명에 제공되는 도면이다.
도 4(a) 및 도 4(b)를 참조하면, 본딩 패드(201)를 통한 누설 전류의 영향을 표시하기 위해, 전원과 본딩 패드(201) 사이에 저항 RPAD1이 연결된 것으로 도시되어 있고, 본딩 패드(201)와 접지 사이에 저항 RPAD2가 연결된 것으로 도시되어 있다.
먼저, 도 4(a)를 참조하여, 아날로그 입력 Vi를 받고자 하여 아날로그 스위치 SW1을 턴 온 하고, 스위치 SW2를 턴 오프 한 경우를 설명한다. 이하에서는 스위치 SW1의 턴 온 저항을 RSW1on이라 하고, 스위치 SW2의 턴 오프 저항을 RSW2off라 한다. 그리고
두 개의 저항 RSW1on과 RSW2off사이에는 RSW1on << RSW2off이 성립하므로, 누설저항 RPAD1과 누설저항 RPAD2를 고려하지 않을 경우, b 지점의 전압 Vb는 다음의 수학식 1과 같다.
Figure 112007000903979-pat00001
또한, 완충기(330)의 (+) 단자가 무한 임피던스를 갖기 때문에 아날로그 스위치 SW1의 비선형 턴 온 저항 RSW1on과는 무관하게 입력 신호 Vi에 따른 전압 Vb의 왜곡은 무시할 수 있다.
여기서, 본딩 패드(201)에 발생하는 누설 전류 성분으로써 전원과 본딩 패드(201) 간에 누설저항 RPAD1가 연결되고, 본딩 패드(201)와 접지 간에 누설저항 RPAD2가 연결된 경우를 고려한다. 전원 잡음을 Vpi라 할 때, b 지점의 전압 Vb는 다음의 수학식 2와 같다.
Figure 112007000903979-pat00002
여기서, 여기서 RSW1on<<RSW2off이고, RPAD1 ≒ RPAD2이므로 수학식 2는 다음의 수학식 3과 같이 간략화할 수 있다.
Figure 112007000903979-pat00003
따라서, RPAD1>>RSW2off가 되도록 아날로그 SW2 소자의 크기를 조절하면 수학식 3의 Vpi의 성분을 크게 줄일 수 있다. 그리고 아날로그 입력신호 Vi는 화살표와 같이 스위치 SW1을 거쳐 거의 그대로 완충기(330)로 입력된다. 완충기(330)의 이득이 1이므로, 완충기(330)의 출력 전압 Vc는 b점의 전압 Vb와 같고, 완충기의 출력 전압 Vc는 반전 증폭부(310)의 임피던스 Z1에 전달됨으로써 아날로그 스위치 SW1의 비선형에 따른 왜곡을 줄일 수 있게 된다.
이하에서는 도 4(b)를 참조하여, 입력 신호 Vi를 받지 않고자 하는 경우를 설명한다. 입력신호 Vi를 입력받지 않고자 하는 경우에도, 마이크로폰 입력과 같이 입력 신호 Vi 자체는 계속 입력될 수 있다. 이 경우, 아날로그 스위치 SW1은 턴 오프, 아날로그 스위치 SW2는 턴 온 되도록 제어된다. 이하에서는 스위치 SW1의 턴 오프 저항을 RSW1off라 하고, 스위치 SW2의 턴 온 저항을 RSW2on이라 한다.
두 개의 저항 RSW1off와 RSW2on사이에는 RSW2on << RSW1off이 성립하므로, 누설저항 RPAD1과 누설저항 RPAD2를 고려하지 않을 경우, b 지점의 전압 Vb는 다음의 수학식 4와 같다.
Figure 112007000903979-pat00004
따라서, 아날로그 입력 신호 Vi를 입력받지 않는 경우, b 지점의 전압 Vb는 0 V와 같다.
여기서, 본딩 패드(201)에 발생하는 누설 전류 성분으로써 전원과 본딩 패드(201) 간에 누설저항 RPAD1가 연결되고, 본딩 패드(201)와 접지 간에 누설저항 RPAD2가 연결된 경우를 고려한다. 다시 말해, 전원 잡음은 RPAD1, 스위치 SW1의 누설 저항 RSW1off, 스위치 SW2의 턴 온 저항 RSW2on을 통해 전달된다. 이때 b 지점의 전압 Vb는 입력 Vi와 전원 잡음 Vpi 성분으로 다음의 수학식 5와 같다.
Figure 112007000903979-pat00005
수학식 5에서, 입력 신호 Vi에 대한 항은 RSW2on << RSW1off 이므로 거의 0 이 된다. 또한, RPAD1 ≒ RPAD2 << RSW1off가 되도록 아날로그 SW1 소자의 크기를 조절하면 수학식 5의 전원 잡음 Vpi에 대한 항도 거의 0 V가 되어 전원잡음에 의한 영향을 크게 줄일 수 있다.
입력 신호 Vi를 받지 않고자 할 때, 입력 신호 Vi 및 전원 잡음 Vpi에 의한 b 지점에서의 출력 전압 Vb가 거의 0 V이므로, 반전 증폭회로(300)의 출력에 입력 신호 Vi와 전원 잡음 Vpi에 의한 왜곡이 현저하게 감소함을 알 수 있다.
이하에서는 본 발명의 반전 증폭회로의 다른 실시 예를 설명한다.
도 5는 본 발명의 다른 실시 예에 따른 반전 증폭회로의 블록도이고, 도 6은 입력신호 Vi가 없는 경우의 도 5의 반전 증폭회로의 등가 회로도이다.
도 5의 반전 증폭회로(500)는 그 후단에 소정의 직류 기준전압 VREF로 동작하는 회로가 위치하는 경우에 적용되어 입력신호 Vi를 입력받지 않고자 하는 경우에도 후단 회로의 동작을 위해 직류 기준전압 VREF를 출력할 수 있으며, 아날로그 입력 Vi의 영향을 제거할 수 있다.
반전 증폭회로(500)는 도 3의 반전 증폭회로(300)와 동일한 구성을 가진다. 다만, 반전 증폭부(510)는 도 3의 반전 증폭부(310)에 더하여 아날로그 스위치 SW3 및 SW4를 더 포함한다.
다만, 본 발명의 또 다른 실시 예에 따라 후단 회로에 기준전압 VREF를 출력할 필요가 없는 경우, 반전 증폭부(510)는 아날로그 스위치 SW4를 포함하지 않을 수 있다.
스위치 SW3은 연산 증폭기 U2와 임피던스 Z2를 통한 궤환 경로의 시작점(출력 Vo) 사이에 위치하며, 스위치 SW4는 궤환 경로의 시작점(출력 Vo)과 기준전압 VREF 사이에 연결된다. 스위치 SW3과 SW4는 서로 반대로 턴 온, 턴 오프 되도록 제어된다.
본딩 패드(201)로부터 아날로그 입력 Vi를 받을 때, 스위치 SW3는 턴 온되고, 스위치 SW4는 턴 오프된다. 본딩 패드(201)로부터 아날로그 입력 Vi를 받지 않 고자 할 때 스위치 SW3는 턴 오프, SW4는 턴 온 된다.
스위치 SW3이 턴 온, SW4가 턴 오프 될 때, 반전 증폭부(510)는 본래의 기능을 수행하며, c점에서의 전압 VC에 대한 아날로그 출력 Vo의 값은 다음의 수학식 6과 같다. 이때, 스위치 SW1은 턴 온, SW2는 턴 오프 된다.
Figure 112007000903979-pat00006
반대로, 스위치 SW3이 턴 오프, SW4가 턴 온 될 때에는 스위치 SW1은 턴 오프, SW2는 턴 온 된다.
이때 b점의 전압 Vb=0이고, 또한 완충기(330)의 연산 증폭기를 파워 다운시키면 c점에서의 전압 Vc=0이다. 따라서, 반전 증폭부(510)의 연산 증폭기 U2를 파워 다운시키면 반전 증폭회로(500)는 도 6과 같은 등가 회로가 된다.
도 6에서, 스위치 SW4의 턴 온 저항을 RSW4on이라 할 때 출력 Vo는 다음의 수학식 7과 같다.
Figure 112007000903979-pat00007
여기서, 임피던스 Z1 및 Z2의 크기 |Z1|과 |Z2|가 RSW4on을 무시할 만큼 크도록 스위치 SW4 소자의 크기를 조절하면 수학식 7은 다시 다음의 수학식 8과 같이 정리된다.
Figure 112007000903979-pat00008
아날로그 출력 Vo는 그 입력신호 Vi를 입력받지 않는 경우에도 후단 회로를 위한 직류 기준전압 VREF를 출력할 수 있다.
이하에서는 도 3 또는 도 5의 반전 증폭회로를 포함하는 다양한 아날로그 신호처리장치의 실시 예를 설명한다.
도 7은 본 발명의 반전 증폭회로를 포함하는 아날로그 신호처리장치의 블록도이다.
신호처리장치(700)는 오디오 신호처리장치의 프런트-엔드에 위치하여, 마이크로폰(Microphone) 또는 외부 라인(Line)을 통한 아날로그 오디오 신호 또는 아날로그 음성 신호를 증폭하여 소정의 디지털 신호 또는 아날로그 신호로 변환하여 출력할 수 있다. 신호처리장치(700)는 도 3의 반전 증폭회로(300)를 포함하여 아날로그 입력 신호를 왜곡 없이 증폭하여 출력할 수 있다. 이하에서는 설명의 편리를 위해, 아날로그 입력 신호 Vi는 마이크로폰 입력으로 한다.
도 7을 참조하면, 신호처리장치(700)는 반전 증폭회로(710), 아날로그-디지털 변환기(730), 디지털-아날로그 변환기(750) 및 합산기(770)를 포함한다. 여기 서, 아날로그-디지털 변환기(730) 및 합산기(770)는 직류 기준전압 VREF를 기초로 동작하는 회로에 해당한다.
반전 증폭회로(710)는 반전 증폭부(711), 완충기(713) 및 아날로그 스위치 SW1 및 SW2를 포함하며, 도 3의 반전 증폭부(310), 완충기(330) 및 아날로그 스위치 SW1 및 SW2에 대응되며 동일하게 설명될 수 있다.
다만, 반전 증폭부(711)는 오디오 또는 음성 신호처리의 목적을 위하여, 증폭과 함께 저역 통과 필터링(Low Pass Filtering)을 수행한다. 반전 증폭부(711)의 필터링 동작은 임피던스 Z1, Z2의 조합으로 구현할 수 있다. 반전 증폭부(711)의 구체적인 실시 예에 대하여는 아래에서 다시 설명한다.
외부 마이크로폰으로부터 주어지는 아날로그 입력 Vi는 본딩 패드(201)를 통해 연결된다.
반전 증폭회로(710)의 출력 Vo는 아날로그-디지털 변환기(730) 및 합산기(770)로 출력된다.
아날로그-디지털 변환기(730)는 반전 증폭부(711)의 출력 Vo를 입력받아 디지털 신호로 변환하여 디지털 Vout를 출력한다.
디지털-아날로그 변환기(750)는 디지털 입력 데이터 Vdig를 입력받아 아날로그 신호로 변환하여 합산기(770)로 출력한다. 합산기(770)는 반전 증폭부(711)의 출력 Vo와 디지털-아날로그 변환기(750)의 출력을 각각 입력받아 합산하여, 아날로그 Vout를 출력한다.
디지털 입력 데이터 Vdig는 씨디 플레이어(CDP : Compact Disc Player) 등의 출력과 같은 디지털 오디오 또는 음성 신호가 해당할 수 있다. 예를 들어, 합산기(770)는 씨디 플레이어의 출력 신호에 사용자의 마이크로폰 입력 신호를 믹싱(Mixing)하여 출력할 수 있는 것이다.
반전 증폭회로(710)가 아날로그 입력신호 Vi를 입력받지 않는 경우에도, 반전 증폭회로(710)의 출력 Vo는 기준전압 VREF를 출력하고 있으므로, 합산기(770)는 디지털-아날로그 변환기(750)의 출력만을 아날로그 출력 Vout로 출력할 수 있는 것이다.
이상 살핀 바와 같이, 도 3 또는 도 5의 반전 증폭회로를 포함하는 아날로그 신호처리 장치의 다른 실시 예는 아날로그-디지털 변환기(730), 디지털-아날로그 변환기(750) 및 합산기(770)를 모두 포함하지 아니하고, 아날로그-디지털 변환기(730)만을 포함하거나, 디지털-아날로그 변환기(750)와 합산기(770)만을 포함할 수 있다.
이하에서는 반전 증폭부에 대하여 보다 상세히 설명한다.
도 8은 도 5의 반전 증폭부의 일 예를 도시한 도면이고, 도 9는 입력신호 Vi가 없는 경우의 도 8의 반전 증폭부의 등가 회로도다. 이하 도 7 내지 도 9를 참조하여, 반전 증폭부의 동작을 설명한다.
도 8의 반전 증폭부(800)는 저역통과 필터링의 기능을 구현하기 위한 것으로, 도 5의 반전 증폭부(510) 및 도 7의 반전 증폭부(711)의 일 예가 된다. 도 7의 반전 증폭부(711)의 일 예가 되는 반전 증폭부(800)는 1차 저역통과 필터를 도시하고 있으나, 도 7의 반전 증폭부(711)는 2차 이상의 고차(High-Order) 저역 통과 필터 및 이득 증폭기로 구성될 수 있음은 당연하다.
도 8을 참조하면, 입력 대 출력의 관계는 다음의 수학식 9와 같은 1차 저역통과 필터가 된다.
Figure 112007000903979-pat00009
여기서, R1과 R2의 값을 조절하여 직류 이득이 R2/R1인 이득 증폭기로 동작하도록 할 수 있다.
반전 증폭부(800)에 포함된 스위치 SW3 및 SW4는 도 5의 그것과 같은 방법으로 동작한다. 따라서 입력 신호 Vi가 입력될 경우, 스위치 SW3은 턴 온 되고, SW4는 턴 오프된다. 이때 c 점의 전압 Vc에 대한 아날로그 출력 Vo는 수학식 9와 같다.
입력 신호 Vi를 입력받지 않고자 할 경우, 스위치 SW1 및 SW3은 턴 오프되고, 스위치 SW2 및 SW4는 턴 온 된다. 앞서 설명한 바와 같이 b 점의 전압 Vb는 0 V이고, 완충기(713)의 연산 증폭기 U4를 파워 다운시키면 c 점의 전압 Vc=0 이 된 다. 이때 반전 증폭부(800)의 연산 증폭기 U5를 파워 다운시키면 도 9와 같은 등가 회로가 된다.
따라서, 아날로그 출력 Vo와 기준전압 VREF의 관계는 수학식 7과 같은 다음의 수학식 10이 된다.
Figure 112007000903979-pat00010
여기서, R1 >> RSW4on, R2 >> RSW4on가 되도록 스위치 SW4의 소자 크기를 조절하면, 출력전압 Vo는 VREF와 거의 동일해지며, 후단 회로에 기준전압 VREF를 공급할 수 있다. 도 7에서, 합산기(770)는 입력신호 Vi가 없는 경우에도 반전 증폭회로(710)가 출력하는 기준 전압 VREF(= Vo)를 이용하여 동작할 수 있다.
따라서, 본딩 패드(201)에 계속적으로 인가되는 아날로그 입력 Vi가 아날로그 출력 Vo에 아무런 영향을 주지 않으므로, 출력 Vo에 불필요한 Vi입력에 대한 영향이 없어지게 된다.
반전 증폭부의 다른 실시 예로서, 도 3의 반전 증폭부(310)과 도 5의 반전 증폭부(510)는, 완충기(330)의 출력 Vc의 왜곡(연산 증폭기 U2의 입력의 왜곡)에 의한 출력 Vo의 왜곡을 방지하고, 연산 증폭기 U2에 삽입되는 전원 잡음에 의한 출 력 Vo의 왜곡을 방지하기 위한 구성을 더 포함할 수 있다.
여기서, 연산증폭기의 출력에 영향을 줄 수 있는 신호 Vc의 왜곡에는 낮은 전원 전압 또는 내부 바이어스(Bias) 전류의 증가에 기인하는 연산 증폭기 U2의 작은 유한 직류 이득(Finite Dc Gain, 또는 Finite Open Loop Gain)에 의해 발생할 수 있는 신호 Vc의 왜곡과 연산 증폭기 U2의 오프셋(Offset)으로 인한 입력신호의 왜곡 등이 있다. 이하에서는 도 5의 반전 증폭부(510)에 기초한 실시 예를 설명한다.
도 10은 도 5의 반전 증폭부의 다른 실시 예를 도시한 도면으로, 도 8의 반전 증폭부(800)를 그대로 포함하고 있다.
도 10을 참조하면, 반전 증폭부(1000)는 도 8의 반전 증폭부(800)에 더하여 연산 증폭기 U6을 더 포함하여 연산 증폭기 U5의 출력의 왜곡을 줄일 수 있다. 앞서 설명한 바와 같이 연산 증폭기 U5의 출력의 왜곡은, 연산 증폭기 U5로 입력되는 Vc의 왜곡에 기인한 것과 전원 잡음에 기인한 것이 있다.
연산 증폭기 U5의 (+) 단자에는 기준 전압 VREF 대신에 연산 증폭기 U6의 출력을 연결시키고, 연산 증폭기 U6의 (+) 단자는 연산 증폭기 U5의 (-) 단자에 연결하고, 연산 증폭기 U6의 (-) 단자는 기준전압 VREF를 연결한다.
커패시터 C2는 주파수 보상용으로, 연산 증폭기 U6의 출력과 접지 사이에 연결되며, 연산 증폭기 U6가 동작 주파수 대역에서 안정되었다면 포함하지 않을 수 있다.
아날로그 스위치 SW3이 턴 온, SW4가 턴 오프 될 때, 반전 증폭부(1000)는 도 8과 같이 저역 통과 및 이득 증폭기로 동작하고, c점의 전압 VC에 대한 아날로그 출력 Vo의 값은 수학식 9와 동일하다.
아날로그 스위치 SW3가 턴 오프, SW4가 턴 온 될 때, 스위치 SW1은 턴 오프, SW2는 턴 온되어 b점의 전압 Vb=0이 되고, 완충기(713)의 연산 증폭기 U4를 파워 다운시키면 c점에서의 전압 Vc=0이 된다. 이때, 도 10의 연산 증폭기 U5와 연산 증폭기 U6을 파워 다운시키면, 도 10의 반전 증폭부(1000)는 도 9의 등가 회로와 같이 동작한다. 따라서 아날로그 출력 Vo에 대한 입력 VREF와의 관계는 SW4의 턴온 저항을 RSW4on이라 할 때 수학식 10과 같고, Vo ≒ VREF가 된다.
이하에서는 연산 증폭기 U6의 동작을 설명한다. 설명의 편리를 위해, 저항 R1은 임피던스 Z1으로 대신하고, 저항 R2와 커패시터 C1의 병렬은 임피던스 Z2로 대신하며, 연산 증폭기 U5의 입력 왜곡 성분 Vd와 전원 잡음 Vn을 함께 고려하여 설명한다. 또한, 기준전압 VREF는 0 V(또는 접지된 상태)라 한다.
도 11은 도 10의 반전 증폭부의 설명을 위해 제공되는 도면이다. 도 11을 참조하면, 입력 왜곡 성분 Vd와 전원 잡음 Vn이 도시되어 있다.
도 11을 기초로, 아날로그 입력 신호 Vc에 대한 출력 신호 Vo의 특성은 다음의 수학식 11과 같다.
Figure 112007000903979-pat00011
여기서, A는 연산 증폭기 U5의 유한 직류 이득(Finite DC Gain, 또는 Finite Open Loop Gain)이고, A1은 연산 증폭기 U6의 유한 직류 이득이다. 그리고, 이득 A 및 A1이 상당히 크다고 하면(예를 들면, A >> Z2/Z1, A1 >> Z2/Z1 및 A >> 1, A1 >> 1), 다음의 수학식 12와 같이 정리된다.
Figure 112007000903979-pat00012
수학식 12에서도 두 번째 및 세 번째 항은 상당히 큰 A1에 의해 다시 다음의 수학식 13과 같이 정리될 수 있다.
Figure 112007000903979-pat00013
수학식 13을 참조하면, 도 10의 반전 증폭부(1000)의 출력은 도 8의 반전 증폭부(800) 또는 이상적인 반전 증폭기의 출력과 비슷하다. 따라서, 반전 증폭부(1000)는 입력되는 아날로그 신호 Vc를 반전시킨 출력신호 Vo를 거의 왜곡 없이 출력하며, 입력 왜곡 Vd 및 전원 잡음 Vn의 영향을 거의 제거할 수 있다.
본 발명은 방법, 디바이스 및 시스템으로 구현될 수 있다. 또한 본 발명이 컴퓨터 소프트웨어로 구현될 때는, 본 발명의 구성요소는 필요한 동작의 수행에 필요한 코드 세그먼트(code segment)로 대치될 수 있다. 프로그램이나 코드 세그먼트는 마이크로프로세서에 의해 처리될 수 있는 매체에 저장될 수 있으며, 전송매체나 통신 네트워크를 통하여 반송파(carrier waves)와 결합된 컴퓨터 데이터로서 전송될 수 있다.
마이크로프로세서에 의해 처리될 수 있는 매체는 전자회로, 반도체 메모리 소자, 롬(ROM), 플래시(Flash) 메모리, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플로피 디스크(Floppy Disk), 광학적 디스크, 하드(Hard) 디스크, 광섬유, 무선 네트워크 등과 같이 정보를 전달하고 저장할 수 있는 것을 포함한다. 또한, 컴퓨터 데이터는 전기적 네트워크 채널, 광섬유, 전자기장, 무선 네트워크 등을 통해 전송될 수 있는 데이터를 포함한다.
또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안 될 것이다.
이상에서 상세히 설명한 바와 같이 본 발명에 따른 반전 증폭회로는 써브마이크론(Submicron) 씨모스(CMOS: Complementary Metal-Oxide Semiconductor) 공정에 의한 신호 입력용 본딩 패드(Bonding Pad)의 누설 전류로 인한 전원 잡음 왜곡을 제거할 수 있다.
또한, 반전 증폭회로는 공급되는 아날로그 입력을 받지 않고자 하는 경우, 아날로그 입력신호에 대한 증폭기의 출력이 왜곡되는 것을 줄일 수 있으며, 후단에 위치하는 회로의 동작을 위한 기준 전압을 공급할 수 있다.
나아가, 본 발명의 저 왜곡 반전증폭회로는 반전 증폭을 위한 연산 증폭기에 포함될 수 있는 입력 신호의 왜곡에 따른 출력의 왜곡 및 전원 잡음에 의한 출력의 왜곡을 줄일 수 있다.
본 발명의 반전 증폭회로를 사용하는 아날로그 신호처리장치는 오디오 신호 처리장치 등에 사용되어, 증폭된 아날로그 출력을 아날로그-디지털 변환기 입력으로 하거나, 증폭된 아날로그 출력을 디지털-아날로그 변환기의 출력과 합으로 아날로그 신호를 출력으로 할 때 왜곡을 감소시킬 수 있다.

Claims (8)

  1. 아날로그 입력 신호(Vi)를 입력받아 버퍼링하여 출력하는 완충기;
    상기 완충기의 출력을 입력받아 반전 궤환 방식에 따라 증폭하여 최종 출력(Vo)를 출력하는 반전 증폭부;
    상기 입력신호(Vi)와 상기 완충기의 입력단자 사이에 연결되어 상기 입력신호(Vi)의 입력을 단속하는 스위치 SW1; 및
    상기 스위치 SW1이 연결된 상기 완충기의 입력단자와 접지 사이에 연결되며, 상기 스위치 SW1의 턴 온(Turn on) 또는 턴 오프(off) 동작과 반대로 동작하는 스위치 SW2를 포함하는 것을 특징으로 하는 저 왜곡 반전증폭회로.
  2. 제1항에 있어서,
    상기 입력신호(Vi)는 서브마이크론(Submicron) 씨모스(CMOS) 공정에 의한 본딩 패드(Bonding Pad)를 통해 상기 스위치 SW1에 연결되고,
    상기 스위치 SW1 및 SW2는 다음의 수학식
    RPAD1 ≒ RPAD2 << RSW1off 및
    RPAD1>>RSW2off
    (여기서, 저항 RPAD1 및 RPAD2는 상기 본딩 패드를 통한 누설 전류의 영향을 나 타내기 위한 저항으로서, 저항 RPAD1은 전원과 상기 본딩 패드 사이에 형성된 저항 성분, 저항 RPAD2는 상기 본딩 패드와 접지 사이에 형성된 저항 성분, RSW1off는 스위치 SW1의 턴 오프(Turn off) 저항 성분, RSW2off는 스위치 SW2의 턴 오프 저항 성분)
    가 성립하도록 형성되는 것을 특징으로 하는 저 왜곡 반전증폭회로.
  3. 제 1항에 있어서,
    상기 반전 증폭부는,
    (+) 단자로 입력되는 소정 기준전압(VREF)과 (-) 단자로 입력되는 신호의 차이를 증폭하여 상기 최종 출력(Vo)를 출력하는 연산 증폭기;
    상기 완충기의 출력과 상기 연산 증폭기의 (-) 단자 사이에 연결되는 임피던스 Z1;
    상기 최종 출력(Vo)을 상기 연산 증폭기의 (-) 단자로 궤환하는 경로 상에 형성된 임피던스 Z2; 및
    상기 연산 증폭기의 출력단과 상기 궤환 경로의 시작 사이에 연결되어, 상기 입력 신호(Vi)를 수신하지 않는 경우에 턴 오프 되어 상기 연산 증폭기의 출력을 단속하는 스위치 SW3를 포함하는 것을 특징으로 하는 저 왜곡 반전증폭회로.
  4. 제 3항에 있어서,
    상기 반전 증폭부는,
    상기 궤환 경로의 시작과 상기 기준전압(VREF) 사이에 연결되며, 상기 스위치 SW3의 턴 온 또는 턴 오프 동작과 반대로 동작하는 스위치 SW4를 더 포함하는 것을 특징으로 하는 저 왜곡 반전증폭회로.
  5. 제 4항에 있어서
    상기 스위치 SW4는, 다음의 수학식
    RSW4on << |Z1|, RSW4on << |Z2|
    (여기서, 저항 RSW4on 은 스위치 SW4의 턴 온 저항, |Z1|, |Z2|는 임피던스 Z1, Z2의 크기)
    가 성립하도록 형성되는 것을 특징으로 하는 저 왜곡 반전증폭회로.
  6. 반전 증폭된 신호 Vo를 출력하는 반전 증폭회로를 프런트-엔드(Front-End) 측에 형성하여, 입력되는 아날로그 입력신호(Vi)를 처리하는 아날로그 신호처리장치에 있어서,
    상기 반전 증폭회로는,
    상기 입력신호(Vi)를 입력받아 버퍼링하여 출력하는 완충기;
    상기 완충기의 출력을 입력받아 반전 궤환 방식에 따라 증폭한 상기 신호(Vo)를 출력하는 반전 증폭부;
    상기 입력신호(Vi)와 상기 완충기의 입력단자 사이에 연결되어 상기 입력신호(Vi)의 입력을 단속하는 스위치 SW1; 및
    상기 스위치 SW1이 연결된 상기 완충기의 입력단자와 접지 사이에 연결되며, 상기 스위치 SW1의 턴 온(Turn on) 또는 턴 오프(off) 동작과 반대로 동작하는 스위치 SW2를 포함하는 것을 특징으로 하는 아날로그 신호처리장치.
  7. 제 6항에 있어서,
    상기 반전 증폭회로의 출력 신호(Vo)를 입력받아 디지털 신호로 변환하는 아날로그-디지털 변환기;
    소정의 디지털 신호를 입력받아 아날로그 신호로 변환하여 출력하는 디지털-아날로그 변환기; 및
    상기 반전 증폭회로의 출력 신호(Vo) 및 상기 디지털-아날로그 변환기에서 출력되는 아날로그 신호를 더한 아날로그 신호를 출력하는 합산기를 포함하는 것을 특징으로 하는 아날로그 신호처리장치.
  8. 제 6항 또는 제 7항에 있어서,
    상기 입력신호(Vi)는 마이크로폰(Microphone)으로부터 입력되는 아날로그 신호 또는 외부 라인(Line)으로부터 입력되는 아날로그 신호인 것을 특징으로 하는 아날로그 신호처리장치.
KR1020070000958A 2007-01-04 2007-01-04 저 왜곡 반전증폭회로 및 그 반전증폭회로를 이용한아날로그 신호처리장치 KR100834038B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070000958A KR100834038B1 (ko) 2007-01-04 2007-01-04 저 왜곡 반전증폭회로 및 그 반전증폭회로를 이용한아날로그 신호처리장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070000958A KR100834038B1 (ko) 2007-01-04 2007-01-04 저 왜곡 반전증폭회로 및 그 반전증폭회로를 이용한아날로그 신호처리장치

Publications (1)

Publication Number Publication Date
KR100834038B1 true KR100834038B1 (ko) 2008-05-30

Family

ID=39665768

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070000958A KR100834038B1 (ko) 2007-01-04 2007-01-04 저 왜곡 반전증폭회로 및 그 반전증폭회로를 이용한아날로그 신호처리장치

Country Status (1)

Country Link
KR (1) KR100834038B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0555490A (ja) * 1991-08-23 1993-03-05 Mitsubishi Electric Corp バツフア回路
JPH05335885A (ja) * 1992-03-31 1993-12-17 Victor Co Of Japan Ltd インピーダンス可変回路及び低域増幅回路
JPH06125228A (ja) * 1992-10-09 1994-05-06 New Japan Radio Co Ltd オフセット電圧補正回路
JPH098570A (ja) * 1995-06-15 1997-01-10 New Japan Radio Co Ltd Ｃｍｏｓ演算増幅器
KR20020013260A (ko) * 2000-08-14 2002-02-20 송재인 구형파의 직류 변환용 필터

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0555490A (ja) * 1991-08-23 1993-03-05 Mitsubishi Electric Corp バツフア回路
JPH05335885A (ja) * 1992-03-31 1993-12-17 Victor Co Of Japan Ltd インピーダンス可変回路及び低域増幅回路
JPH06125228A (ja) * 1992-10-09 1994-05-06 New Japan Radio Co Ltd オフセット電圧補正回路
JPH098570A (ja) * 1995-06-15 1997-01-10 New Japan Radio Co Ltd Ｃｍｏｓ演算増幅器
KR20020013260A (ko) * 2000-08-14 2002-02-20 송재인 구형파의 직류 변환용 필터

Similar Documents

Publication Publication Date Title
CN110417414B (zh) 可切换次级回放路径
US20050200405A1 (en) Audio signal amplification method and apparatus
CN110612665B (zh) 具有可配置的最终输出级的放大器的校准
JP2004502391A (ja) 集積化バイアスを有するマイクロホン用ａ／ｄ変換器
US20090195302A1 (en) Reference buffer
US7345608B2 (en) Delta-Sigma DAC
US20180351523A1 (en) Analogue signal paths
EP1283601A2 (en) Transceiver front-end
US10404248B2 (en) Calibration of a dual-path pulse width modulation system
JP2002534884A (ja) 演算増幅器のためのノイズ低減機構
CN110692195A (zh) 控制信号路径的噪声传递函数以减少电荷泵噪声
GB2612454A (en) Switching in an audio system with multiple playback paths
CN110582940B (zh) 全差分电流数模转换器
US8791752B2 (en) Two-stage class AB operational amplifier
EP1359664A1 (en) Electret microphone buffer circuit with significantly enhanced power supply rejection
KR100834038B1 (ko) 저 왜곡 반전증폭회로 및 그 반전증폭회로를 이용한아날로그 신호처리장치
KR20090058393A (ko) 고입력 임피던스 전처리 증폭기를 갖는 디지털 마이크로폰
US20200328758A1 (en) Sensor arrangement
US20070139238A1 (en) Input signal dependent signal conditioning
CN110603731A (zh) 具有可配置最终输出级的放大器中的切换
EP1369990A1 (en) Canceling feedback resistor loading effect in a shunt-shunt feedback circuit
JP2006229891A (ja) 信号増幅回路およびそれを用いた電子機器
KR100975777B1 (ko) 오디오 중첩
US8063665B1 (en) Programmable buffer circuit
JP2002345064A (ja) 音声出力アンプ

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130524

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140526

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150515

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160518

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170518

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180515

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190517

Year of fee payment: 12