KR20090093840A

KR20090093840A - 고체 촬상 장치 및 카메라 장치

Info

Publication number: KR20090093840A
Application number: KR1020090015779A
Authority: KR
Inventors: 히로미 나까노; 야스아끼 히사마쯔
Original assignee: 소니 가부시끼 가이샤
Priority date: 2008-02-29
Filing date: 2009-02-25
Publication date: 2009-09-02
Also published as: TWI371966B; US8059179B2; JP4442695B2; JP2009212621A; CN101521756A; TW200939759A; CN101521756B; US20090219428A1

Abstract

고체 촬상 장치가 개시된다. 화소 어레이부는 단위 화소를 구비하며, 상기 단위 화소는 행렬로 2차원 배열되고, 열 신호선은 상기 단위 화소의 형상의 열마다 배열된다. 행 주사부는 상기 화소 어레이부의 단위 화소 행렬의 행을 선택적으로 제어한다. 아날로그 디지털 변환부는 상기 행 주사부에 의해 선택된 상기 단위 화소 행렬의 행의 단위 화소로부터 대응하는 열 신호선을 통해 출력되는 아날로그 신호를 디지털 신호로 변환한다. 변환 클럭 공급는 상기 아날로그 디지털 변환부에 공급되는 제1 클럭 주기를 갖는 변환 클럭 또는 제2 클럭 주기를 갖는 변환 클럭을 선택적으로 생성하고, 상기 생성된 변환 클럭을 상기 아날로그 디지털 변환부에 공급한다. 가산부는 상기 아날로그 디지털 변환부에서, 상기 제1 클럭 주기를 갖는 변환 클럭과 상기 제2 클럭 주기를 갖는 변환 클럭에 의해 각각 변환된 단위 화소 디지털 신호들을 가산하고, 가산된 화소 신호를 출력한다.

Description

고체 촬상 장치 및 카메라 장치{SOLID STATE IMAGE CAPTURING APPARATUS AND CAMERA APPARATUS}

관련 출원의 상호 참조

본 발명은 2008년 2월 29일에 일본특허청에 제출된 일본특허출원 JP 2008-051365와 관련된 기술 내용을 포함한다.

본 발명은, 고체 촬상 장치 및 이를 구비한 카메라 장치에 관한 것으로, 특히 단위 화소로부터 열 신호선을 통해서 출력되는 아날로그 신호를 디지털 신호로 변환해서 읽어내는 구성의 고체 촬상 장치 및 카메라 장치에 관한 것이다.

최근, 열 병렬(column-parallel) 아날로그 디지털 변환기(Analog-Digital Converter: ADC) 탑재의 CMOS 화상 센서가 보고되어 있다. 이 CMOS 화상 센서에서, ADC는 단위 화소의 행렬의 열마다 대응하여 배치된다.

도 1은, 종래예에 따른 열 병렬 ADC 탑재 CMOS 화상 센서(10)의 구성을 도시하는 블록도이다. 도 1에서, 단위 화소(101)는 포토다이오드 및 화소 내 앰프(in-pixel amplifier)를 갖는다. 상기 화소(101)는 행렬 형상으로 2차원 배치되며, 화소 어레이부(102)를 구성한다. 이 화소 어레이부(102)의 행렬 형상의 화소 배치에 대하여, 행마다 행 제어선(103)(103-1, 103-2,…)이 배선되고, 열마다 열 신호선(104)(104-1, 104-2,…)이 배선되어 있다. 화소 어레이부(102)의 행 어드레스나 행 주사의 제어는, 행 주사 회로(105)에 의해 행 제어선(103-1, 103-2, …)을 통해서 행해진다.

열 신호선(104-1, 104-2, …) 각각의 일단측에는, 이들 열 신호선(104-1, 104-2, …)마다 ADC(106)가 배치되어 컬럼 처리부(열 병렬 ADC 블록)(107)를 구성하고 있다. 또한, ADC(106)에 대하여, 램프(RAMP) 파형의 참조 전압 Vref를 생성하는 디지털 아날로그 변환기(이하, 이 변환기는 DAC라고 약기함)(108)를 구비한다. 또한, ADC(106) 각각에 대하여 카운터(109)가 배치되어 있다. 카운터(109)는 소정 주기의 클럭 CK에 동기해서 카운트 동작을 행하고, 후술하는 비교기(110)가 비교 동작을 행하는 시간을 계측한다.

ADC(106)는, 행렬 형상의 선택된 행의 단위 화소(101)로부터 열 신호선(104-1, 104-2, …)을 경유해서 얻어지는 아날로그 신호를, DAC(108)로 생성되는 램프 파형 참조 전압 Vref와 비교하는 비교기(110)를 구비한다. 또한 ADC(106)는, 비교기(110)의 비교 출력에 기초해서 카운터(109)의 카운트값을 유지하는 메모리(111)를 구비하여, 단위 화소(101)로부터 공급되는 아날로그 신호를 N비트의 디지털 신호로 변환하는 기능을 제공한다.

컬럼 처리부(107)의 ADC(106)의 열 어드레스나 열 주사는 열 주사 회로(112)에 의해 행해진다. 즉, ADC(106) 각각에서 AD 변환된 N비트의 디지털 신호는, 열 주사 회로(112)에 의해 열 방향으로 주사되고, 2N비트 폭의 수평 출력선(113)에 의해 읽어내어지며, 수평 출력선(113)에 의해 신호 처리 회로(114)로 송신된다. 신호 처리 회로(114)는, 2N비트 폭의 수평 출력선(113)에 대응한 2N개의 센스 회로, 2N개의 감산 회로 및 2N개의 출력 회로 등에 의해 구성된다.

타이밍 제어 회로(115)는, 마스터 클럭 MCK에 기초하여 행 주사 회로(105), ADC(106), DAC(108), 카운터(109) 및 열 주사 회로(112) 등의 각 동작에 필요한 클럭 신호나 타이밍 신호를 생성한다. 생성된 클럭 신호나 타이밍 신호는 해당하는 회로 부분에 공급된다.

다음으로, 도 1에 도시한 CMOS 화상 센서(10)의 동작의 개요를, 도 2a 및 도 2b의 타이밍차트를 이용하여 설명한다.

도 2a는 수직 동기 신호(H 동기)를 나타낸다. 도 2b는 DAC(108) 및 카운터(109)에 공급하는 클럭을 나타낸다. 도 2c는 DAC(108)로부터 출력되는 램프 파형 참조 전압 Vref를 나타낸다.

램프 파형의 전압은 클럭이 발생함에 따라 변한다. 램프 파형의 전압과 단위 화소의 출력이 비교된다. 그 비교로 얻은 단위 화소의 전압에 대응하는 카운트값이 메모리(111)에 기억된다. 그 메모리(111)에 기억된 카운트값은 단위 화소의 디지털값으로 되어, 출력된다.

도 3a 내지 도 3f는 CMOS 화상 센서(10)의 보다 상세한 동작예를 나타낸 타이밍차트이다.

도 3a 내지 도 3f를 참조하면, 열 신호선(104-1, 104-2, …) 대해 선택된 행의 단위 화소(101)로부터의 1회째의 읽어내기 동작이 확립된 후, 도 3a에 나타내는 램프 파형 참조 전압 Vref가 DAC(108)로부터 비교기(110)에 공급된다. 따라서, 비교기(110)에서 열 신호선(104-1, 104-2, …)의 신호 전압 Vx와 참조 전압 Vref의 비교 동작이 행해진다. 이 비교 동작에서, 참조 전압 Vref와 신호 전압 Vx가 동등하게 되었을 때에, 비교기(110)의 출력의 극성이 반전한다. 이 비교기(110) 출력이 반전된 경우, 메모리(111)는 비교기(110)의 비교 시간에 대응하는 카운터(109)의 카운트값 N1이 유지한다. 도 3c는 카운트값을 생성시키는 클럭이다. 도 3d는 그 카운트값 N의 변화를 나타낸다.

1회째의 읽어내기 동작에서는, 도 3e에 나타내는 바와 같이, 각 단위 화소(101)의 리세트 성분 ΔV가 읽혀진다. 이 리세트 성분 ΔV에는, 단위 화소(101) 간에 변동되는 고정 패턴 노이즈가 오프셋으로서 포함되어 있다. 그러나, 이 리세트 성분 ΔV의 변동은 일반적으로 작고, 또한 리세트 레벨은 전체 화소 공통이다. 따라서, 1회째의 읽어내기 동작에서, 열 신호선(104) 각각의 신호 전압 Vx는 거의 알려져 있다. 결과적으로, 리세트 성분 ΔV이 1회째의 읽어내기 동작에서 읽혀지는 경우에는, 램프 파형 참조 전압 Vref를 조정함으로써, 비교기(110)에서의 비교 시간을 상대적으로 짧게 하는 것이 가능하다.

2회째의 읽어내기 동작에서는, 리세트 성분 ΔV에 부가하여, 단위 화소(101) 각각의 입사광의 양에 따른 신호 성분이 1회째의 읽어내기와 마찬가지의 동작에 의해 읽혀진다. 즉, 열 신호선(104-1, 104-2, …)에 대해 선택된 행의 단위 화소(101)로부터의 2회째의 읽어내기 동작이 확립된 후, 램프 파형 참조 전압 Vref가 DAC(108)로부터 비교기(110)에 공급된다. 따라서, 비교기(110)에서는 열 신호선(104-1, 104-2, …)의 신호 전압 Vx와 참조 전압 Vref을 비교한다.

참조 전압 Vref가 비교기(110)에 공급되는 경우, 카운터(109)에서 2회째의 카운트 동작이 이루어진다. 2회째의 비교 동작에서, 참조 전압 Vref와 신호 전압 Vx가 동등하게 되었을 때에, 비교기(110)의 출력의 극성이 반전한다. 이 극성의 출력이 반전되는 경우, 도 3f에 나타내는 바와 같이, 메모리(111)에는 비교기(110)의 비교 시간에 대응하는 카운터(109)의 카운트값 N2가 유지된다. 이 때, 1회째의 카운트값 N1과 2회째의 카운트값 N2는, 메모리(111) 내의 서로 다른 장소에 유지된다.

전술한 일련의 AD 변환 동작의 종료 후, 열 주사 회로(112)가 각 열을 주사한다. 그 결과, 메모리(111)에 유지된 1회째와 2회째의 N비트의 디지털 신호가 2N개의 수평 출력선(113)을 거쳐서 신호 처리 회로(114)에 공급된다. 신호 처리 회로(114)의 감산 회로(도시 생략)에서는 (2회째의 동작 신호)-(1회째의 동작 신호)의 감산 처리를 행한다. 그 후, 결과 신호가 CMOS 화상 센서(10)의 외부로 출력된다. 그런 다음, 각 행에 대해 동일한 동작이 반복되어, 2차원 화상이 생성된다.

이하 특허문헌1로 지칭될 일본 특허 공개 제2005-278135호 공보에는, 도 1에 도시한 구성의 고체 촬상 장치의 예에 대한 기재가 있다.

그런데, 고속 촬상을 위해서, 화소 정보를 씨닝(thining)하여 읽어냄으로써 프레임 레이트를 향상시키는 방법이 채용될 수 있다. 이 방법을 채용함으로써, 예를 들면, 1프레임으로 전체 화소의 신호를 읽어내는 전체 화소 읽어내기 방식에서, 프레임 레이트는 30프레임/초로부터 60프레임/초로 향상될 수 있다. 즉, 출력된 화소 정보가, 모든 다른 행이 씨닝되는 동안 읽혀져서, 읽혀지는 행의 수가 1/2이 되고, 프레임 레이트는 2배로 될 수 있다.

화소의 씨닝을 행할 경우에는, 예를 들면 수직 방향으로 화소를 씨닝하는 기술과, 수직 방향으로 화소를 가산하는 기술을 병용하여, 수직 방향의 해상도를 떨어뜨리도록 하고 있다.

구체적으로는, 예를 들면 도 4에 도시하는 바와 같이, CMOS 화상 센서(10)의 단위 화소(101)의 수직 방향의 배열로서, 수직열에서는, 적색 필터가 배치된 화소 R과, 녹색 필터가 배치된 화소 G가, 교대로 배열되어 있는 것으로 한다. 이 배열은 색 필터의 원색 베이어(primary color Bayer) 배열의 예이다. 여기에서, 수직 방향의 화소수를 원래 수의 1/2로 씨닝하는 것으로 가정하면, 인접하는 2개의 화소 R의 신호끼리를 단순 가산하여, 가산 화소 신호 Rx를 생성시킨다. 마찬가지로, 인접하는 2개의 화소 G의 신호끼리를 단순 가산하고, 가산 화소 신호 Gx를 생성시킨다. 가산 화소 신호 Rx 또는 가산 화소 신호 Gx의 공간적인 무게 중심 위치는, 가산한 2개의 화소 R 또는 2개의 화소 G의 중간의 위치로 된다. 단, 적색의 화소 R과 녹색의 화소 G는, 교대로 배열되기 때문에, 가산 화소 신호 Rx와 가산 화소 신호 Gx의 공간적인 무게 중심 위치의 배열 상태는, 도 4에 도시한 바와 같이, 불균일한 배열로 된다.

즉 도 4의 우측에 도시된 가산 화소 신호 Rx와 가산 화소 신호 Gx의 공간적인 무게 중심 위치의 배열 상태를 위에서 보면, 1회째의 신호 Rx와 Gx의 간격은 짧고, 1회째의 신호 Gx와 2회째의 신호 Rx의 간격은 길다. 이하 마찬가지로 간격은 짧게, 길게, 짧게, 길게 등으로 반복된다.

이러한 수직 방향의 2화소의 단순 가산을 행하면, 가산후의 화상 신호에 위색이 발생하는 문제가 있다. 위색(false colors)이 발생하는 예에 대해서는, 후술하는 실시예에서 설명한다. 간단히 설명하면, 복수의 화소 신호가 가산되는 경우, 본래의 색과 서로 다른 위색이, 색의 변화가 큰 화소 신호에서 발생한다고 말할 수 있다.

이러한 위색이 발생하면, 화상 센서의 출력으로서 얻어지는 화상 신호는 그 화질의 열화를 초래한다.

본 발명은 이러한 점을 감안하여 이루어진 것으로, 화소 신호의 가산되는 경우에 발생하는 위색의 문제를 해결하는 것을 목적으로 한다.

본 발명의 일 실시예에 따르면, 화소 어레이부와, 행 주사부와, 아날로그 디지털 변환부와, 변환 클럭 공급부와, 가산부를 포함하는 고체 촬상 장치가 제공된다. 화소 어레이부는, 광전변환 소자를 포함하는 단위 화소가 행렬 형상으로 2차원 배치됨과 함께, 해당 단위 화소의 행렬 형상 배치에 대하여 열마다 열 신호선이 배선되어 이루어진다. 행 주사부는, 화소 어레이부의 각 단위 화소의 행렬의 행을 선택적으로 제어한다. 아날로그 디지털 변환부는, 행 주사부에 의해 선택 제어된 행렬의 행의 단위 화소로부터 열 신호선을 통해서 출력되는 아날로그 신호를 디지털 신호로 변환한다. 변환 클럭 공급부는, 아날로그 디지털 변환부에 공급되는 제1 클럭 주기를 갖는 변환 클럭 또는 제2 클럭 주기를 갖는 변환 클럭을 선택적으로 생성하고, 생성된 변환 클럭을 아날로그 디지털 변환부에 공급한다. 가산부는, 제1 클럭 주기 및 제2 클럭 주기를 각각 갖는 변환 클럭에 의해 아날로그 디지털 변환부에서 변환된 단위 화소 디지털 신호들을 가산하여, 가산 화소 신호를 출력한다.

본 발명의 일 실시예에 따르면, 고체 촬상 장치와 화상 신호 처리부를 구비한 카메라 장치가 제공된다. 화상 신호 처리부는 부가부로부터 소정의 포맷을 갖는 화상 신호로 출력된 디지털 신호를 처리한다.

본 발명의 실시예에 따르면, 아날로그 디지털 변환부에서 단위 화소의 신호를 디지털 변환할 때에, 제1 클럭 주기의 클럭으로 아날로그 디지털 변환부를 구동시켜서 변환한 화소 신호와, 제1 클럭 주기와는 서로 다른 제2 클럭 주기의 클럭으로 아날로그 디지털 변환부를 구동시켜서 변환한 화소 신호가, 절환 순서에 따라서 교대로 얻어지게 된다. 여기에서, 클럭 주기를 절환하는 경우에는, 변환된 디지털 신호는 가중값 부여가 서로 다르게 된다. 따라서, 가산부에서, 제1 클럭 주기에서 디지털 변환된 신호와, 제2 클럭 주기에서 디지털 변환된 신호를 가산함으로써, 디지털 변환시의 가중값 부여가 서로 다른 복수의 화소 신호를 가산하게 된다. 그 결과, 가산된 신호의 무게 중심 위치를, 단순 가산에 의한 무게 중심 위치로부터 어긋나게 하는 것이 가능하게 된다.

본 발명의 실시예에 따르면, 가산부에서 제1 클럭 주기를 갖는 클럭에 따라 디지털 변환된 신호와, 제2 클럭 주기를 갖는 클럭에 따라 디지털 변환된 신호를 가산하는 경우, 복수의 화소 신호를 상이하게 가중 및 가산한다. 그 결과, 가산된 신호의 무게 중심 위치가 단순히 가산된 신호의 무게 중심 위치로부터 어긋나게 될 수 있다. 따라서, 단위 화소는 위색이 방지되도록 배열될 수 있다. 그 결과, 읽혀지는 화소의 수가 씨닝되어 프레임 레이트가 향상되는 경우, 본 발명의 실시예는 화질을 향상시키는데 공헌한다.

도 1은 종래의 고체 촬상 장치의 일예를 도시하는 구성도.

도 2a 내지 도 2c는 도 1의 고체 촬상 장치의 신호 출력 동작예를 나타내는 타이밍차트.

도 3a 내지 도 3f는 도 1의 고체 촬상 장치의 신호 출력 동작의 보다 자세한 예를 나타내는 타이밍차트.

도 4는 종래의 화소 가산의 예를 나타내는 설명도.

도 5는 본 발명의 제1 실시예에 따른 고체 촬상 장치의 예를 도시하는 구성도.

도 6은 본 발명의 제1 실시예에 따른 고체 촬상 장치의 화소 배열예를 나타내는 설명도.

도 7a 내지 도 7e는 본 발명의 제1 실시예에 따른 고체 촬상 장치의 신호 출력 동작예를 나타내는 타이밍 차트.

도 8은 본 발명의 제1 실시예에 따른 화소 가산예를 나타내는 설명도.

도 9는 본 발명의 제1 실시예에 따른 카메라 장치의 예를 도시하는 구성도.

도 10은 본 발명의 제1 실시예에 따른 카메라 장치의 모드에 의한 처리예를 나타내는 플로우차트.

도 11은 본 발명의 제2 실시예에 따른 고체 촬상 장치의 예를 도시하는 구성도.

<도면의 주요 부분에 대한 부호의 설명>

10, 100: COMS 화상 센서

101: 단위 화소

101Ra, 101Ga: 가산 화소 신호

102: 화소 어레이부

103-1∼103-n: 행 제어선

104-1∼104-m: 열 신호선

105: 행 주사 회로

106: ADC(아날로그 디지털 변환부)

107: 컬럼 처리부

108: DAC(디지털 아날로그 변환부)

110: 비교기

111: 메모리

112: 열 주사 회로

113: 수평 출력선

114: 신호 처리부

115: 타이밍 제어 회로

116: 주파수 분주기

117: 출력부

120: DAC

121: 카운터

201: 광학계

202: 정지 화상 신호 처리부

203: 동화상 신호 처리부

204: 기억부

205: 제어부

이하, 본 발명의 제1 실시예를, 도 5∼도 10을 참조하여 설명한다. 이 도 5∼도 10에서, 종래예로서 설명한 도 1∼도 4과 동일한 구성의 부분에 대해서는 동일한 부호를 붙인다.

도 5는 본 실시예의 고체 촬상 장치의 구성예를 도시한 도면이다.

본 실시예의 예의 고체 촬상 장치는, 종래예로서 도 1에 도시한 고체 촬상 장치와 마찬가지로, 단위 화소의 행렬 형상의 열에 대응하여 아날로그 디지털 변환부(ADC)를 갖는 열 병렬 ADC 탑재 CMOS 화상 센서이다.

본 실시예의 열 병렬 ADC 탑재 CMOS 화상 센서(100)는, 각각이 화소를 구성하는 단위 화소(101)를 구비한다. 단위 화소(101) 각각은, 포토다이오드 및 화소 내 앰프를 갖는다. 행렬 형상으로 2차원 배치됨으로써 화소 어레이부(102)를 구성하고 있다. 이 화소 어레이부(102)의 행렬 형상의 화소 배치에 대하여, 행렬의 개별 행에 대응하는 행 제어선(103)(103-1, 103-2,…)과, 행렬의 개별 열에 대응하는 열마다 열 신호선(104)(104-1, 104-2,…)이 제공된다. 화소 어레이부(102)의 행 어드레스 및 행 주사는, 행 주사 회로(105)에 의해 행 제어선(103-1, 103-2, …)을 통해서 제어된다.

열 신호선(104-1, 104-2, …)의 일단측에는, 이들 열 신호선(104-1, 104-2, …)마다 ADC(120)가 배치되어 컬럼 처리부(열 병렬 ADC 블록)(107)를 구성하고 있다. 또한, ADC(120) 각각에 대하여, 램프(RAMP) 파형의 참조 전압 Vref를 생성하는 디지털 아날로그 변환기(이하, DAC라고 약기함)(108)를 구비한다. DAC(108)의 출력이 공급되는 각 열마다의 ADC(120)는, 각각 비교기(110)와, 비교기(110)로 비교 동작이 행해지는 시간을 계측하는 카운터(121)를 구비한다. 각 열의 비교기(110)는, DAC(108)로부터의 램프(RAMP) 파형과, 각 단위 화소의 신호를 비교한다. 카운터(121)는, 후술하는 주파수 분주기(frequency divider)(116)로부터 공급되는 클럭 CK에 동기해서 카운트 동작을 행함으로써, 비교기(110)로 비교 동작이 행해지는 시간을 계측하고, 그 계측 시간의 카운트값 N을 래치하여, 출력한다.

이 실시예에서는, 카운터(121)로 카운트 동작과 래치 동작을 행하는 것으로 하고 있다. 그 대신에, 카운터(121)와는 달리, 그 카운터의 카운트 출력을 유지하는 래치 회로 또는 메모리 회로를 별도로 설치하는 구성으로 하여도 된다.

본 실시예에서는, 디지털 변환용의 클럭 공급부를 구성하는 타이밍 제어 회로(115)로부터, 주파수 분주기(116)를 통하여, DAC(108) 및 카운터(121)에 클럭을 공급한다. 주파수 분주기(116)는, 타이밍 제어 회로(115)로부터의 제어로, 클럭 주파수를 분주해서 클럭 주파수를 변환하는 처리를, 선택적으로 행한다. 주파수 분주기(116)에서는, 예를 들면 타이밍 제어 회로(115)로부터 출력되는 클럭 신호의 주파수를원 주파수의 2의 멱승(reciprocal of a power of two)의 주파수의 클럭 신호로 변환한다. 그 대신에, 클럭의 주파수는 원 주파수의 2의 멱승 이외의 주파수로 변환을 행하여도 된다.

주파수 분주기(116)에서의 클럭 주파수의 변환을 행하는 상태와, 클럭 주파수를 변환하지 않는 상태는, 타이밍 제어 회로(115)로부터의 제어로, 각 단위 화소(101)의 읽어내기 기간마다 설정한다. 단, 이 클럭 주파수를 가변시키는 처리는, 단위 화소의 신호를 수직 방향으로 씨닝할 때에 실행한다. 이 화소의 신호를 수직 방향으로 씨닝하지 않을 때에는, 클럭이 고속 주파수에 고정시킨다. 이 클럭 주파수를 변화시키는 상태에 대해서는 후술한다.

이렇게 하여 생성된 클럭을, DAC(108)에, 램프 파형 발생용의 클럭으로서 공급함과 함께, 각 열의 카운터(121)에, 카운트 동작을 행하는 클럭으로서 공급한다.

열마다 준비된 ADC(120)는, 선택행의 단위 화소(101)로부터 열 신호선(104-1, 104-2, …)을 경유해서 얻어지는 아날로그 신호를, 참조 전압 Vref와 비교하는 비교기(110)를 구비한다. 또한 ADC(120)는, 주파수 분주기(116)로부터 공급되는 클럭 CK에 동기해서 카운트 동작을 행하는 카운터(121)를 구비한다. 이 카운터(121)에서, 비교기(110)로 비교 동작이 행해지는 시간을 계측하고, 그 계측 시간의 카운트값 N을 래치해서 출력함으로써, 단위 화소(101)로부터 공급되는 아날로그 신호를 N비트의 디지털 신호로 변환한다.

컬럼 처리부(107)의 ADC(120) 각각에 대한 열 어드레스나 열 주사의 제어는, 열 주사 회로(112)에 의해 행해진다. 즉, ADC(120) 각각에서 AD 변환된 N비트의 디지털 신호는, 열 주사 회로(112)에 의한 열 주사에 의해 순서대로 2N비트 폭의 수평 출력선(113)에 읽어내어지고, 해당 수평 출력선(113)에 의해 신호 처리 회로(114)까지 전송된다. 신호 처리 회로(114)는, 2N비트 폭의 수평 출력선(113)에 대응한 2N개의 센스 회로, 감산 회로 및 출력 회로 등에 의해 구성되어 있다. 신호 처리 회로(114)로 처리된 화상 신호는, 출력부(117)로부터 출력된다.

타이밍 제어 회로(115)는, 마스터 클럭 MCK에 기초하여, 전술한 DAC(108) 및 카운터(121)에 공급하는 클럭 외에, 행 주사 회로(105), ADC(106), 및 열 주사 회로(112) 등의 각 동작에 필요한 클럭 신호나 타이밍 신호를 생성한다. 그리고, 이들 생성한 클럭 신호나 타이밍 신호를 해당하는 회로 부분에 공급한다.

도 6은, CMOS 화상 센서(100)의 단위 화소(101)의 배열의 예를 나타낸 도면이다. 도 6은 단위 화소(101)의 배열의 일부를 나타내고 있다. 도 6의 배열은 화소수의 수만큼 반복된다.

도 6에 나타낸 색 필터 배열은, 원색 베이어 배열에서의 각 화소로부터 얻어지는 신호 레벨을 나타낸 예이다. 도 6에 나타낸 각 4각형이 단위 화소의 위치를 나타내고 있다 각 4각형 내에 기술된 R, G, B는 그 단위 화소에 배치되어 있는 적, 녹, 청의 색 필터의 종류를 나타내고 있다. 또한, 각 4각형 내에 기술된 R, G, B의 문자의 오른쪽에 배열되어 기술되어 있는 2개의 수치는, 그 화소의 위치를 나타내고 있다. 좌측의 수치가, 수직 방향으로 위부터 셌을 때의 그 화소의 위치를 나타내고 있고, 우측의 수치가, 수평 방향으로 좌측부터 셌을 때의 그 화소의 위치를 나타내고 있다. 예를 들면, "R35"라고 기술되어 있는 화소는, 그 색 필터가 적이며, 수직 방향으로 위로부터 3번째, 수평 방향으로 좌측부터 5번째의 화소인 것을 뜻하고 있다.

또한, 도 6의 예에서는, 각 단위 화소에서 R, G, B의 아래에 기술되어 있는 수치는, 각 단위 화소에 수광한 신호 레벨을 각각 나타내고 있다. 여기에서의 신호 레벨은, 도 5의 ADC(106)로 디지털 변환한 후의 값을 나타내고 있다. 예를 들면, ADC(106)로서 8비트 변환기인 경우, 각 단위 화소로부터의 신호 레벨은 "0"∼"255"의 범위의 값을 취한다. 도 6에서는, 신호 레벨 "0"의 단위 화소와 신호 레벨 "100"의 단위 화소가 있는 상태를 나타내고 있다.

이 도 6에 나타내는 바와 같은 상태인 경우, 수평 방향의 좌측부터 3번째의 화소와 4번째의 화소 사이에서 신호 레벨이 "100"으로부터 "0"으로 크게 변화하고 있다. 이러한 신호 레벨의 변화가 큰 영역이 있으면, 화소 신호의 씨닝 및 가산으로, 보간을 정확하게 행할 수 없어, "해결하고자 하는 과제"의 란에서 이미 설명한 위색이 발생하기 쉽다. 도 6의 예에서는 수평 방향으로 신호 레벨의 변화가 있는 예를 나타내고 있다. 수직 방향으로 신호 레벨의 변화가 있는 경우에는, 보다 위색이 발생하기 쉽다.

여기서 본 실시예에서는, 도 5에 도시한 구성에 의해, 이 위색의 발생을 효과적으로 방지할 수 있는 처리를 실현한 것이다. 이하, 그 위색의 발생을 방지할 수 있는 것을, 동작예를 설명해서 나타낸다.

도 7a 내지 도 7e는, 도 5에 도시한 CMOS 화상 센서(100)의 동작 상태를 나타낸 타이밍차트이다. 이 도 7a 내지 도 7e의 타이밍차트는, 수직 방향의 화소 씨닝을 행한 경우의 CMOS 화상 센서(100)의 동작 상태를 나타내는 타이밍 차트이다.

도 7a는, 수직 동기 신호(H 동기)를 나타낸다. 도 7b는, DAC(108) 및 카운터(109)에 공급하는 클럭을 나타낸다. 도 7c는, DAC(108) 및 카운터(121)에 공급하는 클럭의 종류(d1 또는 d2)를 나타낸 것이다. 도 7d는 DAC(108)로부터 출력되는 램프 파형 참조 전압 Vref를 나타낸다.

램프 파형은, 클럭의 발생에 동기해서 전압이 변한다. 그 램프 파형의 전압값과 단위 화소의 출력이 비교된다. 그 비교로 검출된 단위 화소의 전압 위치에 따른 카운트값이, 카운터(121)로 유지된다. 그 카운터(121)로 유지된 카운트값이, 단위 화소의 디지털값으로 되어, 출력된다. 도 7a 내지 도 7e에서는 카운터(121)의 카운트값의 변화는 나타내고 있지 않지만, 예를 들면 도 3a 내지 도 3f에 나타낸 카운트값의 변화 처리가 적용 가능하다. 즉, 도 3d에 나타낸 바와 같이, 리세트 성분의 검출 기간과, 화소 신호 성분의 검출 기간의 각각에서, 카운트 값을 업카운트시킨다. 따라서, 이 카운트 값은, 1수평 동기 기간 내에 2회 업카운트될 수 있다. 혹은, 후술되는 다른 방식으로 다른 카운트값이 업카운트될 수 있다.

도 7a 내지 도 7e의 설명으로 되돌아가면, 도 7c에 나타내는 바와 같이, 주파수 분주기(116)의 출력으로서, 제1 클럭 주기의 클럭 d1과, 제2 클럭 주기의 클럭 d2에, 수평 주기마다 어느 하나를 선택해서 절환하는 구성으로 하고 있다. 도 7c의 예에서는, 1수평 동기 기간에 대해 제1 클럭 주기로 하고, 다음 2수평 동기 기간에 대해 제2 클럭 주기로 주파수 분주기(116)를 절환한 예를 나타내고 있다.

따라서, DAC(108) 및 카운터(121)에 공급되는 클럭이, 도 7b에 나타내는 바와 같이, 주파수가 높은 클럭일 때와, 주파수가 낮은 클럭일 때가 있는 상태로 된다. 램프 신호에 대해서도, 그 클럭의 주파수의 절환에 연동하여, 분해능이 높은 램프 신호인 경우와, 분해능이 낮은 램프 신호인 경우가 있다. 단, 행마다 데이터 위상 범위(data phase range)가 변화하지 않도록 설정하고, 분해능만이 변화하도록 하고 있다.

이렇게 램프 파형을 각 ADC(120) 내의 비교기(110)에 공급하고, 각 단위 화소의 신호와 비교한다. 그 비교 출력이 반전한 시점의 카운터(121)의 카운트값을 유지시킨다. 이에 따라, 그 유지된 값이, 클럭 주기에 대응해서 가중값 부여된 신호로 된다. 이 카운터(121)에 유지된 값이, 각 단위 화소의 디지털값으로서 출력된다. 신호 처리 회로(114)는 동일한 색 필터의 인접 화소끼리를 가산하다. 출력부(117)는 결과적인 가산 신호를 출력한다.

도 7a 내지 도 7e의 예에서는, 좌단의 최초의 수평 동기 기간에, 임의의 열의 각 ADC(120)로 적색(R)의 단위 화소의 신호를 취급하고, 이하 순으로, 녹색(G)의 단위 화소의 신호, 적색(R)의 단위 화소의 신호, 등으로 처리한다고 상정한다. 그 경우, 도 7e에 나타내는 바와 같이, 1수평 동기 기간 사이를 둔 2개의 적색(R)의 단위 화소의 신호가 가산된다. 또한, 1수평 동기 기간 사이를 둔 2개의 녹색(G)의 단위 화소의 신호가 가산된다. 그 2개의 가산 신호는, 각각 서로 다른 분해능으로 디지털 변환된 신호이다. 따라서, 가산 신호에는 가중값이 부여된다.

또한, 화소 어레이부(102)의 모든 단위 화소(101)의 신호를 읽어내는 처리시 (즉 화소 가산을 하지 않은 처리시)에는, 도 7b에 나타낸 클럭은, 클럭 주파수가 높은 클럭으로 고정된 상태에서, 처리된다. 따라서, 이 경우에는, 램프 파형의 분해능에 대해서도 변화하지 않는다.

도 8는, 본 예에서의 수직 방향의 가산 형태의 예를 나타낸 도면이다. CMOS 화상 센서(100)의 단위 화소(101)의 수직 방향의 배열로서, 적색 필터가 배치된 화소 R과, 녹색 필터가 배치된 화소 G가, 교대로 배열되어 있는 것으로 한다. 이 배열은, 도 4에 나타낸 것과 동일하다.

수직 방향의 화소수를 1/2로 씨닝하는 것으로 하면, 인접하는 2개의 화소 R의 신호끼리를 가산하여, 가산 화소 신호 Ra를 생성시킨다. 마찬가지로, 인접하는 2개의 화소 G의 신호끼리를 가산하고, 가산 화소 신호 Ga를 생성시킨다.

여기에서, 가산전의 2개의 화소 신호의 가중값 부여가 서로 다르므로, 가산 화소 신호 Ra와 가산 화소 신호 Ga의 공간적인 무게 중심 위치는, 도 4에 나타낸 단순 가산된 무게 중심 위치로부터 어긋난 것으로 된다.

이 도 8에 우측에 나타낸, 가산 화소 신호 Ra와 가산 화소 신호 Ga의 공간적인 무게 중심 위치를 어긋나게 한 예에서는, 가산 화소 신호 Ra와 가산 화소 신호 Ga의 공간적인 무게 중심 위치의 간격 L이, 거의 균등하게 되도록 하고 있다.

이렇게 간격이 거의 균등하게 되도록, 주파수 분주기(116)가 출력하는 2개의 클럭 주파수를 적절하게 선정할 필요가 있다. 단, 공간적인 무게 중심 위치의 간격 L은, 종래예로서 도 4에 나타낸 불균일한 간격보다도, 등간격에 가까이 되도록 하면, 그나름대로 위색의 방지 효과가 있다. 따라서, 공간적인 무게 중심 위치가 등간격인 것이 본 실시예의 효과를 얻기 위한 조건은 아니다.

이렇게, 본 실시예에 따르면, 화소 가산을 행할 때에, 가산후의 화소 신호의 무게 중심 위치를, 거의 균등한 배열로 되도록 했으므로, 위색의 발생을 효과적으로 방지할 수 있다. 따라서, 촬상 신호의 화질이 향상될 수 있다. 이 경우, COMS 화상 센서(100)의 구성으로서는, 종래의 화상 센서에 주파수 분주기(116)를 설치하고, 그 주파수 분주기(116)에서의 분주를 제어하는 구성을 설치하는 것만으로 되어, 비교적 간단한 구성으로 실현 가능하다.

또한, 여기까지의 실시예에서 설명한 단위 화소를 가산하는 배치 위치는, 일예를 나타낸 것이다. 따라서, 본 발명은 이 가산 구성에 한정되는 것은 아니다. 또한, 클럭 주기(클럭 주파수)를 변화시키는 변화 상태에 대해서도, 2종류의 클럭 주기를 준비한 예로 했다. 이에 대하여, 3종류 혹은 그 이상의 클럭 주기를 준비하고, 가산후의 화상의 공간적인 위치가 거의 균등하게 되도록, 그 3종류의 클럭 주기를 적정하게 절환하는 구성으로 하여도 된다.

또한, 전술한 도 7a 내지 도 7c의 설명 중에서, 카운터(121)의 카운트 값으로서, 리세트 성분 검출 기간과 화소 신호 검출 기간의 각각에서, 업카운트를 행하는 구성으로서 설명했다. 그러나, 그 밖의 카운트 상태를 선정해도 된다.

예를 들면, 리세트 성분 검출 기간과 화소 신호 검출 기간의 각각에서, 카운트값을 다운카운트를 행하도록 해도 된다.

혹은 또한, 리세트 성분 검출 기간으로 다운카운트하고, 화소 신호 검출 기간에서 업카운트를 행하는 구성으로 하여도 된다.

또한, 복수의 수직 동기 기간에서, 연속해서 더 업카운트나 다운카운트를 행하는 구성으로 하여도 된다.

또한, 전술한 설명에서는, ADC(120) 내의 카운터(121)로부터의 출력을, 신호 처리 회로(114)까지 읽어내고, 그 신호 처리 회로(114)로 복수의 단위 화소의 신호를 가산하는 구성으로 설명했다. 그러나, 복수의 단위 화소의 신호의 가산 처리를 ADC(120) 내(또는 ADC(120)로부터 출력된 직후)에 행하는 구성으로 하여도 된다. 예를 들면, 카운터(121)가 구비하는 래치부에서 복수의 화소의 신호를 유지할 수 있는 구성의 것으로 하고, 그 래치부에서의 처리로 가산하는 구성으로 하여도 된다.

다음으로, 본 발명의 제1 실시예에서 설명한 COMS 화상 센서(100)를 내장한 카메라 장치의 구성예를, 도 9를 참조하여 설명한다.

이 예에서는, 렌즈 등의 광학계(201)를 통해서 COMS 화상 센서(100)에 입사한 화상광에 기초하여, COMS 화상 센서(100)로 촬상 신호를 얻는다. 얻어진 촬상 신호는, 신호 처리 회로(114)로 출력할 수 있는 신호로서, 후단의 화상 신호 처리부에 공급한다.

이 예에서는, 신호 처리 회로(114)로부터 출력되는 화상 신호를, 정지 화상 신호 처리부(202)와 동화상 신호 처리부(203)에 공급한다. 정지 화상 신호 처리부(202)와 동화상 신호 처리부(203)는 화상 신호 처리를 행하여, 화상 신호를 소정의 정지 화상 또는 동화상 포맷의 화상 신호로 처리한다. 그리고, 어느 하나의 처리부(202 또는 203)로 처리된 화상 신호를 기억부(기록부)(204)로 기억시킨다. 이들 촬상부터 기억까지의 동작은, 제어부(205)의 제어로 실행된다.

도 10의 플로우차트는, 이 도 9에 도시한 카메라 장치의 제어부(205)가, 촬상 모드에 의해, COMS 화상 센서(100) 내의 동작을 제어하는 예를 도시한 도면이다.

우선, 촬상을 개시할 때에는, 현재의 촬상 모드가, 정지 화상 촬영을 행하는 저프레임 레이트(예를 들면, 30fps)의 모드인지, 혹은, 동화상 촬영을 행하는 고프레임 레이트(예를 들면, 60fps)의 모드인지, 판단한다(스텝 S11).

이 판단에서, 현재의 모드가 저프레임 레이트의 모드인 경우에는, DAC(108) 및 카운터(121)에 공급하는 클럭의 주기를 고정하고(스텝 S12), 모든 단위 화소의 신호를 출력시켜서, 화상 신호를 얻는다(스텝 S13).

또한, 현재의 모드가 고프레임 레이트의 모드인 경우에는, DAC(108) 및 카운터(121)에 공급하는 클럭의 주기를 가변시키고(스텝 S14), 가산에 의해 씨닝을 행한 단위 화소의 신호를 출력시켜서, 화상 신호를 얻는다(스텝 S15).

이렇게, 카메라 장치에 설정되는 모드에 의해, COMS 화상 센서(100) 내의 클럭의 주파수를 변화시킴으로써, 각각의 모드에서 적정한 촬상을 행할 수 있는 효과를 갖는다.

다음으로, 본 발명의 제2 실시예의 예를, 도 11을 참조하여 설명한다. 이 도 11에서, 이미 설명한 도 1 및 도 8에 대응하는 부분에는 동일 부호를 붙인다.

본 실시예에서는, 소위 상하 읽어내기형(top/bottom read type)의 COMS 화상 센서가 제공된다.

즉, 화소 어레이부(102)의 상측에 컬럼 처리부(107a)를 설치하고, 화소 어레이부(102)의 하측에 컬럼 처리부(107b)를 설치한 예이다.

상측의 컬럼 처리부(107a)는, 1수직 행 간격을 둔 신호를 디지털 변환하는 ADC(120a)를 구비한다. 그 ADC(120a) 각각은 디지털 변환 처리를 위한 비교기(110a) 및 카운터(121a)을 갖는다.

하측의 컬럼 처리부(107b)는, 상측의 컬럼 처리부(107a)에 공급되지 않는 1수직 행 간격을 둔 신호를 디지털 변환하는 ADC(120b)를 구비한다. 그 ADC(120b) 각각은 디지털 변환 처리를 위한 비교기(110b) 및 카운터(121b)을 갖는다.

상측의 컬럼 처리부(107a) 내의 비교기(110a)와, 하측의 컬럼 처리부(107b) 내의 비교기(110b)에는, DAC(108)가 출력하는 램프 파형을 공급한다. 또한, 상측의 컬럼 처리부(107a) 내의 카운터(121a)와, 하측의 컬럼 처리부(107b) 내의 카운터(121b)에는, 주파수 분주기(116)가 출력하는 클럭을 공급한다. DAC(108)와 카운터(121)에 공급되는 클럭에 대해서는, 주파수 분주기(116)를 통해서 공급하는 구성으로 하고 있다. 주파수 분주기(116)를 작동시키는 조건에 대해서는, 제1 실시예에서 설명한 예와 동일하다. 또한 본 예에서는, 열 주사 회로(112a, 112b)에 대해서도, 상측과 하측에서 개별로 준비한 구성으로 하고 있다.

그리고, 상측의 컬럼 처리부(107a)측의 수평 출력선(113a)으로부터 출력되는 신호와, 하측의 컬럼 처리부(107b)측의 수평 출력선(113b)으로부터 출력되는 신호를, 신호 처리 회로(114′)(가산부로서)에 공급하고, 1프레임의 화상 신호로 한다. 신호 처리 회로(114′)로 처리된 화상 신호는, 출력부(17)로부터 출력시킨다.

그 밖의 구성에 대해서는, 도 5에 도시한 COMS 화상 센서(100)와 마찬가지로 구성한다.

이러한 상하 읽어내기형의 COMS 화상 센서로서 구성시킨 경우에도, 화소 가산에 따라서, 클럭 주파수를 절환함으로써, 전술한 제1 실시예와 마찬가지의 효과가 얻어지고, 위색의 방지 효과를 갖게 할 수 있어, 고화질화에 공헌한다.

또한, 도 11에 도시한 상하 읽어내기의 구성은, 일례이며, 이 도 11의 구성에 한정되는 것은 아니다. 즉, 도 11의 예에서는, 1열(1수직 행)마다 상하로 교대로 읽어내는 구성으로 했다. 그러나, 이미 제안 또는 실용화되어 있는 각종 상하 읽어내기 구성이 적용 가능하다.

첨부의 청구범위 및 그 균등물의 범위 내에 포함되는 한, 디자인 필요 및 다른 요소에 따라 다양한 변경, 조합, 하위 조합 및 변형이 이루어질 수 있음을 당업자는 이해할 것이다.

Claims

광전변환 소자를 포함하는 단위 화소를 구비한 화소 어레이부와 - 상기 단위 화소는 행렬로 2차원 배열되고, 열 신호선은 상기 단위 화소의 행렬의 열마다 배열됨 -,

상기 화소 어레이부의 단위 화소 행렬의 행을 선택적으로 제어하는 행 주사부와,

상기 행 주사부에 의해 선택된 상기 단위 화소 행렬의 행의 단위 화소로부터 대응하는 열 신호선을 통해 출력되는 아날로그 신호를 디지털 신호로 변환하는 아날로그 디지털 변환부와,

상기 아날로그 디지털 변환부에 공급되는 제1 클럭 주기를 갖는 변환 클럭 또는 제2 클럭 주기를 갖는 변환 클럭을 선택적으로 생성하고, 상기 생성된 변환 클럭을 상기 아날로그 디지털 변환부에 공급하는 변환 클럭 공급부와,

상기 아날로그 디지털 변환부에서, 상기 제1 클럭 주기를 갖는 변환 클럭과 상기 제2 클럭 주기를 갖는 변환 클럭에 의해 각각 변환된 단위 화소 디지털 신호들을 가산하고, 가산된 화소 신호를 출력하는 가산부

를 포함하는 고체 촬상 장치.
제1항에 있어서,

상기 화소 어레이부에서, 복수의 색의 색 필터가 각 단위 화소마다 소정의 순서로 배치되고,

상기 제1 클럭 주기를 갖는 변환 클럭과 상기 제2 클럭 주기를 갖는 변환 클럭에 의해 변환된 단위 화소 디지털 신호들은, 각각, 동일한 색의 색 필터가 배치된 단위 화소의 신호들인 고체 촬상 장치.
제2항에 있어서,

상기 가산부에 의해 가산된, 제1 색의 색 필터가 배치된 단위 화소의 가산 신호의 공간적인 가상 위치와, 상기 가산부에 의해 가산된, 제2 색의 색 필터가 배치된 단위 화소의 가산 신호의 공간적인 위치는 거의 균등하게 이격된 간격으로 배치되는 고체 촬상 장치.
제3항에 있어서,

상기 변환 클럭 공급부는, 상기 제1 클럭 주기를 갖는 변환 클럭을, 상기 제2 클럭 주기를 갖는 변환 클럭으로 변환하는 주파수 분주기를 구비하는 고체 촬상 장치.
광전변환 소자를 포함하는 단위 화소를 구비한 화소 어레이부와 - 상기 단위 화소는 행렬로 2차원 배열되고, 열 신호선은 상기 단위 화소의 행렬의 열마다 배열됨 -,

상기 화소 어레이부의 단위 화소 행렬의 행을 선택적으로 제어하는 행 주사부와,

상기 행 주사부에 의해 선택된 상기 단위 화소 행렬의 행의 단위 화소로부터 대응하는 열 신호선을 통해 출력되는 아날로그 신호를 디지털 신호로 변환하는 아날로그 디지털 변환부와,

상기 아날로그 디지털 변환부에 공급되는 제1 클럭 주기를 갖는 변환 클럭 또는 제2 클럭 주기를 갖는 변환 클럭을 선택적으로 생성하고, 상기 생성된 변환 클럭을 상기 아날로그 디지털 변환부에 공급하는 변환 클럭 공급부와,

상기 아날로그 디지털 변환부에서, 상기 제1 클럭 주기를 갖는 변환 클럭과 상기 제2 클럭 주기를 갖는 변환 클럭에 의해 각각 변환된 단위 화소 디지털 신호들을 가산하고, 가산된 화소 신호를 출력하는 가산부와,

상기 가산부로부터 출력된 디지털 신호를 소정의 포맷을 갖는 화상 신호로 처리하는 화상 신호 처리부

를 포함하는 카메라 장치.
제5항에 있어서,

상기 가산부가 상기 디지털 신호들을 가산을 하지 않은 경우에는, 상기 변환 클럭 공급부로부터 상기 아날로그 디지털 변환부에 공급된 변환 클럭이 제1 클럭 주기에서 고정되고, 상기 가산부가 상기 디지털 신호들을 가산하는 경우에는, 상기 변환 클럭 공급부는 상기 제1 클럭 주기를 갖는 클럭과 상기 제2 클럭 주기를 갖는 클럭을 각각 선택적으로 생성하는 카메라 장치.