JP2007508740A - イメージセンサ用の低雑音ｃｍｏｓ増幅器 - Google Patents

Abstract

ＣＭＯＳ画素増幅器回路は、同じ極性を有する４つのトランジスタと、光検出器とを備える。アクセス信号源は、バスを介して画素回路に接続し、画素トランジスタに接続されると、分散されたフィードバック増幅器として機能する電流源として構成される。アクセス信号源は、出力ノードから共通のノードを分離するアクセスＭＯＳＦＥＴに接続される。この構成では、フィードバック増幅器は、図１に示す回路の１００〜１０００倍の利得を提供するカスコード接続されたインバータである。

Description

本発明は、包括的には、ＣＭＯＳ撮像装置に関し、特に、高性能イメージセンサと共に用いられる低雑音増幅器に関する。

ＣＭＯＳで実現された画像撮像装置は、例えばイメージセンサ、駆動回路及び出力信号処理回路の電子部品等の部品のコスト及び電力要求を大幅に削減できる可能性を有する。例えば、ビデオカメラは、１つの発振器と及び電池で動作する単一のＣＭＯＳ集積回路として構成することができる。このようなＣＭＯＳ撮像装置は、カメラ装置を動作させるＣＣＤベースのカメラ装置に比べて、必要とする電圧が低く、消費電力も小さい。これらの改良により、カメラサイズはより小さくなり、電池寿命はより長くなり、多くの新たな製品への適用可能性が実現した。

ＣＭＯＳの画像撮像素子によってもたれされる利点により、能動画素センサ（active-pixel sensor：ＡＰＳ）素子の研究が盛んになっている。能動画素センサは、科学的グレードのＣＣＤ装置（scientific grade CCD system）と同等又はより優れた低い読出雑音を実現することができる。しかしながら、ＡＰＳデバイスの各画素の能動回路は、撮像素子が標準のレンズに互換性がある光学フォーマットを有し、及び／又は感度を高めるためにセンサ開口率を最大にするために用いられる筈のセルの「実装面積」を占有する。また、能動画素回路は、受動画素回路に比べて消費電力が大きく、固定パターン雑音が増加し（雑音を抑圧するために更なる回路を追加する必要がある場合もある。）、拡張性が制限される。

Ｆｏｓｓｕｍ他による米国特許第６，４５６，３２６号、発明の名称「二重サンプリング処理を有する単チップカメラ素子（SINGLE CHIP CAMERA DEVICE HAVING DOUBLE SAMPLING OPERATION）」には、従来の相関二重サンプリングを介して、画素で発生する雑音を抑圧する画素毎の処理が開示されている。しかしながら、この文献では、対象となる可視波長に対して透明である浮遊ゲートは、広く利用できないので、製造工場プロセス（foundry processes）の拡張性及び互換性は開示されていない。更に、サンプリングノードは、迷光（stray light）に起因した信号放電（signal discharge）の影響を受けやすい。

Foxによる米国特許第６，５６６，６９７号、発明の名称ＰＩＮフォトダイオード５トランジスタ画素（PINNED PHOTODIODE FIVE TRANSISTOR PIXEL）は、標準ＣＭＯＳプロセスにおける製造工程と互換性があるが、５つのトランジスタを用いるので、直接的な拡張性はない。更に、高インピーダンスノード１８は、リセット雑音を発生するとともに、固定パターン雑音を生成するフィードスルーオフセットの検出に対して影響がある。

図１は、引用により本明細書に援用される米国特許第６，４９３，０３０号、発明の名称「一括リセット機能を有する撮像アレー用の低雑音能動画素センサ（LOW-NOISE ACTIVE PIXEL SENSOR FOR IMAGING ARRAYS WITH GLOBAL RESET）」に詳細が開示されている、標準ＣＭＯＳプロセス技術で製造できるＣＭＯＳイメージセンサ用の拡張可能な高性能低雑音増幅器の装置を示している。センサアレー（図示せず）の各画素１０は、例えば、デュアルドライバＭＯＳＦＥＴ１４のゲート及びリセットＭＯＳＦＥＴ１６の１つの端子に接続されたフォトダイオード等の光検出器１２を備える。ＭＯＳＦＥＴ１６の他方の端子は、ＭＯＳＦＥＴ１４の端子及びＭＯＳＦＥＴ２０の端子に接続されている。ＭＯＳＦＥＴ２０は、一括リセットの間は、電流源として機能し、画素読出の間は、スイッチとして機能する。行選択ＭＯＳＦＥＴ１８の一方の端子は、ＭＯＳＦＥＴ１４に接続され、他方の端子は、列バス２４に接続されている。列バス２４は、行選択ＭＯＳＦＥＴ１８により、光検出器アレーの列内の全ての画素を電源供給源３０に接続している。また、行バス２２は、行内の全ての画素リセット（pixel resets）をアクセス信号源（access supply）Ｖ_ｄｄに接続している。逓減リセット信号源（tapered reset supply）５０は、米国特許第６，４９３，０３０号に開示されているように、及び図２に示すように、ＭＯＳＦＥＴ１６のゲートに、最適化された能動画素リセット波形を供給する。

リセットは、選択された行の画素の行選択ＭＯＳＦＥＴ１８を完全にイネーブルにすることによって開始され、これにより、（電源供給源３０内に設けられている）低インピーダンス電圧源を、行内の全ての画素のＭＯＳＦＥＴ１４の１つの端子に接続する。図３は、電源供給源３０の具体的構成例を示している。二重用途ＭＯＳＦＥＴ２０は、ゲート２６の波形Ｖｂｉａｓによって、電流源としてバイアスされ、これにより、撮像素子内の全ての画素増幅器は、ＭＯＳＦＥＴの１４ミラー容量が提供する容量性フィードバックを有するトランスインピーダンス増幅器として構成される。この結果、ＭＯＳＦＥＴ１４は、相互コンダクタンスとして機能し、リセットＭＯＳＦＥＴ１６は、逓減リセット信号源５０により制御される抵抗として機能する。ＭＯＳＦＥＴ１６の直列抵抗は、ＭＯＳＦＥＴ１６のゲートに減少するランプ波形を適用することによって徐々に高くなり、ＭＯＳＦＥＴ１４のフィードバック相互コンダクタンスは、リセット雑音（ｋＴＣ）をゼロにする機会が与えられる。

上述のように、ＭＯＳＦＥＴ２０は、Ｐ型ＦＥＴとして構成され（米国特許第６，４９３，０３０号の図５及び図６参照）、他のトランジスタは、Ｎ型ＦＥＴである。このような構成では、分散されたフィードバック増幅器（distributed feedback amplifier）は、単純なインバータであり、リセット雑音を抑圧するための逓減リセット雑音抑圧機構を実現するために必要な利得を提供する。ここで、単純なインバータ回路が提供する利得より大きな利得を提供できる増幅器を実現することが望ましい。

本発明は、増幅器利得を高め低雑音増幅を実現するカスコード接続されたインバータとして構成されるフィードバック増幅器を有する能動画素センサ回路を提供する。

具体的には、一実施形態においては、この回路は、各画素毎に、同じ極性を有する４つのトランジスタと、光検出器とを備える。この回路は、小型であり、０．１８μｍＣＭＯＳ製造技術を用いた３μｍ以下の画素ピッチに適合する。この回路は、増幅器コンポーネントが、画素内及び画素外の両方にある分散されたインバータ増幅器であるため、小型であり、０．１８μｍＣＭＯＳ製造技術を用いた３μｍ以下の画素ピッチに適合する。能動画素回路に接続されるアクセス信号源は、画素トランジスタに接続されると、分散されたフィードバック増幅器として機能する電流源である。アクセス信号源は、出力ノードから共通のノードを分離するアクセスＭＯＳＦＥＴに接続される。この構成では、フィードバック増幅器は、図１に示す回路の１００〜１０００倍の利得を提供するカスコード接続されたインバータである。

以下、当業者が発明を実施及び利用できるように、及び本発明者が、本発明を実施するために最良と考える実施形態を用いて本発明を説明する。なお、本発明の基本的な原理、特に、ＣＭＯＳイメージセンサ用の低雑音増幅器に関するこの説明により、当業者にとっては、様々な変形例が明らかである。これらの変形例、等価物、代替物は、全て、本発明の思想及び範囲内に含まれる。

本発明により、標準のサリサイド（self-aligned silicide：自己整合型シリサイド）サブミクロンＣＭＯＳに対する完全なプロセス互換性が実現する。これにより、回路の複雑性が能動画素及び周辺回路に亘って分散され、ＣＭＯＳに生来的な信号処理能力が利用できるようになるため、歩留まりが最大化され、ダイコストが低減される。発明のスペクトル応答は、近紫外線（４００ｎｍ）から近赤外線（＞９５０ｎｍ）の広範囲に亘る。

本発明の低雑音装置は、各画素当たり４個のみのＭＯＳＦＥＴを用いるため、発明は、ＣＭＯＳにおける０．２５ｎｍ設計ルールを用いる５μｍの画素ピッチにおいて、４０％を上回る開口率を実現する。実際の開口率は、横方向での集積及び及び商用ＣＭＯＳプロセスの長い拡散長のため、これより幾らか大きくなる。更なる利点は、電磁干渉への耐性が高いために、デジタル論理回路及び信号処理回路を併設できる柔軟性である。

低雑音能動画素センサ（active pixel sensor：ＡＰＳ）は、所望のカメラオンチップアーキテクチャ（camera-on-a-chip architecture）内に完全に実装されると、（電子回路を介して、ビデオ映像又はスチル写真に互換性があるデータレートにおいて）５ｅ未満の時間読出雑音、最大の信号の０．０２％未満の固定パターン雑音（競合するＣＣＤ撮像素子と同等）、０．５％を下回る非線形性、３．３Ｖ電源に対して１Ｖ信号の振幅、大きな電荷処理能力、及びホストマイクロプロセッサへのデジタルインタフェースを介してフレーム毎に更新される簡単なシリアルインタフェースを用いた可変感度を実現する。

低雑音ＡＰＳのプロトタイプとなる実施形態は、可視光検出器（フォトディテクタ）の１０８０（行）×１９２０（列）のアレーを含む撮像素子を構成する。画素の行及び列は、中心から中心の間隔を５μｍとし、標準の０．２５μｍ設計ルールを用い、描画されたものとして（as-drawn）、５０％の開口率を実現する。０．１８μｍ設計ルールを用いる後のレイアウトでも、本発明が約４μｍピッチにおける開口率と同様の開口率を実現していることを示している。感光領域の周辺における検出器の複数の列及び行は、金属で覆われ、オフチップ信号処理のダークレベルを確立するために用いられる。更に、各行の検出器は、色フィルタで覆われ、カラー撮像素子を構成する。例えば、各行において、奇数行では、左から赤色フィルタ、緑色フィルタ、青色フィルタの順で、偶数行は、青色フィルタ、赤色フィルタ、緑色フィルタの順で、これらのパターンを繰り返してもよい。

図４は、本発明に基づく低雑音能動画素センサ１００を示している。センサアレー（図示せず）内の各画素１００は、例えば、デュアルドライバＭＯＳＦＥＴ１４０のゲートと、リセットＭＯＳＦＥＴ１６０の１つの端子に接続された光検出器１２０と、例えば、フォトダイオードとを備える。この回路において、全てのＭＯＳＦＥＴは、同じ極性を有する（例えば、好適な実施形態では、全てＮ型ＭＯＳＦＥＴである）。リセットＭＯＳＦＥＴ１６０の他方の端子は、ＭＯＳＦＥＴ１４０の端子及びアクセスＭＯＳＦＥＴ１９０の端子に接続されている。アクセスＭＯＳＦＥＴ１９０は、ＭＯＳＦＥＴ１９０、１４０の共通のノードを出力ノード（アクセスＭＯＳＦＥＴ１９０のドレイン）から分離するカスコードトランジスタとして機能する。行選択ＭＯＳＦＥＴ１８０の一方の端子は、ＭＯＳＦＥＴ１４０に接続され、他方の端子は、列バス２００に接続されている。列バス２００は、行選択ＭＯＳＦＥＴ１８０を介して、光検出器アレーの列内の全ての画素を電源供給源３００に接続する。行バス２２０は、寮内の全ての画素リセットをアクセス信号源４００に接続する。逓減リセット信号源５００は、ＭＯＳＦＥＴ１６０のゲートに最適化された能動画素リセット波形（図２）を供給する。

アクセス信号源４００は、画素ＭＯＳＦＥＴに接続された場合、分散されたフィードバック増幅器を含む電流源である。この結果、フィードバック増幅器は、図１に示す回路の１００〜１０００倍の利得を有するカスコード接続されたインバータである。図５に詳細に示すように、アクセス信号源４００は、バイアストランジスタＭ５６及びモードトランジスタＭ５４を備えていてもよい。モードトランジスタＭ５４は、モードがハイに設定されると、ディスエーブルにされ、これにより、バイアストランジスタＭ５６は、画素内のトランジスタと共に分散されたカスケード接続インバータ増幅器を形成する。モードがローに設定されると、Ｖ_ｄｄが画素トランジスタをソースフォロワとして動作させる。アクセス信号源３００は、図３に示すように、２つのＭＯＳＦＥＴＭ４４、Ｍ４６及び演算増幅器Ａｍｐ４２から構成することができる。

フォトダイオード１２０は、例えば、透明にされたシリサイドを有する基板ダイオードであってもよい。シリサイドは可視光に不透明であるので、この実施形態では、上に重なるシリサイドを透明にする必要がある。画素１００は、広いスペクトル応答、ブルーミングの制御、信号積分時間、ＣＭＯＳ製造工程との互換性を考慮しながら、使用可能な最も広い光検出領域が得られるように設計される。

標準サブミクロンＣＭＯＳプロセスとの最大互換性のために選択されたプロセスでは、フォトダイオード１２０は、ｎ型ＭＯＳＦＥＴの低濃度ドープドレイン（ＬＤＤ）注入と同時に形成してもよく、これにより、ｐ型基板上でｎ−ｐフォトダイオード接合が形成される。この場合、如何なる更なるイオン注入も不要であるため、能動画素回路１００のプロセス及びウェハコストは、標準のハイボリューム電子回路と同じである。

逓減リセット波形（図２）を増幅器に適用することにより、リセットＭＯＳＦＥＴ１６０が完全に開く前に、リセット雑音（ｋＴＣ雑音）エンベロープを減衰させることができる。また、本発明では、フォトダイオードノードがＭＯＳＦＥＴ１４０の画素毎のばらつきを完全に除去する電圧に帯電するので、各画素におけるＭＯＳＦＥＴ１４０からの固定パターンオフセットが減少する。カスケード接続されたインバータとともに、逓減リセット信号を用いることにより、完全な雑音抑圧の場合、数μ秒以内、又はより少ない雑音低減の場合、より短い時間で、雑音なしで行をリセットすることもできる。

列バス２００は、好ましくは、例えば、引用により本願に援用されるKozlowskiらによる米国特許第５，８９２，５４０号、発明の名称「受動画素ＣＭＯＳ撮像素子用の低雑音増幅器（LOW NOISE AMPLIFIER FOR PASSIVE PIXEL CMOS IMAGER）」に開示されるような標準の列バッファによって監視され、使用可能であれば、ビデオ信号を読み出す。列バッファに対する主要な要求は、電圧モード信号を扱う必要がある従来の設計と同様であり、当分野において既知である。

回路１００用のリセットクロック信号（図２）及びアクティブ画素リセット及び読出を補助する電源供給源３００（図３）のクロッキングは、標準ＣＭＯＳデジタル論理回路を用いてオンチップで生成される。したがって、このデジタル論理回路方式は、「ウィンドウィング」をイネーブルにし、ユーザは、適切なサブフォーマットを出す適切なサポート論理回路を単にイネーブルすることによって、様々なフォーマットで撮像素子を読み出すことができる。ウィンドウィングにより、プロトタイプの実施形態の１９２０×１０８０のフォーマットは、アレー全体を読み出すことなく、１つ以上の任意のサイズ及び任意の位置のＭ×Ｎアレーとして読み出すことができる。例えば、ユーザは、アレー全体の全ての画素を読み出すことなく、コンピュータに互換性がある「ＶＧＡ」フォーマット（すなわち、約６４０×４８０）をコモンインタフェースフォーマット（ＣＩＦ；通常３５２×２４０）又はクオータコモンインタフェースフォーマット（ＱＣＩＦ；通常１７６×１２０）に変更することを望むことがある。この特徴により、サポートエレクトロニクスが簡素化され、コストが削減され、特定の通信媒体の要求に適応化できる。具体例として、ＱＣＩＦ能力だけを有するリモートユーザへの個人的な電子会議リンクは、ＱＣＩＦ解像度を提供するように最適化でき、したがって、電子会議リンクにおける帯域幅要求を低減することができる。更なる具体例として、コモンインタフェースフォーマット（ＣＩＦ）で構成された撮像素子は、完全なＣＩＦ画像を提供しながら、信号処理及びデータ圧縮のために最も高い興味を有する画像の一部についてのウィンドウ化情報を更に提供してもよい。電話会議の場合、（例えば、）人物の口の周りのウィンドウを全体のＣＩＦ画像より頻繁に提供してもよい。この方式により、会議リンクにおける帯域幅要求を削減することができる。

本発明の好適な実施形態は、０．２５μｍＣＭＯＳプロセス技術において５μｍ×５μｍの面積を有する画素に組み込まれると、以下のような近似設計値を有する。
ＭＯＳＦＥＴ１８０：Ｗ＝０．４８μｍ及びＬ＝０．３４μｍ
ＭＯＳＦＥＴ１６０：Ｗ＝０．４８μｍ及びＬ＝０．４２μｍ
ＭＯＳＦＥＴ１４０：Ｗ＝０．６μｍ及びＬ＝０．５０μｍ
ＭＯＳＦＥＴ１９０：Ｗ＝０．４８μｍ及びＬ＝０．３４μｍ
フォトダイオード１２０：Ｃ_ｄｅｔ＝５．５ｆＦ
発明の範囲及び精神から逸脱することなく、上述した好適な実施形態の様々な適応化及び変更を構成できることは当業者にとって明らかである。本発明は、添付の特許請求の範囲から逸脱することなく、本明細書に特別に開示した形態以外の形態でも実施できることは明らかである。

従来の回路のブロック図である。 本発明に用いられる逓減リセット波形の代表的なクロッキングを示す信号図である。 本発明に用いられる列毎のソース信号供給回路の実施形態を示す回路図である。 本発明の実施形態のブロック図である。 本発明に基づくアクセス信号源の実施形態を示す図である。

Claims (11)

1. 第１のノードに接続された光検出器と、
   上記第１のノードに接続されたゲートを有するデュアルドライバＭＯＳＦＥＴと、
   上記第１のノードに接続された第１の端子と、第２のノードに接続された第２の端子とを有するリセットＭＯＳＦＥＴと、
   行バスに接続された第１の端子と、上記第２のノードに接続された第２の端子とを有するアクセスＭＯＳＦＥＴと、
   上記デュアルドライバＭＯＳＦＥＴに接続された第１の端子と、列バスに接続された第２の端子とを有する行選択ＭＯＳＦＥＴと、
   上記行バスに接続されたアクセス信号源と、
   上記列バスに接続された電源供給源と、
   上記リセットＭＯＳＦＥＴのゲートに接続されたリセット信号源とを備え、
   上記ＭＯＳＦＥＴは、全て同じ極性を有する画素回路。
2. 上記光検出器は、フォトダイオードであることを特徴とする請求項１記載の画素回路。
3. 上記アクセス信号源は、ＭＯＳＦＥＴに接続される分散されたフィードバック増幅器である電流源を含むことを特徴とする請求項２記載の画素回路。
4. 上記フィードバック増幅器は、カスコード接続されたインバータであることを特徴とする請求項３記載の画素回路。
5. 上記リセット信号源は、逓減波形を生成することを特徴とする請求項４記載の画素回路。
6. 上記電源供給源は、演算増幅器、バイアストランジスタ及びモードトランジスタを備えることを特徴とする請求項５記載の画素回路。
7. 上記ＭＯＳＦＥＴは、Ｎ型ＭＯＳＦＥＴであることを特徴とする請求項６記載の画素回路。
8. 複数の画素センサを有する能動画素センサアレーにおいて、各画素センサは、
   第１のノードに接続された光検出器と、
   上記第１のノードに接続されたゲートを有するデュアルドライバＭＯＳＦＥＴと、
   上記第１のノードに接続された第１の端子と、第２のノードに接続された第２の端子とを有するリセットＭＯＳＦＥＴと、
   行バスに接続された第１の端子と、上記第２のノードに接続された第２の端子とを有するアクセスＭＯＳＦＥＴと、
   上記デュアルドライバＭＯＳＦＥＴに接続された第１の端子と、列バスに接続された第２の端子とを有する行選択ＭＯＳＦＥＴと、
   上記行バスに接続された、分散されたフィードバック増幅器を含むアクセス信号源と、
   上記列バスに接続された電源供給源と、
   上記リセットＭＯＳＦＥＴのゲートに接続され、逓減リセット波形を生成するリセット信号源とを備え、
   上記ＭＯＳＦＥＴは、全て同じ極性を有する能動画素センサアレー
9. 上記電源供給源は、演算増幅器、バイアストランジスタ及びモードトランジスタを備えることを特徴とする請求項８記載の能動画素センサアレー。
10. 上記ＭＯＳＦＥＴは、Ｎ型ＭＯＳＦＥＴであることを特徴とする請求項９記載の能動画素センサアレー。
11. 複数の能動画素センサが行及び列として配列され、行バス及び列バスに接続されたＣＭＯＳイメージセンサにおいて、
    上記列バスに接続されたアクセス信号源は、分散されたフィードバック増幅器として構成された電流源を含むことを特徴とするＣＭＯＳイメージセンサ。

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