JP2010263526A - 固体撮像装置、固体撮像装置の駆動方法および電子機器 - Google Patents

固体撮像装置、固体撮像装置の駆動方法および電子機器 Download PDF

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Abstract

【課題】画素行を飛び越し走査する際に、画角の縮小を抑えて撮像画像が横長になるのを防止できるようにする。
【解決手段】画素行ごとに例えば２系統の画素駆動線１７Ａ，１７Ｂを配線し、これら画素駆動線１７Ａ，１７Ｂに対して隣り合う２列を単位として各画素２０を接続して、異なる画素列で２つの画素行を同時に走査できるようにする。そして、垂直間引き読み出しを行いつつ水平間引き読み出しを行うことで、垂直読み出し本数を削減して高速撮像を実現しつつ、画角が縮小するのを抑えて撮像画像が横長になるのを防ぐ。
【選択図】図３

Description

本発明は、固体撮像装置、固体撮像装置の駆動方法および電子機器に関する。
デジタルスチルカメラなど光を電気信号に変換して画像信号を出力する撮像装置は、その画像取込部（光電変換部）として固体撮像装置を用いている。この固体撮像装置の分野では、近年、画素数の増加や高フレームレート化に伴い、高速読み出しを実現する技術や低消費電力化を図る技術が必須の技術になっている。
固体撮像装置の一種として、ＣＭＯＳ集積回路と同様のプロセスで製造できる特徴を活かしたＣＭＯＳ（ＭＯＳを含む）型イメージセンサ（以下、「ＣＭＯＳイメージセンサ」と記述する）がある。ＣＭＯＳイメージセンサは、画素ごとに電荷を電気信号に変換し、画素から読み出す電気信号を画素列ごとに並列に処理する構成を採っている。この画素列ごとの並列処理により、画素信号の読み出し速度を向上させることができる。
従来、行列状に配列された複数の画素から信号を画素列ごとに並列に読み出すＣＭＯＳイメージセンサとして、画素列ごとに画素信号をアナログ−ディジタル変換（以下、「ＡＤ変換」と記述する）するカラムＡＤ変換方式のものが知られている（例えば、特許文献１参照）。
カラムＡＤ変換方式のＣＭＯＳイメージセンサは、行列状に２次元配置された画素の垂直方向に信号読み出し線（以下、「垂直信号線」と記述する）を共有し、その画素列ごとにＡＤ変換回路および読み出し回路を設けた構成を採っている。そして、ＡＤ変換回路および読み出し回路を同時に駆動することで、画素列の総数に値する同時信号処理を行っている。
ＡＤ変換回路は、垂直信号線を通して与えられるアナログ画素信号を、ある傾きを持った線形に変化するスロープ波形の参照信号と画素列ごとに比較器で比較すると同時に、カウンタのカウント動作を開始する。カウンタは、一定周期のクロックに同期してカウント動作を行う。
その後、ＡＤ変換回路は、アナログ画素信号と参照信号とが交差し、比較器の出力の反転タイミングでカウンタのカウント動作を停止する。そして、カウンタの最終的なカウント値が、アナログ画素信号の大きさに応じたディジタル信号となる。このようにカラムＡＤ変換方式は、１行分の画素信号を一度にＡ／Ｄ変換するために高速撮像を特徴とした読み出し方式である。
特開２００５−２７８１３５号公報
近年、高速撮像の要求はますます高まってきている。カラムＡＤ変換方式のＣＭＯＳイメージセンサでは、垂直読み出し本数（行数／ライン数）を削減することでその要求に応えてきた。垂直読み出し本数を削減する方法として、例えば、一定の行周期で画素行を読み飛ばす垂直間引き読み出しや、垂直方向の特定の領域の画素の信号を読み出す垂直切出しなどの飛び越し走査という方法がある。しかし、間引読み出しによって読み出し本数を削減すると解像度が劣化し、飛び越し走査によって垂直読み出し本数を削減すると、画角の縮小によって撮像画像が横長になるという問題が発生する。
そこで、本発明は、垂直間引き時の解像度劣化の軽減や、画素行を飛び越し走査する際に、画角が縮小するのを抑えて撮像画像が横長になるのを防止可能な固体撮像装置、固体撮像装置の駆動方法および電子機器を提供することを目的とする。
本発明による固体撮像装置は、
光電変換素子を含む画素が行列状に２次元配置され、前記画素から信号を読み出す駆動を行う駆動信号を伝送する画素駆動線が画素行ごとに複数系統ずつ配線された画素アレイ部と、
異なる画素列で複数の画素行に対して前記複数系統の画素駆動線を通して前記駆動信号を同時に出力する行走査部と
を備える。
行走査部から、異なる画素列で複数の画素行に対して複数系統の画素駆動線を通して画素の駆動信号を同時に出力することで、異なる画素列で複数の画素行を同時に走査することができる。これにより、複数の画素行については１つの画素行の全画素ではなく、一部の画素から信号が読み出される。換言すれば、１つの画素行に着目とすると、信号読み出しの際に一部の画素の信号が間引かれる。この水平間引き読み出しにより、水平方向の信号数を削減できるために、水平間引き読み出しを行わない場合に比べてフレームレートを向上できるとともに、画素行を飛び越し走査する際に、画角が縮小するのを抑えることができる。
本発明による他の固体撮像装置は、
光電変換素子を含む画素が行列状に２次元配置され、前記画素から読み出される信号を伝送する信号線が画素列ごとに複数系統ずつ配線された画素アレイ部と、
複数の画素行に対して前記画素から信号を読み出す駆動を行う駆動信号を同時に出力する行走査部と
を備える。
行走査部から、複数の画素行に対して画素の駆動信号を同時に出力することで、複数の画素行から複数系統の信号線に画素の信号が読み出される。このとき、複数系統の信号線うちのいずれか１系統を画素列ごとに選択すると、複数の画素行については１つの画素行の全画素ではなく、一部の画素から信号が読み出される。換言すれば、１つの画素行に着目とすると、信号読み出しの際に一部の画素の信号が間引かれる。この水平間引き読み出しにより、水平方向の信号数を削減できるために、水平間引き読み出しを行わない場合に比べてフレームレートを向上できるとともに、画素行を飛び越し走査する際に、画角が縮小するのを抑えることができる。
本発明によれば、画素行を飛び越し走査する場合に、水平間引き読み出しを行うことにより、画角が縮小するのを抑えることができるために、撮像画像が横長になるのを防止することができる。
本発明が適用されるＣＭＯＳイメージセンサのシステム構成の概略を示すシステム構成図である。 単位画素の回路構成の一例を示す回路図である。 本発明の第１実施形態に係るＣＭＯＳイメージセンサのシステム構成の概略を示すシステム構成図である。 ２系統の画素駆動線に対する単位画素の接続例を示す結線図である。 ＲＧＢベイヤー配列のカラーコーディングを示す図である。 第１実施形態に係るＣＭＯＳイメージセンサにおける複数の画素行の同時走査モードの駆動例について動作説明図である。 第１実施形態に係るＣＭＯＳイメージセンサによる作用効果を説明する図である。 列走査順を変更する方法を採る場合の列走査部の構成の一例を示すブロック図である。 第１実施形態に係るＣＭＯＳイメージセンサにおける単一の画素行の走査モードの駆動例について動作説明図である。 本発明の第２実施形態に係るＣＭＯＳイメージセンサのシステム構成の概略を示すシステム構成図である。 第２実施形態に係るＣＭＯＳイメージセンサにおける複数の画素行の同時走査モードの駆動例について動作説明図である。 第２実施形態に係るＣＭＯＳイメージセンサにおける単一の画素行の走査モードの駆動例について動作説明図である。 本発明の第３実施形態に係るＣＭＯＳイメージセンサのシステム構成の概略を示すシステム構成図である。 本発明の第４実施形態に係るＣＭＯＳイメージセンサのシステム構成の概略を示すシステム構成図である。 裏面入射型の画素構造を示す断面図である。 本発明による電子機器の一例である撮像装置の構成例を示すブロック図である。
以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。

１．本発明が適用される固体撮像装置
２．第１実施形態（画素駆動線を画素行ごとに２系統設ける例）
３．第２実施形態（垂直信号線を画素列ごとに２系統設ける例）
４．第３実施形態（垂直画素加算の例）
５．第４実施形態（水平間引き読み出し＋垂直画素加算の例）
６．裏面入射型の画素構造
７．電子機器（撮像装置の例）
＜１．本発明が適用される固体撮像装置＞
（システム構成）
図１は、本発明が適用される固体撮像装置、例えばＸ−Ｙアドレス型固体撮像装置の一種であるＣＭＯＳイメージセンサのシステム構成の概略を示すシステム構成図である。ここで、ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、または部分的に使用して作成されたイメージセンサである。
本適用例に係るＣＭＯＳイメージセンサ１０は、半導体基板（以下、「チップ」と記述する場合もある）１１上に形成された画素アレイ部１２と、当該画素アレイ部１２と同じチップ１１上に集積された周辺回路部とを有する構成となっている。本例では、周辺回路部として、例えば、行走査部１３、カラム処理部１４、列走査部１５およびシステム制御部１６が設けられている。
画素アレイ部１２には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素（以下、単に「画素」と記述する場合もある）が行列状に２次元配置されている。単位画素の具体的な構成については後述する。
画素アレイ部１２にはさらに、行列状の画素配列に対して画素行ごとに画素駆動線１７が水平方向／行方向（画素行の画素の配列方向）に沿って配線され、画素列ごとに垂直信号線１８が垂直方向／列方向（画素列の画素の配列方向）に沿って配線されている。画素駆動線１７は、画素から信号を読み出す駆動を行う駆動信号を伝送する。図１では、画素駆動線１７について１本の配線として示しているが、１本に限られるものではない。画素駆動線１７の一端は、行走査部１３の各行に対応した出力端に接続されている。
行走査部１３は、シフトレジスタやアドレスデコーダ等によって構成され、画素アレイ部１２の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この行走査部１３はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１２の単位画素を行単位で順に選択走査する。単位画素から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換素子から不要な電荷が掃き出されることで、当該光電変換素子がリセットされる。そして、この掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積期間（露光期間）となる。
行走査部１３によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線１８の各々を通してカラム処理部１４に供給される。カラム処理部１４は、画素アレイ部１２の画素列ごとに、選択行の各画素から垂直信号線１８を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
具体的には、カラム処理部１４は、単位画素の信号を受けて当該信号に対して、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）によるノイズ除去や、信号増幅や、ＡＤ（アナログ−デジタル）変換等の信号処理を行う。ノイズ除去処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、ここで例示した信号処理は一例に過ぎず、信号処理としてはこれらに限られるものではない。
列走査部１５は、シフトレジスタやアドレスデコーダ等によって構成され、カラム処理部１４の画素列に対応する単位回路を順番に選択する。この列走査部１５による選択走査により、カラム処理部１４で信号処理された画素信号が順番に水平バス１９に出力され、当該水平バス１９を通してチップ１１の外部へ伝送される。
システム制御部１６は、チップ１１の外部から与えられるクロックや、動作モードを指令するデータなどを受け取り、また、本ＣＭＯＳイメージセンサ１０の内部情報などのデータを出力する。システム制御部１６さらには、各種のタイミング信号を生成するタイミングジェネレータを有し、当該タイミングジェネレータで生成された各種のタイミング信号を基に行走査部１３、カラム処理部１４および列走査部１５などの周辺回路部の駆動制御を行う。
（単位画素の回路構成）
図２は、単位画素２０の回路構成の一例を示す回路図である。図２に示すように、本回路例に係る単位画素２０は、光電変換部である例えばフォトダイオード２１に加えて、例えば転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の４つのトランジスタを有する構成となっている。
ここでは、４つのトランジスタ２２〜２５として、例えばＮチャネルのＭＯＳトランジスタを用いている。ただし、ここで例示した転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
この単位画素２０に対して、画素駆動線１７として、例えば、転送線１７１、リセット線１７２および選択線１７３の３本の駆動配線が同一画素行の各画素について共通に設けられている。これら転送線１７１、リセット線１７２および選択線１７３は、各一端が行走査部１３の各画素行に対応した出力端に画素行単位で接続されており、画素２０を駆動する駆動信号である転送パルスφＴＲＦ、リセットパルスφＲＳＴおよび選択パルスφＳＥＬを伝送する。
フォトダイオード２１は、アノード電極が負側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。増幅トランジスタ２４のゲート電極と電気的に繋がったノード２６をＦＤ（フローティングディフュージョン）部と呼ぶ。
転送トランジスタ２２は、フォトダイオード２１のカソード電極とＦＤ部２６との間に接続されている。転送トランジスタ２２のゲート電極には、高レベル（例えば、Ｖｄｄレベル）がアクティブ（以下、「Ｈｉｇｈアクティブ」と記述する）の転送パルスφＴＲＦが転送線１７１を介して与えられる。これにより、転送トランジスタ２２はオン状態となり、フォトダイオード２１で光電変換された光電荷をＦＤ部２６に転送する。
リセットトランジスタ２３は、ドレイン電極が画素電源Ｖｄｄに、ソース電極がＦＤ部２６にそれぞれ接続されている。リセットトランジスタ２３のゲート電極には、ＨｉｇｈアクティブのリセットパルスφＲＳＴがリセット線１７２を介して与えられる。これにより、リセットトランジスタ２３はオン状態となり、ＦＤ部２６の電荷を画素電源Ｖｄｄに捨てることによって当該ＦＤ部２６をリセットする。
増幅トランジスタ２４は、ゲート電極がＦＤ部２６に、ドレイン電極が画素電源Ｖｄｄにそれぞれ接続されている。そして、増幅トランジスタ２４は、リセットトランジスタ２３によってリセットした後のＦＤ部２６の電位をリセット信号（リセットレベル）Ｖｒｅｓｅｔとして出力する。増幅トランジスタ２４はさらに、転送トランジスタ２２によって信号電荷を転送した後のＦＤ部２６の電位を光蓄積信号（信号レベル）Ｖｓｉｇとして出力する。
選択トランジスタ２５は、例えば、ドレイン電極が増幅トランジスタ２４のソース電極に、ソース電極が垂直信号線１８にそれぞれ接続されている。選択トランジスタ２５のゲート電極には、Ｈｉｇｈアクティブの選択パルスφＳＥＬが選択線１７３を介して与えられる。これにより、選択トランジスタ２５はオン状態となり、単位画素２０を選択状態として増幅トランジスタ２４から出力される信号を垂直信号線１８に中継する。
なお、選択トランジスタ２５については、画素電源Ｖｄｄと増幅トランジスタ２４のドレインとの間に接続した回路構成を採ることも可能である。
また、単位画素２０としては、上記構成の４つのトランジスタからなる画素構成のものに限られるものではない。例えば、増幅トランジスタ２４と選択トランジスタ２５とを兼用した３つのトランジスタからなる画素構成のものなどであっても良く、その画素回路の構成は問わない。
＜２．第１実施形態＞
図３は、本発明の第１実施形態に係るＣＭＯＳイメージセンサ１０Ａのシステム構成の概略を示すシステム構成図であり、図中、図１と同等部分には同一符号を付して示している。
本実施形態に係るＣＭＯＳイメージセンサ１０Ａは、画素駆動線１７が画素行ごとに複数系統ずつ、例えば２系統ずつ配線された構成となっている。単位画素２０は、２系統の画素駆動線１７Ａ，１７Ｂに対して隣り合う２列を単位として接続されている。具体的には、図の左から１列目と２列目の画素列の各画素２０が画素駆動線１７Ａに、３列目と４列目の画素列の各画素２０が画素駆動線１７Ｂに、５列目と６列目の画素列の各画素２０が画素駆動線１７Ａに、……という接続関係となっている。
そして、単位画素２０は、２系統の画素駆動線１７Ａ，１７Ｂのいずれか一方を通して駆動されることになる。なお、図３では、２系統の画素駆動線１７Ａ，１７Ｂについて１本の配線として示しているが、単位画素２０が図２に示した画素構成の場合は、画素駆動線１７Ａ，１７Ｂはそれぞれ、例えば転送線１７１、リセット線１７２および選択線１７３の３本の配線からなる。
画素駆動線１７Ａ，１７Ｂに対する各画素２０の接続に当たっては、直接結線しても良いし、チップ１１のサイズに余裕があればスイッチを介在させる接続構成を採ることも可能である。一例として、結線の対象となる画素駆動線１７が転送線１７１（１７１Ａ，１７１Ｂ）の場合について、図４を用いて具体的に説明する。
図４において、直接結線（Ａ）の場合には、図２および図３と同様に、隣り合う２列を単位として転送トランジスタ２２のゲート電極を転送線１７１Ａ，１７１Ｂに対して直接結線する。スイッチを介在させる接続（Ｂ）の場合には、全画素行について転送トランジスタ２２のゲート電極を転送線１７１Ａ，１７１Ｂに対してスイッチＳＷを介して接続する。
そして、スイッチＳＷを例えば図４（Ｂ）に示すような切り替え状態にすることで、図４（Ａ）と同じ接続関係とすることができる。すなわち、スイッチＳＷを介在させる接続例（Ｂ）によれば、スイッチＳＷの切替えによって転送線１７１Ａ，１７１Ｂのいずれに転送トランジスタ２２のゲート電極を接続するかを選択できる。したがって、転送線１７１Ａ，１７１Ｂと単位画素２０との接続の組み替えを自由に行うことができる。
画素行ごとに２系統の画素駆動線１７Ａ，１７Ｂが配線されているのに対して、行走査部１３は、単一の画素行を走査するモードと、複数の画素行を同時に走査するモードとを選択的にとることが可能な構成となっている。このモードの切り替えは、外部からの指定に基づくシステム制御部１６による制御の下に行われる。
単一の画素行の走査モードの場合には、行走査部１３は、当該単一の画素行に対して２系統の画素駆動線１７Ａ，１７Ｂを通して駆動信号（転送パルスφＴＲＦ、リセットパルスφＲＳＴおよび選択パルスφＳＥＬ）を同時に出力する。この行走査部１３による行走査によれば、従来と同様にして、画素行ごと順番に読み出し行を選択しつつ当該選択行の各画素から信号を読み出すことができる。
複数の画素行の同時走査モードの場合には、行走査部１３は、複数の画像行、本例では２行の画素行に対して、２系統の画素駆動線１７Ａ，１７Ｂを通して駆動信号（転送パルスφＴＲＦ、リセットパルスφＲＳＴおよび選択パルスφＳＥＬ）を同時に出力する。この行走査部１３による行走査によれば、画素列ごとに画素信号を読み出す読み出し行を選択できる。その結果、本例の場合には、異なる画素列で２行同時読み出しを行うことができる。
２行の画素行に対する駆動信号の同時出力については、行走査部１３において、同時読み出しの対象となる画素行のアドレスを２つ指定したり、指定アドレスは１つにして間引き数（行数）や同時選択数などを指定したりすることで容易に実現できる。ここでのアドレス指定の例では、アドレスデコーダを用いて行走査部１３を構成する場合を前提としている。
ただし、シフトレジスタを用いて行走査部１３を構成する場合にも複数の画素行に対して駆動信号を同時に出力することが可能である。具体的には、例えば２つの画素行を同時選択する場合にはシフトレジスタを２つ用いて行走査部１３を構成し、同時読み出しの対象となる２つの画素行間の走査時間差分だけ２つのシフトレジスタの走査開始タイミングをずらすことによって実現できる。いずれの場合にも、行走査部１３は、１本の垂直信号線１８上に複数の画素２０の信号が同時に読み出されないように各画素２０を駆動する。
カラム処理部１４は、画素列ごとにアナログ画素信号をディジタル信号にＡＤ変換するカラムＡＤ変換方式を採っている。カラムＡＤ変換方式のカラム処理部１４は、少なくとも比較器１４１およびカウンタ１４２を有する回路構成のＡＤ変換回路１４０を単位回路とし、当該ＡＤ変換回路１４０が画素アレイ部１２の画素列に対応して配置された構成となっている。
カラムＡＤ変換方式の場合には、ＣＭＯＳイメージセンサ１０Ａは、カラム処理部１４に対して与える参照信号を生成する参照信号生成部３０を有する。この参照信号生成部３０は、例えばＤＡ（ディジタル−アナログ）変換回路等によって構成され、ある傾きを持った線形に変化するスロープ波形（いわゆる、ランプ（ＲＡＭＰ）波形）の参照信号ＲＥＦを生成する。この参照信号ＲＥＦは、比較器１４１の一方の入力端子（例えば、非反転入力端子）に対して全画素列共通に与えられる。
比較器１４１は、他方の入力端子（例えば、反転入力端子）に垂直信号線１８を通して与えられるアナログ画素信号を参照信号ＲＥＦと画素列毎に比較する。このとき同時に、カウンタ１４２がカウント動作を開始する。カウンタ１４２は、例えばアップ（Ｕ）／ダウン（Ｄ）カウンタからなり、一定周期のクロックに同期してカウント動作を行う。
比較器１４１は、アナログ画素信号と参照信号ＲＥＦとが交差すると、その出力が反転する。カウンタ１４２は、比較器１４１の出力の反転タイミングでカウント動作を停止する。そして、カウンタ１４２の最終的なカウント値が、アナログ画素信号の大きさに応じたディジタルデータ（画素データ）となる。このディジタルデータは、列走査部１５による列走査により、当該列走査に同期して順にオンする水平走査スイッチ（図示せず）を通して水平バス１９に順次読み出される。
（複数の画素行の同時走査モード）
続いて、複数の画素行を同時に走査するモードの場合のＣＭＯＳイメージセンサ１０Ａの具体的な駆動例について説明する。
ここでは、画素アレイ部１２上に配されるカラーフィルタのカラーコーディングが、例えば図５に示すように、Ｒ（赤）Ｇ（緑）Ｂ（青）ベイヤー配列の場合を例に挙げて、図６の動作説明図を用いて説明する。図６には、図面の簡略化のために、垂直４画素×水平４画素の画素配列を示している。また、図６では、読み出し対象の画素を太線で囲って示している。
本動作説明では、一例として、３つの画素行を単位とし、３行のうちの２行を読み飛ばし、残りの１行の画素から信号を読み出す垂直１／３間引き読み出しを行うものとする。垂直間引き読み出しを行うことで、垂直読み出し本数（行数／ライン数）を削減できるために、垂直間引き読み出しを行わない場合に比べて高速撮像を実現できる。
垂直１／３間引き読み出しを行う場合、行走査部１３は、上から１行目と４行目の画素行に対して、一方の画素駆動線１７Ａを通して駆動信号（転送パルスφＴＲＦ、リセットパルスφＲＳＴおよび選択パルスφＳＥＬ）を同時に出力する。
この行走査部１３による行走査により、１行目の画素行からは２画素おきにＲ画素の信号とＧ画素の信号が読み出され、４行目の画素行からは２画素おきにＧ画素の信号とＢ画素の信号が読み出される。すなわち、垂直１／３間引き読み出しに加えて、２行同時読み出しによって水平２／４間引き読み出しが行われる。
上述したように、画素行ごとに例えば２系統の画素駆動線１７Ａ，１７Ｂを配線し、これら画素駆動線１７Ａ，１７Ｂに対して隣り合う２列を単位として各画素２０を接続することで、異なる画素列で２つの画素行を同時に走査することができる。これにより、上記の例では、垂直１／３間引き読み出しを行いつつ水平２／４間引き読み出しを行うことができる。
そして、水平２／４間引き読み出しにより、１つの画素行に着目とすると、水平方向の画素の読み出し数は半分になるために、水平間引き読み出しを行わない場合に比べてフレームレートを向上できる。しかも、水平方向の画素の読み出し数を削減できることで、水平間引き読み出しを行わない場合のように画角が縮小するように不具合をなくすことができるために、撮像画像が横長になるのを防止できる。
なお、本動作例では、２行同時読み出しを行う場合を例に挙げて説明したが、２行同時読み出しに限られるものではない。そして、３行同時読み出しの場合には水平方向の画素の読み出し数を１／３に削減でき、４行同時読み出しの場合には水平方向の画素の読み出し数を１／４に削減できることになる。
また、本動作例では、垂直読み出し本数（行数／ライン数）を削減するのに、一定の行周期で画素行を読み飛ばす垂直間引き読み出しの手法を用いる場合を例に挙げたが、この手法に限られるものではない。例えば、垂直方向の特定の領域の画素の信号を読み出す垂直切出しの手法を用いたり、垂直間引き読み出しの手法と垂直切出しの手法とを併用したりすることも可能である。
因みに、水平間引きを行わない従来手法で、垂直方向の画素領域の１／２を切り出す垂直切り出しを行い、この切り出し領域において垂直１／５間引き読出しを行う場合は、図７（Ａ）に示すように、画角が縮小する不具合が発生する。
これに対して、垂直切り出しを行わず、垂直１／５間引き読出しを行いつつ水平２／４間引き読出しを行うことで、図７（Ｂ）に示すように、従来手法に比べて画角を向上できる。また、垂直方向の画素領域の２／３を切り出す垂直切り出しを行い、この切り出し領域において垂直１／３間引き読出しを行いつつ水平２／４間引き読出しを行う場合は、図７（Ｃ）に示すように、従来手法に比べて画角および垂直解像度を向上できる。
行走査部１３による行走査によって読み出されたアナログ画素信号は、ＡＤ変換回路１４０でディジタルデータに変換され、しかる後列走査部１５による列走査によって水平バス１９を通してチップ１１の外部へ出力される。この列走査部１５による列走査の際に、端から順に走査すると、２行に跨って画素データが出力される。
具体的には、図６の例の場合には、１行目のＲ画素のデータとＧ画素のデータが順次出力され、次いで４行目のＧ画素のデータとＢ画素のデータが順次出力され、以降、１行目のＲ，Ｇの２画素のデータと４行目のＧ，Ｂの２画素のデータとが交互に出力される。これらの信号は、チップ１１の外部に設けられたデータ処理部（例えば、ＤＳＰ(Digital Signal Processor)回路）に供給される。
後段のデータ処理部は、２行に跨って出力される画素データに対して２行に跨った出力に対応した信号処理を行う。具体的には、一例として、行ごとの信号処理については２行分の画素データを読み出した後に行うようにすれば良い。
また、通常の１行読み出しと２行同時読み出しに対するデータ処理部の親和性を高めたい場合は、次のような方法を採るようにすれば良い。すなわち、ラインメモリやフレームメモリ等の画像メモリを用いて当該画像メモリに画素データを一旦蓄積し、画素データを画素行順に並び替えて出力する方法や、列走査順を変更することで画素行順に画素データを出力する方法などを採るようにすれば良い。
後者の方法、即ち列走査順を変更する方法を採る場合の列走査部１５の構成の一例を図８に示す。図８には、垂直４画素×水平８画素の画素配列を示している。図８では、読み出し対象の画素を太線で囲って示している。
水平８画素の画素配列の場合には、列走査部１５は４個のフリップフロップ１５１〜１５４を用いる構成となる。すなわち、２行同時読み出しの場合には、列走査部１５は、水平方向の画素数の１／２の数のフリップフロップを用いて構成されることになる。
また、２つ目以降のフリップフロップ１５２〜１５４の入力側には入力パルスを選択するスイッチ１５５〜１５７が設けられる。これらスイッチ１５５〜１５７は、前段のフリップフロップ１５１〜１５３の各出力パルスを“０”入力とする。そして、２段目のスイッチ１５５は３段目のフリップフロップ１５３の出力パルスを、２段目のスイッチ１５６は１段目のフリップフロップ１５１の出力パルスを、３段目のスイッチ１５７は２段目のフリップフロップ１５２の出力パルスをそれぞれ“１”入力とする。
上記構成の列走査部１５において、初段のフリップフロップ１５１にはスタートパルスφＳＴが入力され、フリップフロップ１５２〜１５４は水平クロックφＣＫに同期してシフト動作を行う。スタートパルスφＳＴおよび水平クロックφＣＫは、システム制御部１６から与えられる。
ここで、スイッチ１５５〜１５７が全て“０”側の入力に設定されている場合には、フリップフロップ１５２〜１５４から順にシフトパルスが出力され、これらシフトパルスが水平走査パルスとしてカラム処理部１４に与えられることによって列走査が行われる。そして、この列走査部１５による列走査により、１行目と４行目が２列単位で交互に走査される。この列走査の場合は、先述したように、画素データが１行目と４行目の２行に跨って出力されることになる。
一方、スイッチ１５５〜１５７が全て“１”側の入力に設定されている場合は、初段のフリップフロップ１５１の出力パルスが３段目のフリップフロップ１５３に入力される。また、３段目のフリップフロップ１５３の出力パルスが２段目のフリップフロップ１５２に入力され、２段目のフリップフロップ１５２の出力パルスが４段目のフリップフロップ１５４に入力される。
これにより、フリップフロップ１５１→フリップフロップ１５３→フリップフロップ１５２→フリップフロップ１５４の順に各段からシフトパルスが出力され、これらシフトパルスが水平走査パルスとなることによって列走査が行われる。そして、この列走査部１５による列走査により、先ず１行目が２画素おき（２列飛び）に走査し、次いで４行目が２画素おきに走査することで、画素データを画素行順に出力できることになる。
（単一の画素行の走査モード）
先述したように、行走査部１３は、複数の画素行を同時に走査するモードに加えて、水平間引き読み出しを行うことなく、１行ずつ順に画素行を走査するモードを選択的にとることができる。この単一の画素行を走査するモードの場合のＣＭＯＳイメージセンサ１０Ａの具体的な駆動例について説明する。
行走査部１３は、単一の画素行に対して２つの駆動信号（転送パルスφＴＲＦ、リセットパルスφＲＳＴおよび選択パルスφＳＥＬ）を同時に出力し、当該２つの駆動信号を２系統の画素駆動線１７Ａ，１７Ｂを通して各画素２０に与える。この行走査部１３による行走査により、従来の一行全列読み出しを実現できる。
具体的には、行走査部１３は先ず、１行目に対して２つの駆動信号を同時に出力する。これにより、図９（Ａ）に示すように、１行目のＲＧＲＧ…の各画素の信号が一斉に垂直信号線１８を通して読み出される。行走査部１３は次に、２行目に対して２つの駆動信号を同時に出力することで、図９（Ｂ）に示すように、２行目のＧＢＧＢ…の各画素の信号が一斉に垂直信号線１８を通して読み出される。
以降同様にして、３行目、４行目、…と順に行走査部１３による行走査を行うことにより、水平間引き読み出しを行うことなく、１行ずつ順に全列について画素２０から信号を読み出すことができる。なお、図９（Ａ），（Ｂ）では、読み出し対象の画素を太線で囲って示している。
＜３．第２実施形態＞
図１０は、本発明の第２実施形態に係るＣＭＯＳイメージセンサ１０Ｂのシステム構成の概略を示すシステム構成図であり、図中、図３と同等部分には同一符号を付して示している。
本実施形態に係るＣＭＯＳイメージセンサ１０Ｂは、垂直信号線１８が画素列ごとに複数系統ずつ、例えば２系統（２本）ずつ配線された構成となっている。単位画素２０は、２系統の垂直信号線１８Ａ，１８Ｂに対して画素行ごとに交互に接続されている。具体的には、図の上から１行目の画素行の各画素２０が垂直信号線１８Ａに、２行目の画素行の各画素２０が垂直信号線１８Ｂに、３行目の画素行の各画素２０が垂直信号線１８Ａに、……という接続関係となっている。
画素駆動線１７は、画素行ごとに１系統ずつ配線されている。この画素駆動線１７に対して、単位画素２０は画素行ごとに接続されている。なお、図１０では、１系統の画素駆動線１７について１本の配線として示しているが、単位画素２０が図２に示した画素構成の場合は、画素駆動線１７は、例えば転送線１７１、リセット線１７２および選択線１７３の３本の配線からなる。
垂直信号線１８Ａ，１８Ｂに対する各画素２０の接続に当たっては、第１実施形態における画素駆動線１７Ａ，１７の場合と同様に、直接結線しても良いし、チップ１１のサイズに余裕があればスイッチを介在させる接続構成を採ることも可能である。垂直信号線１８Ａ，１８Ｂに対する画素２０の接続箇所は、単位画素２０が図２に示した画素構成の場合は、選択トランジスタ２５のソース電極となる。
そして、単位画素２０と垂直信号線１８Ａ，１８Ｂとの間にスイッチを介在させる場合には、全画素列について選択トランジスタ２５のソース電極を垂直信号線１８Ａ，１８Ｂに対してスイッチを介して接続する。このように、単位画素２０と垂直信号線１８Ａ，１８Ｂとの間にスイッチを介在させることで、当該スイッチの切替えによって垂直信号線１８Ａ，１８Ｂのいずれに単位画素２０を接続するかを選択できる。したがって、垂直信号線１８Ａ，１８Ｂと単位画素２０との接続の組み替えを自由に行うことができる。
画素列ごとに２系統の垂直信号線１８Ａ，１８Ｂが配線されているのに対して、行走査部１３は、単一の画素行を走査するモードと、複数の画素行を同時に走査するモードとを選択的にとることが可能な構成となっている。このモードの切り替えは、外部からの指定に基づくシステム制御部１６による制御の下に行われる。
単一の画素行の走査モードの場合には、行走査部１３は、画素行ごとに順番に駆動信号（転送パルスφＴＲＦ、リセットパルスφＲＳＴおよび選択パルスφＳＥＬ）を出力することによって行走査を実行する。この行走査部１３による行走査によれば、従来と同様にして、画素行ごと順番に読み出し行を選択しつつ当該選択行の各画素から信号を読み出すことができる。
複数の画素行の同時走査モードの場合には、行走査部１３は、異なる垂直信号線１８Ａ／１８Ｂに接続されている２行の画素行に対して駆動信号（転送パルスφＴＲＦ、リセットパルスφＲＳＴおよび選択パルスφＳＥＬ）を同時に出力することによって行走査を実行する。この行走査部１３による行走査により、一方の画素行の各画素２０の信号は一方の垂直信号線１８Ａに読み出され、他方の画素行の各画素２０の信号は他方の垂直信号線１８Ｂに読み出されてカラム処理部１４へ供給される。
２行の画素行に対する駆動信号の同時出力については、第１実施形態の場合と同様に、行走査部１３において、同時読み出しの対象となる画素行のアドレスを２つ指定したり、指定アドレスは１つにして間引き数（行数）や同時選択数などを指定したりすることで容易に実現できる。
カラム処理部１４は、第１実施形態の場合と同様に、画素列ごとにアナログ画素信号をディジタル信号にＡＤ変換するカラムＡＤ変換方式を採っている。本実施形態に係るカラム処理部１４は、少なくとも比較器１４１およびカウンタ１４２を有する回路構成のＡＤ変換回路１４０の前段、具体的には比較器１４１の反転入力端子側に選択スイッチ１４３を有する構成となっている。
選択スイッチ１４３は、２つの固定接点が２系統の垂直信号線１８Ａ，１８Ｂにそれぞれ接続され、可動接点が比較器１４１の反転入力端子に接続されている。そして、選択スイッチ１４３は、垂直信号線１８Ａ，１８Ｂのいずれか一方によって伝送されるアナログ画素信号を比較器１４１の反転入力端子に与える。選択スイッチ１４３による垂直信号線１８Ａ／１８Ｂの選択は、外部からの指定に基づくシステム制御部１６による制御によって行うことができる。
垂直信号線１８が２系統の本例の場合には、選択スイッチ１４３は、隣り合う２つの画素列を単位として、垂直信号線１８Ａ，１８Ｂのいずれか一方を選択するようになっている。具体的には、選択スイッチ１４３は、１列目、２列目の画素列では垂直信号線１８Ａを、３列目、４列目の画素列では垂直信号線１８Ｂを、５列目、６列目の画素列では垂直信号線１８Ａを、……という具合に、２つの画素列を単位として交互に選択するようになっている。
すなわち、選択スイッチ１４３は、複数系統の垂直信号線１８によって伝送される複数系統の信号について複数の画素列単位で異なる系統の信号を選択する作用を為す（その詳細については後述する）。先述した複数の画素行の同時走査モードでの行走査部１３による２行の画素行に対する駆動信号の同時出力と、選択スイッチ１４３による垂直信号線１８Ａ，１８Ｂの選択により、画素列ごとに画素信号を読み出す読み出し行を選択できる。その結果、本例の場合には、異なる画素列で２行同時読み出しを行うことができる。
（複数の画素行の同時走査モード）
続いて、複数の画素行を同時に走査するモードの場合のＣＭＯＳイメージセンサ１０Ｂの具体的な駆動例について、図１１の動作説明図を用いて説明する。
ここでも、画素アレイ部１２上に配されるカラーフィルタのカラーコーディングが、ＲＧＢベイヤー配列（図５参照）であるとする。図１１には、図面の簡略化のために、垂直４画素×水平４画素の画素配列を示している。また、図１１では、読み出し対象の画素を太線で囲って示している。
本動作説明では、一例として、３つの画素行を単位とし、３行のうちの２行を読み飛ばし、残りの１行の画素から信号を読み出す垂直１／３間引き読み出しを行うものとする。第１実施形態でも述べたように、垂直間引き読み出しを行うことによって垂直読み出し本数（行数／ライン数）を削減できるために、垂直間引き読み出しを行わない場合に比べて高速撮像を実現できる。
垂直１／３間引き読み出しを行う場合、行走査部１３は、上から１行目と４行目の画素行に対して、画素駆動線１７を通して駆動信号（転送パルスφＴＲＦ、リセットパルスφＲＳＴおよび選択パルスφＳＥＬ）を同時に出力する。
この行走査部１３による行走査により、１行目の画素行からはＲＧＲＧ…の繰返しの各画素の信号が１行分垂直信号線１８Ａに読み出され、４行目の画素行からはＧＢＧＢ…の繰返しの各画素の信号が１行分垂直信号線１８Ｂに読み出される。このとき、１列目、２列目、５列目、６列目、……の２列おきの選択スイッチ１４３が垂直信号線１８Ａを、３列目、４列目、７列目、８列目、……の２列おきの選択スイッチ１４３が垂直信号線１８Ｂをそれぞれ選択した状態にある。
これにより、行走査部１３による１行目、４行目の同時走査時には、最終的に、１行目の画素行については、選択スイッチ１４３によって２画素おきにＲ画素の信号とＧ画素の信号が読み出される。また、４行目の画素行については、選択スイッチ１４３によって２画素おきにＧ画素の信号とＢ画素の信号が読み出される。すなわち、垂直１／３間引き読み出しに加えて、２行同時読み出しによって水平２／４間引き読み出しが行われる。
上述したように、画素列ごとに配線された例えば２系統の垂直信号線１８Ａ，１８Ｂを選択スイッチ１４３によって隣り合う２列を単位として交互に選択することで、異なる画素列で２つの画素行の画素２０から同時に信号を読み出すことができる。これにより、上記の例では、垂直１／３間引き読み出しを行いつつ水平２／４間引き読み出しを行うことができる。
そして、水平２／４間引き読み出しにより、１つの画素行に着目とすると、水平方向の画素の読み出し数は半分になるために、水平間引き読み出しを行わない場合に比べてフレームレートを向上できる。しかも、水平方向の画素の読み出し数を削減できることで、水平間引き読み出しを行わない場合のように画角が縮小するように不具合をなくすことができるために、撮像画像が横長になるのを防止できる。
なお、本動作例では、２行同時読み出しを行う場合を例に挙げて説明したが、２行同時読み出しに限られるものではない。そして、３行同時読み出しの場合には水平方向の画素の読み出し数を１／３に削減でき、４行同時読み出しの場合には水平方向の画素の読み出し数を１／４に削減できることになる。
また、本動作例では、垂直読み出し本数（行数／ライン数）を削減するのに、一定の行周期で画素行を読み飛ばす垂直間引き読み出しの手法を用いる場合を例に挙げたが、この手法に限られるものではない。例えば、垂直方向の特定の領域の画素の信号を読み出す垂直切出しの手法を用いたり、垂直間引き読み出しの手法と垂直切出しの手法とを併用したりすることも可能である。これらの手法を採った場合の作用効果については、第１実施形態の場合を同様である（図７参照）。
後段のデータ処理部は、第１実施形態の場合と同様に、２行に跨って出力される画素データに対して２行に跨った出力に対応した信号処理を行うことになる。具体的には、一例として、行ごとの信号処理については２行分の画素データを読み出した後に行うようにすれば良い。
また、通常の１行読み出しと２行同時読み出しに対するデータ処理部の親和性を高めたい場合は、ラインメモリやフレームメモリ等の画像メモリを用いて当該画像メモリに画素データを一旦蓄積し、画素データを画素行順に並び替えて出力するようにすれば良い。または、図８に示した構成例の列走査部を用いて、列走査順を変更することによって画素行順に画素データを出力するようにすれば良い。
（単一の画素行の走査モード）
先述したように、行走査部１３は、複数の画素行を同時に走査するモードに加えて、水平間引き読み出しを行うことなく、１行ずつ順に画素行を走査するモードを選択的にとることができる。この単一の画素行を走査するモードの場合のＣＭＯＳイメージセンサ１０Ｂの具体的な駆動例について説明する。
行走査部１３は、１行目から順番に単一の画素行に対して駆動信号（転送パルスφＴＲＦ、リセットパルスφＲＳＴおよび選択パルスφＳＥＬ）を出力し、当該駆動信号を１系統の画素駆動線１７を通して各画素２０に与える。
この行走査部１３による走査に同期して、システム制御部１６は、選択スイッチ１４３が同じ行では同じ垂直信号線１８Ａ／１８Ｂを選択するように、当該選択スイッチ１４３の切り替え制御を行う。
具体的には、システム制御部１６は、奇数行の画素行の走査時には、図１２（Ａ）に示すように、選択スイッチ１４３が垂直信号線１８Ａを選択するように、当該選択スイッチ１４３の切り替え制御を行う。また、システム制御部１６は、偶数行の画素行の走査時には、図１２（Ｂ）に示すように、選択スイッチ１４３が垂直信号線１８Ｂを選択するように、当該選択スイッチ１４３の切り替え制御を行う。
これにより、奇数行の画素行の走査時には、奇数行の画素行からはＲＧＲＧ…の繰返しの各画素の信号が１行分垂直信号線１８Ａに読み出され、選択スイッチ１４３を介してカラム処理部１４に供給される。また、偶数行の画素行の走査時には、ＧＢＧＢ…の繰返しの各画素の信号が１行分垂直信号線１８Ｂに読み出され、選択スイッチ１４３を介してカラム処理部１４に供給される。
以上により、従来の一行全列読み出しを実現できる。すなわち、水平間引き読み出しを行うことなく、１行ずつ順に全列について画素２０から信号を読み出すことができる。なお、図１２（Ａ），（Ｂ）では、読み出し対象の画素を太線で囲って示している。
＜４．第３実施形態＞
図１３は、本発明の第３実施形態に係るＣＭＯＳイメージセンサ１０Ｃのシステム構成の概略を示すシステム構成図であり、図中、図１０と同等部分には同一符号を付して示している。
第２実施形態に係るＣＭＯＳイメージセンサ１０Ｂは、画素列ごとに例えば２系統の垂直信号線１８Ａ，１８Ｂが配線されている。そして、垂直信号線１８Ａ，１８Ｂを選択スイッチ１４３によって隣り合う２列を単位として交互に選択し、異なる画素列で２つの画素行の画素２０から同時に信号を読み出すことで、垂直間引き読み出しを行いつつ水平間引き読み出しを行うようにしている。
本実施形態に係るＣＭＯＳイメージセンサ１０Ｃは、画素列ごとに複数系統、例えば２系統の垂直信号線１８Ａ，１８Ｂが配線され、２つの画素行の画素２０から同時に信号を読み出す点で第２実施形態に係るＣＭＯＳイメージセンサ１０Ｂと同じである。これに加えて、本実施形態に係るＣＭＯＳイメージセンサ１０Ｃは、垂直信号線１８Ａの終端に直列に接続されたコンデンサ１４４およびスイッチ１４５と、垂直信号線１８Ｂの終端に直列に接続されたコンデンサ１４６およびスイッチ１４７を有している。
スイッチ１４５，１４７の各出力端は比較器１４１の反転入力端子に共通に接続されている。すなわち、垂直信号線１８Ａ，１８Ｂの各終端は、コンデンサ１４４，１４６によってスイッチ１４５，１４７を介してＡＣ結合されている。そして、垂直信号線１８Ａ，１８Ｂを通して同時に読み出される垂直方向の２画素の信号がコンデンサ１４４，１４６に蓄積されることで、当該２画素間で信号が加算されることになる。
本例では、奇数行の各画素が垂直信号線１８Ａに接続され、偶数行の各画素が垂直信号線１８Ｂに接続されている。したがって、スイッチ１４５，１４７が共にオン（閉）状態にあるときは、行走査部１３による行走査によって垂直方向で隣り合う２行間で２画素加算（垂直２画素加算）が行われることになる。この場合の垂直２画素加算は、カラーフィルタがモノクロフィルタの場合に実行すると良い。
ここでは、奇数行と偶数行間で垂直画素加算を行う場合を例に挙げたが、垂直信号線１８Ａ，１８Ｂに対する各画素行の接続関係を変更することで、奇数行同士の垂直加算や、偶数行同士の垂直加算も可能である。この垂直加算は、カラーフィルタが先述したベイヤー配列（図５参照）の場合に有用なものとなる。
因みに、行走査部１３による行走査に同期してスイッチ１４５，１４７を交互にオン／オフ駆動することで、従来の一行全列読み出しを実現できる。すなわち、水平間引き読み出しを行うことなく、１行ずつ順に全列について画素２０から信号を読み出すことができる。行走査に同期したスイッチ１４５，１４７のオン／オフ駆動は、システム制御部１６による制御の下に実行される。
上述したように、第３実施形態に係るＣＭＯＳイメージセンサ１０Ｃによれば、垂直信号線１８を画素列ごとに複数系統配線し、当該複数系統の垂直信号線１８に複数行の各画素の信号を同時に読み出すことで、複数の画素行間で垂直加算することができる。この垂直加算により、信号レベルを増大できるために感度の向上を図ることができる。
ところで、このような垂直方向の画素間での信号加算は、例えばＡＤ変換回路１４０で行うことも可能である。しかし、ＡＤ変換回路１４０で信号加算を行うとした場合、ＡＤ変換処理を２回行う必要があるためにＡＤ変換時間が増加し、フレームレートの低下を引き起こす要因となる。これに対して、コンデンサ１４４，１４６によるアナログ加算にて信号加算を行うと、非加算時と同じＡＤ変換時間で良いために、フレームレートを落とすことなく感度を向上できる利点がある。
＜５．第４実施形態＞
図１４は、本発明の第４実施形態に係るＣＭＯＳイメージセンサ１０Ｄのシステム構成の概略を示すシステム構成図であり、図中、図１０および図１３と同等部分には同一符号を付して示している。
本実施形態に係るＣＭＯＳイメージセンサ１０Ｄは、実施形態２に係るＣＭＯＳイメージセンサ１０Ｂの機能と、実施形態３に係るＣＭＯＳイメージセンサ１０Ｃの機能とを併せ持つ構成となっている。先述したように、実施形態２に係るＣＭＯＳイメージセンサ１０Ｂは、垂直間引き読み出しを行いつつ水平間引き読み出しを行う機能を持っている。実施形態３に係るＣＭＯＳイメージセンサ１０Ｃは、垂直加算によって感度を向上する機能を持っている。
すなわち、これらの実施形態２，３に係るＣＭＯＳイメージセンサ１０Ｃ，１０Ｄの機能は独立した機能である。そして、この独立した機能を組み合わせたのが、本実施形態に係るＣＭＯＳイメージセンサ１０Ｄである。すなわち、本実施形態に係るＣＭＯＳイメージセンサ１０Ｄは、異なる画素列で例えば２つの画素行の各画素から同時に信号を読み出て水平間引き読み出しを行うとともに、例えば２つの画素行間で垂直加算を行う構成となっている。
具体的には、本実施形態に係るＣＭＯＳイメージセンサ１０Ｄは、画素列ごとに例えば４系統（４本）の垂直信号線１８Ａ，１８Ｂ，１８Ｃ，１８Ｄが配線されている。垂直信号線１８Ａの終端にはコンデンサ１４４とスイッチ１４５が直列に接続されている。垂直信号線１８Ｂの終端にはコンデンサ１４６とスイッチ１４７が直列に接続されている。スイッチ１４５，１４７の各出力端は共通に接続されている。
垂直信号線１８Ｃの終端にはコンデンサ１４８とスイッチ１４９が直列に接続されている。垂直信号線１８Ｄの終端にはコンデンサ１５０とスイッチ１５１が直列に接続されている。スイッチ１４９，１５１の各出力端は共通に接続されている。そして、比較器１４１の反転入力端子側に選択スイッチ１４３が設けられている。
選択スイッチ１４３の２つの固定接点は、スイッチ１４５，１４７の共通接続ノードとスイッチ１４９，１５１の共通接続ノードにそれぞれ接続されている。ここで、選択スイッチ１４３は、第２，第３実施形態での動作説明から明らかなように、コンデンサによる加算処理によって得られる複数系統の信号について複数の画素列単位で異なる系統の信号を選択して出力する作用を為す。
上記構成の第４実施形態に係るＣＭＯＳイメージセンサ１０Ｄによれば、異なる画素列で複数の画素行の各画素から同時に信号を読み出て水平間引き読み出しを行って画角を向上するとともに、複数の画素行間で垂直加算を行って感度を向上することができる。
以上説明した第１〜第４実施形態に係るＣＭＯＳイメージセンサ１０Ａ〜１０Ｄは、画素行ごとまたは画素列ごとに複数系統の配線を有する構成となるために、画素アレイ部１３の配線が増える。その結果、単位画素２０への入射光量が減少するために感度低下が懸念される。ただし、この懸念については、配線層側から入射光を取り込む表面入射型の画素構造ではなく、配線層と反対側から入射光を取り込む裏面入射型の画素構造とすることで解消することができる。
＜６．裏面入射型の画素構造＞
図１５は、裏面入射型の画素構造の一例を示す断面図である。ここでは、２画素分の断面構造を示している。
図１５において、シリコン部４１には、フォトダイオード４２や画素トランジスタ４３が形成される。すなわち、シリコン部４１は素子形成部である。ここで、フォトダイオード４２は図２のフォトダイオード２１に相当する。また、画素トランジスタ４３は図２のトランジスタ２２〜２５に相当する。
シリコン部４１の一方の面側には、層間膜４４を介してカラーフィルタ４５が作り込まれる。これにより、シリコン部４１の一方の面側から入射する光は、カラーフィルタ４５を経由してフォトダイオード４２の受光面に導かれる。一方、シリコン部４１の他方の面側には、層間絶縁膜４６内に画素トランジスタ４３のゲート電極や金属配線が多層配線されてなる配線層４７が形成される。配線層４７のシリコン部４１と反対側の面には、接着剤４８によって支持基板４９が貼り付けられる。
上記の画素構造において、フォトダイオード４２や画素トランジスタ４３が形成されるシリコン部４１の配線層４７側を表面側と呼び、シリコン部４１の配線層４７と反対側を裏面側と呼ぶこととする。このような定義の下に、本画素構造は、シリコン部４１の裏面側から入射光を取り込むことになるため裏面入射型の画素構造となる。
この裏面入射型の画素構造によれば、配線層４７と反対の面側から入射光を取り込むため、開口率を１００％とすることができる。また、入射光を取り込む側に配線層４７が存在しないため、オンチップレンズを用いなくても入射光をフォトダイオード４２の受光面に集光できる。しかも、第１〜第４実施形態に係るＣＭＯＳイメージセンサ１０Ａ〜１０Ｄのように、画素行ごとまたは画素列ごとに複数系統の配線を有する構成を採っても、単位画素のサイズを小さくしなくて済むために感度低下の懸念もない。
＜７．電子機器＞
本発明に係る固体撮像装置は、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に搭載して用いることができる。電子機器としては、デジタルスチルカメラやビデオカメラ等の撮像装置（カメラシステム）や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機などが挙げられる。なお、電子機器に搭載されるカメラモジュールを撮像装置とする場合もある。
（撮像装置）
図１６は、本発明に係る電子機器の一つである例えば撮像装置の構成の一例を示すブロック図である。図１６に示すように、本発明に係る撮像装置１００は、レンズ群１０１等を含む光学系、撮像素子１０２、カメラ信号処理部であるＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
レンズ群１０１は、被写体からの入射光（像光）を取り込んで撮像素子１０２の撮像面上に結像する。撮像素子１０２は、レンズ群１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子１０２として、第１〜第４実施形態に係るＣＭＯＳイメージセンサ等の固体撮像装置を用いることができる。
表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、撮像素子１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像素子１０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disc)等の記録媒体に記録する。
操作系１０７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６および操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
このような撮像装置１００は、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けのカメラモジュールに適用される。この撮像装置１００において、撮像素子１０２として先述した第１〜第４実施形態に係るＣＭＯＳイメージセンサを用いることで、これらＣＭＯＳイメージセンサは特に画角の縮小を抑えて、撮像画像が横長になるのを防止できるために良好な撮像画像を提供できる。
１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ…ＣＭＯＳイメージセンサ、１１…半導体基板（チップ）、１２…画素アレイ部、１３…行走査部、１４…カラム処理部、１５…列走査部、１６…システム制御部、１７，１７Ａ，１７Ｂ…画素駆動線、１８，１８Ａ，１８Ｂ，１８Ｃ，１８Ｄ…垂直信号線、２０…単位画素、２１…フォトダイオード、２２…転送トランジスタ、２３…リセットトランジスタ、２４…増幅トランジスタ、２５…選択トランジスタ

Claims (15)

  1. 光電変換素子を含む画素が行列状に２次元配置され、前記画素から信号を読み出す駆動を行う駆動信号を伝送する画素駆動線が画素行ごとに複数系統ずつ配線された画素アレイ部と、
    異なる画素列で複数の画素行に対して前記複数系統の画素駆動線を通して前記駆動信号を同時に出力する行走査部と
    を備える固体撮像装置。
  2. 前記行走査部は、前記画素アレイ部の特定の画素行を飛ばす飛び越し走査を行う
    請求項１記載の固体撮像装置。
  3. 前記行走査部は、単一の画素行を走査するモードを選択的にとり得る
    請求項１記載の固体撮像装置。
  4. 前記行走査部は、前記画素アレイ部の各画素行に対して前記複数系統の画素駆動線を通して前記駆動信号を同時に出力する
    請求項３記載の固体撮像装置。
  5. 光電変換素子を含む画素が行列状に２次元配置された画素アレイ部に、前記画素から信号を読み出す駆動を行う駆動信号を伝送する画素駆動線が画素行ごとに複数系統ずつ配線されてなる固体撮像装置の駆動に当たって、
    異なる画素列で複数の画素行に対して前記複数系統の画素駆動線を通して前記駆動信号を同時に出力する
    固体撮像装置の駆動方法。
  6. 光電変換素子を含む画素が行列状に２次元配置され、前記画素から信号を読み出す駆動を行う駆動信号を伝送する画素駆動線が画素行ごとに複数系統ずつ配線された画素アレイ部と、
    異なる画素列で複数の画素行に対して前記複数系統の画素駆動線を通して前記駆動信号を同時に出力する行走査部と
    を備える固体撮像装置を有する電子機器。
  7. 光電変換素子を含む画素が行列状に２次元配置され、前記画素から読み出される信号を伝送する信号線が画素列ごとに複数系統ずつ配線された画素アレイ部と、
    複数の画素行に対して前記画素から信号を読み出す駆動を行う駆動信号を同時に出力する行走査部と
    を備える固体撮像装置。
  8. 前記行走査部は、前記画素アレイ部の特定の画素行を飛ばす飛び越し走査を行う
    請求項７記載の固体撮像装置。
  9. 前記複数系統の信号線によって伝送される複数系統の信号について複数の画素列単位で異なる系統の信号を選択する選択スイッチを有し、
    前記行走査部は、前記選択スイッチによって異なる系統の信号が選択されている前記複数の画素行に対して前記駆動信号を同時に出力する
    請求項８記載の固体撮像装置。
  10. 前記行走査部は、単一の画素行を走査するモードを選択的にとり得る
    請求項８記載の固体撮像装置。
  11. 前記行走査部は、前記画素アレイ部の各画素行に対して前記駆動信号を順次出力する
    請求項１０記載の固体撮像装置。
  12. 前記複数系統の信号線の各終端にそれぞれ接続された複数のコンデンサを有し、
    前記複数のコンデンサ間を選択的に接続することによって前記複数系統の信号線を通して読み出される画素の信号を加算処理する
    請求項７記載の固体撮像装置。
  13. 前記加算処理は、画素列ごとに前記複数の画素行を単位として複数系統実行され、
    前記加算処理によって得られる複数系統の信号について複数の画素列単位で異なる系統の信号を選択して出力する選択スイッチを有し、
    前記行走査部は、前記選択スイッチによって異なる系統の信号が選択されている前記複数の画素行に対して前記駆動信号を同時に出力する
    請求項１２記載の固体撮像装置。
  14. 光電変換素子を含む画素が行列状に２次元配置された画素アレイ部に、前記画素から読み出される信号を伝送する信号線が画素列ごとに複数系統ずつ配線されてなる固体撮像装置の駆動に当たって、
    複数の画素行に対して前記画素から信号を読み出す駆動を行う駆動信号を同時に出力する
    固体撮像装置の駆動方法。
  15. 光電変換素子を含む画素が行列状に２次元配置され、前記画素から読み出される信号を伝送する信号線が画素列ごとに複数系統ずつ配線された画素アレイ部と、
    複数の画素行に対して前記画素から信号を読み出す駆動を行う駆動信号を同時に出力する行走査部と
    を備える固体撮像装置を有する電子機器。
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