JPH01215127A - データ変換システムおよび方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、データ変換システムに関し、より詳細にはＡ
／Ｄ変換を行うためのオーバサンプリング・データコン
バータに関する。

［従来の技術］ 従来、高解像度データ変換のための多段ノイズ形成オー
バサンプリング・コンバータが提案されている。入力信
号をサンプリング周波数のＮ倍の周波数でオーバサンプ
リングしかつ変換することにより、通過帯域周波数範囲
において量子化ノイズがかなり減少する。多段データコ
ンバータの一つの形態としてデータをアナログからデジ
タル形式に変換する際にシグマ・デルタ変調全利用する
ものがある。シグマ・デルタ変調は、量子化誤差を通過
帯域周波数範囲からより高い周波数に移動させるフィー
ドバックとともに、アナログ信号を積分するものである
。量子化誤差はデータをアナログからデジタルに変換す
ることに関連して生成され、かつノイズとなる。内村他
による米国特許節４．７０４，８００号「オーバサンプ
リングΦコンバータ」に教示されているように、各ルー
プが単一の積分器を有するカスケード接続されたフィー
ドバックループを有するシグマ・デルタ変換器はシグマ
・デルタ変調を利用する他の知られたデータ変換器の形
態より有利性を持っている。このような有利性は回路動
作の安定性と速度とを含んでいる。

理想的には、より多くのループがカスケード接続された
ほうが量子化誤差がより小さくなるため、シグマ・デル
タ変調データコンバータにおいては多数のカスケード接
続された量子化ループが望まれる。

［発明が解決しようとする課題］ ところがこのような従来のデータコンバータは、単一の
出力信号が提供できるように複数のループをカスケード
接続したとき遅延回路及び微分器を含むかなり多量の付
加的な回路を必要とするという不都合があった。

したがって、本発明の目的は、改良されたオーバサンプ
リング・アナログ／デジタル変換器を提供することであ
る。

本発明の他の目的は、等価なデジタル出力を提供するた
めにアナログ入力信号をオーバサンプリングする改良さ
れた方法を提供することである。

［課題を解決するための手段および作用］本発明の上述
の、および他の、目的を達成するため、一つの態様とし
てサンプリング周波数で動作するための多出力オーバサ
ンプリングφコンバータが提供される。このコンバータ
は、実質的にサンプリング周波数より低い入力周波数を
有するアナログ入力信号を受けるための入力端子を有し
ている。該コンバータは、各々データおよびノイズを含
む複数の出力信号を提供するための複数の出力端子を有
している。該コンバータは、階級別に順序づけられた複
数の量子化ループを具備する。

各量子化ループは、入力端子信号とフィードバック信号
との間の差を積分する積分器を備えている。

各ループには量子化器が含まれており、積分器からのデ
ジタル出力を量子化し、かつ複数の出力端子のうちの所
定の一つに出力信号の一つを提供する。出力信号の各々
はあらかじめ定められた量のデータおよびノイズを提供
する。各ループはまた、量子化器からの出力信号をフィ
ードバック信号に変換するための回路部分を含んでいる
。最も高いランクの量子化ループは入力端子信号として
入力信号を受は取る。残りの量子化ループは入力端子゛
信号をすぐ上のランクのループから受は取る。最も低い
ランクのループを除きすべての量子化ループは、さらに
入力端子信号を提供するための積分器に結合された回路
部分を備えている。多重または複数信号成分を受けるた
めのデジタルフィルタはコンバータに結合され、オーバ
サンプリング・コンバータの多重出力からろ波されたデ
ジタル出力を提供する。

これらおよび他の目的、特徴および利点は添付の図面と
ともに以下の詳細な記述からより明瞭に理解されるであ
ろう。

［実施例］ 第１図には、従来のオーバサンプリング・コンバータ１
０およびカスケード集積くし型フィルタ１１が示されて
いる。オーバサンプリング・コンバータ１０は、第１の
量子化ループ１３、第２の量子化ループ１４、そして第
３の量子化ループ１５を備えている。フィルタ１１は一
般に積分部１６と微分部１７とを備えている。コンバー
タ１０は上述の米国特許節４．７０４．８００号に教示
されたコンバータと類似のものである。フィルタ１１に
変えてコンバータ１０とともに他のデシメーションフィ
ルタが利用できることは明らかであろう。

第１の量子化ループ１３は減算器回路１９の第１の入力
に結合された入力端子を有しデジタル形式に変換される
べきアナログ入力信号を受ける。

数学的検討のためにこの信号をＸｌで示す。減算器回路
１９の出力は利得に１を有するアナログ積分器回路２０
の入力に接続されている。積分器回路２０の出力はノー
ド２１を介して量子化器回路２２の入力に接続されてい
る。量子化器回路２２はｅｌと称される誤差を伴ってい
る。量子化器回路２２の出力はＹｌと称される信号を提
供し、かつ遅延回路２３の入力に接続されている。遅延
回路２３の出力はＤ／Ａコンバータ２４の入力に接続さ
れている。Ｄ／Ａコンバータ２４の出力は減算器回路１
９の第２の入力と減算器回路２５の第１の入力とに接続
されている。積分器回路２０の出力はまた遅延回路２６
の入力に接続されている。

遅延回路２６の出力は減算器回路２５の第２の入力に接
続されている。

第２の量子化ループ１４は、減算器回路２５の出力に接
続された第１の入力を有する減算器回路２８を具備しＸ
２と表現された信号を受ける。減算器回路２８の出力は
利得に２を有するアナログ積分器回路２９の入力に接続
されている。積分器回路２９の出力は量子化回路３０の
入力に接続されている。量子化回路３０はｅ２と称され
る誤差成分を伴っている。量子化器３０の出力はＹ２と
称される信号を提供し遅延回路３１の入力に接続゛され
ている。遅延回路３１の出力はＤ／Ａコンバータ３２の
入力に接続されている。Ｄ／Ａコンバータ３２の出力は
減算器回路２８の第２の入力および減算器回路３３の第
１の入力に接続されている。積分器回路２９の出力は遅
延回路３４の入力にも接続されている。遅延回路３４の
出力は減算器囲路３３の第２の入力に接続されている。

減算器回路３３の出力はＸ３と称される信号を提供する
。

量子化ループ１５は減算器回路３３の出力に接続された
第１の入力を有する減算器回路３５を有している。減算
器回路３５の出力は利得に３を有するアナログ積分器回
路３６の入力に接続されている。積分器回路３６の出力
は量子化器回路３７の入力に接続されている。量子化器
回路３７はｅ３と称される誤差を伴っている。量子化器
回路３７の出力はＹ３と称される出力を提供しかつ遅延
回路３８の入力に接続されている。遅延回路３８の出力
はＤ／Ａコンバータ３９の入力に接続されている。Ｄ／
Ａコンバータ３９の出力は減算器３５の第２の入力に接
続されている。

遅延回路４０は量子化器２２の出力によって提供される
信号Ｙ１に結合された入力を有している。

遅延回路４０の出力は遅延回路４１の入力に接続されて
いる。遅延回路４１の出力は加算器回路４２の第１の入
力に接続されている。遅延囲路４３は量子化器回路３０
の出力からの信号Ｙ２と結合された入力を有している。

遅延回路４３の出力は加算器回路４４の第１の入力に接
続されている。

加算器回路４４の出力は微分器回路４５の入力に接続さ
れている。微分器回路４５の出力は加算器回路４２の第
２の入力に接続されている。量子化器回路３７の出力か
ら得られる信号Ｙ３は微分器回路４６の入力に接続され
ている。微分器４６の出力は加算器回路４４の第２の入
力に接続されている。

フィルタ１１の積分部１６はデジタル積分器回路４８，
４９．５０および５１を有している。デジタル積分器回
路４８は加算器回路５３および遅延回路５４を備えてい
る。加算器回路４２の出力は加算器回路５３の第１の入
力に接続されている。

加算器回路５３の出力は遅延回路５４の入力に接続され
ている。遅延回路５４の出力は加算器回路５３の第２の
入力に接続されている。デジタル積分器回路４９は加算
器回路５５および遅延回路５６を備えている。加算器回
路５３の出力は加算器５５の第１の入力に接続されてい
る。加算器回路５５の出力は遅延回路５６の入力に接続
されている。遅延回路５６の出力は加算器５５の第２の
入力に接続されている。デジタル積分器回路５０は加算
器回路５７および遅延回路５８を具備する。

加算器回路５５の出力はまた加算器回路５７の第１の入
力に接続されている。加算器回路５７の出力は遅延回路
５８の入力に接続されている。遅延回路５８の出力は加
算器回路５７の第２の入力に接続されている。デジタル
積分器回路５１は加算器回路５９および遅延回路６０を
有する。加算器回路５７の出力はまた加算器回路５９の
入力に接続されている。加算器回路５９の出力は遅延回
路６０の入力に接続されている。遅延回路６０の出力は
加算器回路５９の第２の人力に接続されており、かつ加
算器回路５９の出力はＹｌと称される信号を提供する。

微分部１７は一般にデジタル微分器６３，６４゜６５お
よび６６を備えている。微分器６３は遅延回路６７およ
び減算器回路６８を有している。加算器回路５９の出力
は遅延回路６７の入力および減算器回路６８の第１の入
力に接続されている。

遅延回路６７の出力は減算器回路６８の第２の入力に接
続されている。微分器６４は遅延回路６９および減算器
回路７０を具備する。加算器回路６８の出力は遅延回路
６９の入力と減算器回路７０の第１の入力に接続されて
いる。遅延回路６９の出力は減算器回路７０の第２の入
力に接続されている。微分器６５は遅延回路７１と減算
器回路７２とを有している。減算器回路７０の出力は遅
延回路７１の入力および減算器回路７２の第１の入力に
接続されている。遅延回路７１の出力は減算器回路７２
の第２の入力に接続されている。微分器６６は遅延回路
７３と減算器回路７４とを有している。減算器回路７２
の出力は遅延回路７３の入力および減算器回路７４の第
１の入力に接続されている。遅延回路７３の出力は減算
器回路７４の第２の入力に接続されている。減算器回路
７４の出力はデジタル出力信号を提供する。

図示された形態においては、遅延回路２６および３４は
アナログ遅延回路であり、他のすべての遅延回路はデジ
タル遅延回路である。さらに、遅延回路は各遅延回路に
関連して第１図に“１”または“２２で示されているよ
うに第１のまたは第２のクロック速度で刻時される。第
１のクロック速度はオーバーサンプルされたクロック速
度であり第２のクロック速度はより低速の低減された（
ｄｅｃｌ■ａｔｅｄ　）速度である。

第２図には量子化器２２のような第１図の量子化器回路
の数学的モデルが示されている。量子化器２２は摂分器
２０の出力を受けるための入力を有するように形成され
ている。このモデルは（１７に１）の利得を有する利得
段２７と加算器回路４７とによってあられされている。

入力が（１／Ｋｌ）の利得によって増幅された後、信号
に誤差成分ｅ１が加算されモデル回路の出力を提供する
。

誤差成分ｅ１は、定義により周波数上フラットなランダ
ムに分布したホワイトノイズとして構成されている。こ
のモデルはシグマ・デルタ変調の最も簡単なモデルであ
る。

動作においては、コンバータ１０はアナログ入力信号を
受けかつ加算器回路４２の出力にデジタル出力信号Ｙを
提供する。入力信号周波数よりずっと高いサンプリング
周波数Ｆｓでアナログ入力信号をオーバサンプリングす
ることによりかつシグマ・デルタ変調を使用するこ々に
より、少ない量のノイズを有する正確な変換出力信号を
得ることができる。コンバータ１０の周波数領域におけ
る簡易な数学的解析によりシグマ・デルタ変調の動作原
理を有意的に洞察することができる。量子化ループ１３
においては、信号（Ｘｉ−ＹＩＤ）が積分器２０によっ
て積分され、ここでＹＩＤは遅延されたＹ１信号をあら
れしＤは遅延要素の周波数領域の等価物である。積分さ
れた信号は次に量子化されあるいは量子化に関連するあ
る有限の誤差ｅ１を伴いデジタル形式に変換される。周
波数の見地から、量子化ループ１３の信号Ｙ１は次のよ
うにあられされる。

Ｙｌ−［Ｋ１　（Ｘｉ−ＹＩＤ）］ ／　［（１−Ｄ）Ｋｌ］　＋ｅ　１−−−−−−−＝　
（１）ここで［Ｋ１／　（１−Ｄ）］は積分器２０によ
って行われる信号（ＸＩ−ＹＩＤ）の積分をあられす。

以下の検討のため、利得Ｋｌ、に２およびに３はそれぞ
れ１に等しいものと仮定する。したがって、以下の式に
おいては利得はあられれてこない。式（１）は次のよう
に書き代えることができる。

Ｙｌ−Ｘ１＋ｅ　１　　（１−Ｄ）　　　　　−（２）
量子化ループ１４は同じように機能するが量子化ループ
１３が受けるアナログ入力信号よりもむしろ入力端子信
号Ｘ２を受は取る。入力端子信号Ｘ２は減算器回路２５
のデジタル出力であり次のようにあられすことができる
。

Ｋ２−　（Ｙｌ−ｅｌ）Ｄ−ＹＩＤ　　−−−−−−−
・−（３）構成要素（Ｙｌ−ｅｌ）はノード２１にある
信号であり、これは次に遅延回路２６によって遅延され
た後減算器回路２５に結合される。コンバータ２４の出
力は信号Ｙ１を遅延したものである。

式（３）を吟味すると、信号Ｘ２はつぎのようにあられ
されることが容易にわかる。

Ｋ２−−ｅｌＤ　　　　　　　　　　　　　　・・・・
・・・・・　（４）この信号は量子化ループ１３の遅延
された誤差成分である。量子化ループ１４は減算器回路
２８の出力を積分し減算器回路２８によって提供される
アナログ出力値の量子化を行いデジタル出力信号Ｙ２を
提供する。出力信号Ｙ２は周波数領域では次のようにあ
られされる。

Ｙ２＝　（Ｋ２−Ｙ２Ｄ）／　（１−Ｄ）＋ｅ２・・・
・・・・・・（５） この式は次の式に等価である。

Ｙ２−Ｘ２＋ｅ２　（１−Ｄ）　　　　−−・・・（６
）さらに簡単化することにより、信号Ｙ２は以下に示す
ように誤差成分のみで構成されることが容易にわかる。

Ｙ２＝−ｅｌＤ＋ｅ２（１−Ｄ）　　−・−・・（７）
量子化ループ１５は同様に機能するが量子化ループ１３
が受けるアナログ入力信号よりもむしろ入力端子信号Ｘ
３を受は取る。入力端子信号Ｘ３は減算器回路３３のデ
ジタル出力であり次のようにあられすことができる。

Ｋ３−　　（Ｙ２−ｅ２）Ｄ−Ｙ２Ｄ　　−−−−−−
−−−（８）構成要素（Ｙ２−ｅ２）は積分器２９の出
力にある信号であり、これは次に遅延回路３４で遅延さ
れて減算器回路３３に結合される。コンバータ３２の出
力は信号Ｙ２を遅延したものである。式（８）をさらに
検討すると信号Ｘ３は次のようにあられすことができる
ことが容易にわかる。

Ｘ３＝　（−ｅ２）（Ｄ）　　　　　　−−−（９）量
子化ループ１５は減算器回路３５の出力を積分するよう
機能し、かつ減算器回路３５によって提供されるアナロ
グ出力値を量子化してデジタル出力信号Ｙ３を提供する
。出力信号Ｙ３は周波数領域では次のようにあられすこ
とができる。

Ｙ３＝　（Ｋ３−Ｙ３Ｄ）／　（１−Ｄ）＋ｅ３・・・
・・・（１０） これを簡単化すると Ｙ３−Ｘ３＋ｅ３　（１−Ｄ）　　　　・・・・・・（
１１）この式をさらに簡単化すると、信号Ｙ３は以下に
示すように誤差成分のみによって構成されることが明ら
かであろう。

Ｙ３−−ｅ２Ｄ＋ｅ３　　（１−Ｄ）　　　−−（１２
）シグマ・デルタ変調器の目的は信号をアナログからデ
ジタル形式に変換することに関連する誤差を最少化する
ことである。誤差の減少を行なうため、階級別に順序付
けられた量芋化ループによって提供される誤差信号は微
分され共に加算された後データ成分を有する第１の量子
化ループの信号と加算される。量子化ループ１４である
第１の付加的な量子化ループによって提供される信号は
１回微分される。量子化ループ１５である第２の付加的
な量子化ループによって提供される信号は２回微分され
る。微分器４６は信号Ｙ３を微分し、信号Ｙ２に加算し
、加算結果は微分器４５で微分される。微分器４５の出
力は次に微分器４５の出力が形成されている間に２遅延
期間だけ遅延される信号Ｙ１に加算される。第１の遅延
期間の間に信号Ｙ３が形成される。第２の遅延期間の間
に微分器４５の出力が形成される。加算器４２はオーバ
サンプリング・コンバータ１０の出力をあられす信号Ｙ
を提供する。周波数領域においてはＹは次のようにあら
れされることが容易にわかる。

−ＹＩＤ２ ＋　（１−Ｄ）［Ｙ２Ｄ＋Ｙ３　（１−Ｄ）］・・・・
・・・・・（１３） ここで（１−Ｄ）は周波数領域における微分をあられす
。信号Ｙは以下のように簡単化されることが容易にわか
るであろう。

Ｙ−ＸＩＤ２＋ｅ３　（１−Ｄ）　３ ・・・・・・・・・（１４） 式（１４）を観察すると、出力は２遅延期間だけ遅延さ
れるデータ成分Ｘ１と誤差成分とを含む２つの信号成分
を含んでいることが容易にわかる。

通過帯域周波数における誤差成分ｅ３は（１−Ｄ）が１
よりずっと小さい場合に実質的に最少化される。これは
この表現が３乗されているからである。

しかしながら、（１−Ｄ）の方がサンプリング周波数の
４分の１で生ずるように１より大きければ誤差は増幅さ
れる。遅延回路４０．４１および４３、微分回路４５お
よび４６、そして加算器回路４２および４４によって提
供される微分および加算は、出力から誤差項ｅ１および
ｅ２を除去するよう機能し誤差項ｅ３は実質的に最少化
される。

デジタル出力Ｙは次にろ波されて通過帯域周波数外の誤
差項を減衰させかつ信号Ｙのデータ成分を主として提供
するようにされる。フィルタ１１は信号Ｙから誤差成分
を減衰させるためデシメーションを有する低域フィルタ
として機能する。積分器４８〜５１はオーバーサンプル
された周波数で動作しかつ信号Ｙ１を提供するよう機能
する。信号Ｙ１は次のようにあわらされる。

Ｙｌ−（ＸＩＤ２）／（１−Ｄ）　４ ＋ｅ３　（１−Ｄ）　　　　　＝　（１５）４つの微分
器６３〜６６は積分部１６とともにｅ３の項を取除く低
域くし型フィルタを提供するよう機能する。フィルタ１
１の伝達関数は次のようにあられされる。

（１−Ｄ　　）　　／（１−Ｄ）　４　・・・・・・・
・・（１６）ここで、分子は減少された速度での微分を
あられし、分母はサンプル速度における積分をあられす
。

第３図には本発明によるオーバサンプリング・コンバー
タ７６およびデシメーション・フィルタ７７が示されて
いる。図示の目的のためにのみ、コンバータ７６は３つ
の量子化ループ、すなわち量子化ループ７９．８０およ
び８１を有するものとして表示されている。第１図にお
ける各信号と対照できるコンバータ７６およびフィルタ
７７に関連する信号は両方の図において同じ表示で示さ
れている。本発明は任意の複数の量子化ループを用いて
実施できることがよく理解されるであろう。

量子化ループ７９はＸｌと名付けられたアナログ入力信
号を受けるための第１の入力を有する減算器回路８２を
備えている。減算器回路８２の出力は利得に１を有する
アナログ積分器回路８３の入力に接続されている。積分
器回路８３の出力は利得（１／Ｋｌ）を有し誤差ｅ１を
有する量子化器回路８４の入力に接続されている。量子
化器回路８４の出力はＹｌと名付けられかつ遅延回路８
５の入力に接続されている。遅延回路８５の出力はＤ／
Ａコンバータ８６の入力に接続されている。

Ｄ／Ａコンバータ８６の出力は減算器回路８２の第２の
入力に接続されている。積分器８３の出力は遅延回路８
７の入力にも接続されている。遅延回路８７の出力は減
算器回路８８の第１の入力に接続されている。Ｄ／Ａコ
ンバータ８６の出力は利得に１を有する利得段８９の入
力にも接続されている。利得段８９め出力は減算器回路
８８の第２の入力に接続されている。

量子化ループ８０はＸ２と名付けられた信号を提供する
減算器回路８８の出力に接続された第１の入力を有する
減算器回路９０を備えている。減算器回路９０の出力は
利得に２を有するアナログ積分器回路９１の入力に接続
されている。積分器回路９１の出力は利得（１／に２）
を有し誤差ｅ２を伴う量子化器回路９２の入力に接続さ
れている。量子化器回路９２の出力はＹ２と名付けられ
た信号を提供し遅延回路９３の入力に接続されている。

遅延回路９３の出力はＤ／Ａコンバータ９４の入力に接
続されている。Ｄ／Ａコンバータ９４の出力は減算器回
路９０の第２の入力に接続されている。積分器９１の出
力は遅延回路９５の入力に接続されている。遅延回路９
５の出力は減算器回路９６の第１の入力に接続されてい
る。Ｄ／Ａコンバータ９４の出力はまた利得に２を有す
る利得段９７の入力に接続されている。利得段９７の出
力は減算器回路９６の第２の入力に接続されている。

量子化ループ８１は減算器回路９６の出力に接続された
第１の入力を有する減算器回路９８を具備する。ここで
、減算器回路９６はＸ３と名付け′られた信号を提供す
る。減算器回路９８の出力は利得に３を有するアナログ
積分器回路９９の入力に接続されている。積分器回路９
９の出力は利得（１／に３）を有しかつ誤差ｅ３を伴う
量子化器回路１００の入力に接続されている。量子化器
回路１００の出力はＹ３と名付けられた信号を提供しか
つ遅延回路１０１の入力に接続されている。

遅延回路１０１の出力はＤ／Ａコンバータ１０２の人力
に接続されている。Ｄ／Ａコンバータ１０２の出力は減
算器回路９８の第２の入力に接続されている。

量子化ループ７９の量子化器回路８４の出力は遅延回路
１０５の入力に接続されている。遅延回路１０５の出力
は遅延回路１０６の入力に接続されている。遅延回路１
０６はＡと名付けられた第１の出力を提供する。量子化
ループ８０の量子化器回路９２の出力は遅延回路１０７
の入力に接続されている。遅延回路１０７の出力はＧ１
と名付けられた利得を有する利得回路１０８の入力に接
続されている。利得回路１０８の出力はＢと名付けられ
た第２の出力を提供する。量子化器回路１００の出力は
Ｇ２と名付けられた利得を有する利得回路１０９の入力
に接続されている。利得回路１０９の出力はＣと名付け
られた第３の出力を提供する。

デシメーションフィルタ７７は積分器１１０゜１１１．
１１２および１１３を備えている。積分器１１０は加算
器回路１１５と遅延回路１１６とを具備する。加算器回
路１１５の第１の入力は遅延回路１０６の出力に接続さ
れている。加算器回路１１５の出力は遅延回路１１６の
入力に接続されている。遅延回路１１６の出力は加算器
回路１１５の第２の入力に接続されている。積分器１１
１は加算器回路１１９および遅延回路１２０を具備する
。加算器回路１１５の出力はまた加算器回路１１９の第
１の入力に接続されている。利得回路１０８の出力は加
算器回路１１９の第２の人力に接続されている。加算器
回路１１９の出力は遅延回路１２０の入力に接続されて
おり、遅延回路１２０の出力は加算器回路１１９の第３
の入力に接続されている。積分器１１２は加算器回路１
２１および遅延回路１２２を具備する。加算器回路１１
９の出力は加算器回路１２１の第１の入力に接続されて
いる。利得回路１０９の出力は加算器回路１２１の第２
の入力に接続されている。加算器回路１２１の出力は遅
延回路１２２の入力に接続されている。加算器回路１２
１の出力はまた加算器回路１２３の第１の入力に接続さ
れている。

遅延回路１２２の出力は加算器回路１２１の第３の入力
に接続されている。積分器１１３は加算器回路１２３と
遅延回路１２４とを備えている。加算器回路１２３の出
力は遅延回路１２４の入力に接続され積分された信号Ｙ
１を提供する。遅延回路１２４の出力は加算器回路１２
３の第２の入力に接続されている。

フィルタ７７はさらに微分器１２８，１２９゜１３０お
よび１３１を備えている。加算器回路１２３の出力は遅
延回路１２３の入力にも接続されておりかつ微分器１２
８を具備する減算器回路１３４の第１の人力に接続され
ている。遅延回路１３３の出力は減算器回路１３４の第
２の人力に接続されている。微分器１２９は遅延回路１
３５および減算器回路１３６を具備する。減算器回路１
３４の出力は遅延回路１３５の入力と減算器回路１３６
の第１の入力に接続されている。遅延回路１３５の出力
は減算器回路１３６の第２の入力に接続されている。微
分器１３０は遅延回路１３７および減算器回路１３８を
具備する。減算器回路１３６の出力は遅延回路１３７の
入力と減算器回路１３８の第１の入力に接続されている
。遅延回路１３７の出力は減算器回路１３８の第２の入
力に接続されている。微分器１３１は遅延回路１３９と
減算器回路１４０とを具備する。減算器回路１３８の出
力は遅延回路１３９の入力と減算器回路１４０の第１の
入力とに接続されている。遅延回路１３９の出力は減算
器回路１４０の第２の入力に接続されている。減算器回
路１４０の出力はアナログ入力信号Ｘ１のデジタル等個
物であるデジタル出力を提供する。

動作においては、コンバータ７６はアナログ入力信号を
受は複数の出力信号成分を提供する。ここで、各成分は
データとアナログ入力信号をデジタル信号に変換するこ
とに関連するノイズとを含んでいる。コンバータ７６は
入力信号周波数よりもずっと高いサンプリング周波数で
アナログ入力信号をオーバーサンプリングすることによ
りＡ／Ｄ変換を行なう。量子化ループ７９．８０および
８１はおのおの入力端子信号とフィードバック信号とを
受けかつ２つの信号の差を提供する働きをなす。この差
信号は積分され変換に伴うある有限の誤差ｅを伴うデジ
タル値に量子化される。

説明の都合上積分器８３．９１および９９の利得は１で
あると仮定する。このような利得条件のもとでは利得回
路８９．９７，１０８および１０９は不要となる。第３
図に示されるようにコンバータ７６にもし含まれておれ
ば、各利得回路の利得は１であるべきである。積分器８
３又は９１の利得が１以外のものであれば、利得回路８
９の利得は積分器８３の利得に等しくかつ利得回路９７
の利得は積分器９１の利得に等しくなる。積分器８３の
利得は利得回路１０８の利得の逆数に等しくなければな
らない。利得回路８９の利得は積分器８３の利得に等し
くなければならない。同様にして、積分器９１の利得は
利得回路９７の利得に等しくなければならず、かつ積分
器８３と積分器９１の利得の積は利得回路１０９の利得
の逆数に等しくなければならない。

第３図からコンバータ７６の信号Ｙｌ、Ｙ２およびＹ３
はコンバータ１０に関してそれぞれ式％式％ のとそれぞれ同じ値を有することが容易に理解できる。

信号Ａは従って次のようにあられされる。

Ａ−ＹＩＤ２　　　　　　　　・・・・・・・・・（１
７）これは、信号Ａが信号Ｙ１を２遅延期間だけ遅延し
たものであるからである。同様にして、信号Ｂは次のよ
うにあられされる。

Ｂ−Ｙ２ＤＧ１　　　　　　　　　・・・・・・・・・
（１８）これは、信号Ｂが信号Ｙ３を１遅延期間だけ遅
延したものであるためである。さらに、信号Ｃは信号Ｙ
３Ｇ２と等価である。前述の信号Ｙｌ、　Ｙ２およびＹ
３に関する表現をおのおの参照することにより、コンバ
ータ７６はデータおよびエラー項を含む各量子化ループ
に対する出力を提供することが明らかである。従来技術
と異なり、コンバータ７６は回路が各量子化ループから
の各信号を結合して単一の出力を提供するよう要求する
ことはない。その結果、コンバータ１０により要求され
た数多くの微分器回路および加算器は取除かれている。

逆に、従来のコンバータよりもかなり少ない回路を有す
るコンバータ７６はフィルタ回路の変更を行なうことな
〈従来のフィルタ回路と共に使用することができるであ
ろう。第３図のフィルタ回路７７は構造上、積分器の内
の２つに２つの入力だけを有する加算器回路ではなく３
つの入力を有する加算器回路が設けられているというこ
とを除いて第１図のフィルタ１１−と同じである。

積分器１１０，１１１，１１２および１１３の出力には
信号Ｙ１が提供される。信号Ｙ１は次のようにあられさ
れる。

ｙｌ−［１／　（１−Ｄ）″］ ・［Ｃ＋［１／　（１−Ｄ）］ ・　［Ｂ＋Ａ／　（１−Ｄ）］コ ・・・・・・・・・（１９） 式（１９）の表現は次のように簡略化することができる
。

Ｙｌ−（ＸＩＤ２）／　（１−Ｄ）　４＋ｅ３／（１−
Ｄ）　　　　−（２０）この値はコンバータ１０および
フィルタ１１についてのＹｌに関する式（１５）におい
て得られる値と同じである。信号Ｙ１は４つの微分器で
微分され最少化された誤差項ｅ３のみを有する正確なデ
ジタル出力を提供する。本発明は最少の回路により変換
を行なうためのシグマ・デルタｆｌｌヲ達成する。

上述のように、各積分器８３．９１および９９が利得１
を有するものと仮定して回路動作を説明した。もし１以
外の利得が存在すれば利得回路８９．９７．１０８およ
び１０９が利用される。ＸｌとＹｌ、ｘ２とＹ２、そし
てｘ３とＹ３の各々の間の信号利得は常に１である。量
子化ループのいずれかのうちの積分器回路の利得が１で
ない場合は、量子化器回路は各量子化ループにおける前
述の利得関係を１に等しくなるよう機能する。積分器８
３．９１および９９の利得の選択は種々の回路設計上の
考察を含んでおりそれ以外については本発明との関連は
ない。積分器の利得を１より小さくした場合には明白な
回路上の有利性が存在する。しかしながら、積分器８３
又は９１の利得が１以外の場合には利得回路１０８およ
び１０９が必要となりかつこれらの利得回路はフィルタ
７７に結合される誤差成分を増幅することに注目すべき
である。従って、積分器８３．９１および９９に対する
利得の選択は主に回路設計上の規準によって決定される
。

第４図には第３図のフィルタ７７をＭビットのものとし
て実施した場合の詳細な構成が示されている。ここで、
Ｍは整数であり、利得Ｇ１は２、そして利得Ｇ２は４で
ある。フィルタ７７は４列の階級別に順序付けられた積
分器１４８，１５０゜１５２および１５３と、４列の微
分器１６０ないし１６３を具備する。積分器列１４８お
よび１５０の間にはハーフアダー回路１４９の列があり
、積分器列１５０および１５２の間にはハーフアダー回
路１５１の列がある。列１４９および１５１は積分器８
３又は９１の利得が１に等しければフィルタ７７では不
要である。積分器の利得が１の場合には、信号Ｂおよび
Ｃはそれぞれ左から第２及び第３番目の列の最下行の積
分器のキャリー入力端子に接続される。積分器の列はま
たＭ行の積分器、ハーフアダーまたは微分器を形成する
が、ここでは点線で示されているようにすべての行を表
示しているわけではない。各行および列は各行および列
があらかじめ定められたビット重みを有しているという
意味で階級別に順序付けられている。積分器の最も高い
階級列の各積分器の出力は微分器の最も低い階級列の微
分器のひとつに結合されている。微分器１６３の最も高
い階級列の微分器回路のうちのあらかじめ定められたも
のが変換されたデジタル出力信号の所定のビットを提供
する。

第５図には第４図にブロック図形式で示されている積分
器回路の具体例が示されている。各積分器はキャリービ
ット入力である第１のデータ入力を有する加算器回路１
７０のようなフルアダー回路を有している。和のビット
出力である第１のデータ出力はフリップフロップ１７１
のＤと名付けられたデータ入力に接続されている。サン
プリング周波数Ｆｓで動作するクロック信号はフリップ
フロップ１７１のクロック入力に接続されている。

Ｑと名付けられたフリップフロップ１７１のデー夕出力
は加算器回路１７０の第１の和のビット入力に接続され
ている。加算器回路１７０の第２の和のビット入力は積
分器の第２の入力端子として機能する。加算器回路１７
０のキャリービット出力は積分器の第２の出力端子とし
て機能する。加算器回路１７０は伝統的なフルアダー回
路である。

第６図には第４図に示された微分器回路の詳細が示され
ている。第１の入力は加算器回路１７５の第１の和ビツ
ト入力端子及びＤと名付けられたフリップフロップ１７
６のデータ入力に接続されている。Ｑと名付けられたフ
リップフロップ１７６の出力はインバータ１７７の入力
に接続されている。Ｎを整数とするとサンプリング周波
数（Ｆｓ／Ｎ）で動作するクロック信号がフリップフロ
ップ１７６のクロック入力に接続されている。

インバータ１７７の出力は加算器回路１７５の第２の和
ビツト端子に接続されている。加算器１７５の第３の入
力はキャリー人カビット端子として機能する。加算器回
路１７５の和のビット出力端子は第１の出力を提供し、
そしてキャリー出力ビツト端子は第２の出力を提供する
。加算器回路１７５は伝統的なフルアダー回路である。

動作においては、フィルタ７７はコンバータ７６からオ
ーバサンプル速度で多入力信号Ａ、Ｂ及びＣを受け、周
波数をデシメート又は減少させて受信した信号からノイ
ズをろ波し、かつ所定の通過帯域周波数範囲におけるデ
ータを保持する。ろ波は入力信号が引き出された量子化
ループの次数より少なくとも１以上多いことが好ましい
回数だけ各受信入力信号を積分することによって達成さ
れる。最後の又は最も右の積分器列の出力はいずれかの
入力信号につき行なわれる最大積分数に少なくとも等し
い所定の回数微分される。例えば、３つの量子化ループ
を使用する第３図の例においては、３つの信号が提供さ
れる。第１の量子化ループ７９によって提供される第１
の信号は最も高い次数のループ信号（例えば３）である
。この信号は量子化ループの数プラス１である４回積分
される。各量子化ループからの各々連続するより低いラ
ンクの出力信号は順次に１少ない積分を必要とする。例
えば、２次の量子化ループ８０は３回積分される２次の
ループ信号を提供し第一の又は最も低い次数の量子化ル
ープ８１は２回積分される１次ループ信号を提供する。

各積分器回路のみが２つの人力を有しているからフルア
ダー回路１４９および１５１の付加的な列は積分器列の
間に挿入される。加算器回路列１４９および１５１は個
々には積分機能を果さないが信号ＢおよびＣを信号Ａの
初期積分から得られる信号流に加算する。

第４図から信号Ｂは微分器列に到達する前に３回積分さ
れ信号Ｃは２回積分されることがわかる。

信号Ｂが信号流に加算されるとき、信号Ｂは各列の最後
の次の行に加算され、信号Ｃは各列の最後から３番目の
行に加算され信号を適切に重み付は又はバイアスする。

同様に、積分器１４８の最も低いランクの列の積分器の
和ビツト入力端子は強制的にゼロとされバイアス値が積
分に加えられることを防止する。さらに、積分器の最も
下の行のキャリー人カビット端子は強制的にゼロとされ
バイアス値が加えられることを防止する。

第４図に示されるように、信号Ａ、　ＢおよびＣの積分
は複合同時演算によって達成される。積分はオーバーサ
ンプル周波数で行なわれる。スイッチ１５６の列はサン
プリング周波数を整数Ｎ回割り算することにより周波数
をデシメート又は減少させるよう機能する。列１６０か
ら１６３の微分器の各々の加算器回路１７５は実際には
それらの相入力端子に結合された２つの信号を減算する
働きをなす。減算は伝統的な２の補数の加算によって達
成される。従って、２進論理１が列１６０ないし１６３
の最も低いランクの列の微分器の第１の和ビツト端子の
各々に接続される。第４図において最も高いランクの列
１６３の全ての微分器が出力ビットを提供するものでは
ないことを注意すべきである。並列形式で提供される変
換出力ビットの数はビット分解能、積分器および微分器
の列の数、そしてフィルタ７７の減少率（ｄｅｃｌｍａ
ｔｌｏｎｒａｔｅ）に依存する。

第７図には第３図のコンバータ７６およびフィルタ７７
の変形例が示されている。第３図および第６図の相互関
係を分りやすくするため、第３図と共通の第６図の要素
はプライム表示を除き同様に番号づけられている。フィ
ルタ７７および７７−は機能および構造上同一である。

しかしながら、コンバータ７６′は構造主コンバータ７
６と異なる。この差はコンバーター７６゛においてはよ
り少ない回路を使用していることに基づく。特に、コン
バータ７６゛はコンバータ７６で使用されている減算器
回路８８および９６および利得（ｇａｉｎ）回路８９お
よび９７を必要としない。代わりに、遅延回路１５０が
遅延回路１０６−とフィ、ルタ７７′の加算器回路１１
５′の間に挿入されている。遅延回路１５０の入力は遅
延回路１０６゛の出力に接続されている。遅延回路１５
０の出力は加算器回路１１５″の入力に接続されている
。さらに、遅延回路１５１は遅延回路１０７′と利得回
路１１７″の間に挿入されている。

遅延回路１５１の入力は遅延回路１０７″の出力に接続
されており、遅延回路１５１の出力は利得回路１１７゛
の入力に接続されている。コンバータ７６゛における構
造上の変更の結果、１以外の個々の利得Ｋｌ、に２およ
びに３をそれぞれ積分器８３″、９１゛および９９−に
使用しなければならない。第７図に示されるように、コ
ンバータ７６′の利得に１およびに２は０．５以下でな
ければならない。この範囲外の利得に対しては積分器８
３′および９１゛の各々の出力は後続の量子化ループを
飽和させ又はオーバードライブするであろう。

コンバータ７６″の数学的解析によればコンバータ７６
′で回路が少くてすむ理由が示される。

コンバータ７６に関連する信号に対しては第６図におい
て同様の信号表現が使用されている。前述と同様にして
、入力信号Ｘ１と出力信号成分Ｙ１が量子化ループ７９
′に存在する。信号Ｙ１は次のようにあられされること
が容易にわかる。

Ｙｌ−Ｘ１＋ｅｌ　（１−Ｄ）　　　−（２１）ここで
、積分器８３−の利得に１と量子化器８４−の利得は逆
数関係にすることができ、従って式（１５）にはあられ
れない。信号Ｘ２は次のようにあられされる。

Ｘ２−　（Ｙｌ−ｅ　１）ＫＩＤ　　　−・−・・・・
・（２２）式（２１）の表現Ｙ１を式（２２）に代入す
ることにより Ｘ２−　（Ｘｉ−ｅｌＤ）ＫＩＤ　　−−・・・・・・
・（２３）量子化ループ８０″においては信号Ｙ２は次
のようにあわらされる。

Ｙ２−Ｘ２＋ｅ２　（１−Ｄ）　　　・・・・・・・・
・（２４）ここで積分器９１′の利得に２は量子化器９
２゛によりキャンセルされる。式（２３）の項Ｘ２を式
（２４）に代入することにより式（２４）は次のように
なる。

Ｙ２−　（Ｘｉ−ｅ　ＩＤ）ＫＩＤ 十ｅ　２　（１−Ｄ）　　　　　−・（２５）信号Ｘ３
は次のようにあられされる。

Ｘ３−（Ｙ２−ｅ２）Ｋ２Ｄ　　　−・−・団・Ｃ２６
）式（２５）の表現Ｙ２を式（２６）に代入することに
より Ｘ３−　（Ｘ２−ｅ２Ｄ）Ｋ２Ｄ　　＝−−−・・・・
・（２７）量子化ループ８１−におい°ては、信号Ｙ３
は次のようにあられされる。

Ｙ３−Ｘ３＋ｅ３　（１−Ｄ）　　　＝　（２８）ここ
で、積分器９９″の利得に３は量子化器１００゛により
キャンセルされる。式（２７）の項Ｘ３を式（２８）に
代入することにより式（２８）は次のようになる。

Ｙ３−　（Ｘ２−ｅ２Ｄ）Ｋ２Ｄ 十ｅ　３　（１−Ｄ）　　　　　−・・−・−−（２９
）式（２３）の項Ｘ２を式（２９）に代入することによ
り、式（２９）は次のようになる。

Ｙ３−　［（Ｘｉ−ｅｌＤ）ＫＩＤ −ｅ２Ｄ］　Ｋ２Ｄ＋ｅ３　（１−Ｄ）・・・・・・・
・・（３０） 第７図から信号Ｙ１は明らかに Ｙｌ−［（ＹＩＤ３）／　（１−Ｄ）　４＋　［（Ｙ２
Ｄ２Ｇ１）／　（１−Ｄ）　３＋　［（Ｙ２Ｏ２）／　
（１−Ｄ）　２］・・・・・・・・・（３１） 式（３１）は次のように簡単化される。

Ｙｌ−（ＸＩＤ２）／（１−Ｄ）　４ ＋　　（ｅ３Ｇ２）／　　（１−Ｄ）−（３２）ここで
、利得Ｇ１は（１／Ｋｌ）に等しく、利得Ｇ２は（１／
ＫＩＫ２）に等しい。積分器８３−および９１゛の利得
が０．５以下の場合には利得段１１７′および１１８″
の利得は２以上でなければならないことに注意を要する
。これは利得段１１７゛および１１８′が出力信号に結
合される増幅誤差項であるため望ましくない。従って、
第３図に示される本発明の実施例は典型的には第７図の
実施例よりも望ましい。しかしながら、積分器８３．９
１および９９において利得１を使用することが非常に不
都合ないくつかの応用があるかもしれない。

以上により、各出力がデータおよびノイズを含む多出力
オーバサンプリング・コンバータが提供されたことが明
らかであろう。多重出力は次に多重入力を受けることが
できるフィルタによってろ波される。コンバータのこの
設計により最少の回路でシグマ・デルタ変調が可能にな
る。さらに、多入力フィルタは経済的に大きな８禎の製
造を可能にする回路の一様性を考慮に入れて設計される
。

本発明を好ましい実施例に関連して説明したが、当業者
にとっては本発明は数多くの方法により変更可能であり
かつ特定的に提案され上に述べられたちの以外の多くの
実施例が予期できることが明らかであろう。従って添付
の請求の範囲は本発明の真の精神および範囲内にある発
明のすべての変形を包含することを意図するものである
。

【図面の簡単な説明】

第１図は、従来のオーバサンプリング・コンバータを示
すブロック図、 第２図は、第１図に示された量子化器回路の数学的モデ
ルを示すブロック図、 第３図は、本発明によるオーバサンプリング・コンバー
タを示すブロック図、 第４図は、第３図のコンバータのフィルタ部分を示すブ
ロック図、 第５図は、第４図の積分器の構成例を示すブロック図、 第６図は、第４図の微分器の構成例を示すブロック図、
そして 第７図は、本発明によるオーバサンプリング・コンバー
タの他の実施例を示すブロック図である。 ７６：オーバサンプリング・コンバータ、７７：デシメ
ーションフィルタ、 ７９、８０．８１　：量子化ループ、 ８２．８８．９０，９６．９８：減算器、８３．９１，
９９：積分器、 ８４．９２．　１ｏｏ：量子化器、 ８５．９３．１０１：遅延回路、 ８６．９４，１０２：Ｄ／Ａコンバータ、８９．９７，
１０８，１０９：利得段、１０５．１０６，１０７，１
１０．　・・・・・・、１１３，１２８．・・・・・・
・・・、１３１：遅延回路、１１０．１１１．・・・・
・・・・・、１１３：積分器、１１５．１１９，１２１
．１２３：加算器、１２８．１２９、・・・・・・・・
・、１３１：微分器、１３４．１３６，１３８．　１４
０：減算器。

Claims (1)

1. 【特許請求の範囲】 １、サンプリング周波数で動作しアナログ入力を受ける
   ための入力端子と各々データおよびノイズを含む複数の
   出力信号を提供するための複数の出力端子とを有する多
   出力オーバサンプリングＡ／Ｄコンバータであって、該
   コンバータは 前記複数の出力端子と同数の階級別に順序づけられた複
   数の量子化ループであって、各ループは入力信号とフィ
   ードバック信号との間の差を積分する積分器と、 該積分器からの出力を量子化しかつ複数の出力端子の内
   の所定の１つに出力信号の１つを提供する量子化器であ
   って、出力信号の各々は所定量のデータおよびノイズを
   提供するものと、該量子化器からの出力信号をフィード
   バック信号に変換する手段と、 を具備し、最も高い階級の量子化ループは入力端子信号
   として入力信号を受け、残りの量子化ループはすぐ上の
   階級のループからの入力端子信号を受け、最下位の階級
   のループを除くすべてのループはさらにすぐ下の階級の
   ループに入力端子信号を提供するための結合手段を有す
   るもの、 を具備することを特徴とする多出力オーバサンプリング
   Ａ／Ｄコンバータ。 ２、さらに、各々が複数の出力端子の内の所定の１つに
   結合された複数の入力端子、および、アナログ入力信号
   の所定のビット幅のデジタル等価物を提供する出力端子
   を有するフィルタ手段であって、該フィルタ手段は複数
   の出力信号の各々のデータを使用しかつ各出力信号のノ
   イズを最少化するもの、を具備する請求項１に記載の多
   出力オーバサンプリング・コンバータ。 ３、アナログ入力信号を各々データおよびノイズを含む
   複数のデジタル出力信号に変換するためアナログ入力信
   号をオーバサンプルする方法であって、該方法は アナログ入力信号を受けるための入力端子と複数の階級
   別に順序づけられた量子化ループを備えた多出力を有す
   るコンバータを提供する工程、および 各量子化ループに、入力端子信号とフィードバック信号
   との間の差を積分する積分器と、該積分器からの出力を
   量子化して複数の出力端子の内の所定の１つに出力信号
   の１つを提供する量子化器と、量子化器からの出力信号
   をフィードバック信号に変換する第１の手段とを各量子
   化ループに設ける工程であって、最下位の階級のループ
   を除く前記量子化ループは次に低い階級のループに対す
   る入力端子信号を提供する第２の手段を有し、最高位の
   階級のループは入力端子信号として入力信号を使用する
   もの、 を具備することを特徴とする前記方法。