JPS6339216A - デルタ・シグマ形ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、アナログ信号をディジタル信号に変換するデ
ルタ・シグマ（△Σ））形Ａ／Ｄ変換器に関するもので
ある。

（従来の技術） 従来、このような分野の技術としては、次のような文献
に記載されるものがあった。

■　アイ　イー　イー　イー　誌　（ＩＥＥＥ）、（１
９８３−１１，）　（米）“ア　ユニティ　ビット　コ
ーディング　メソド　バイ　ネガティブ　フィードバッ
ク（Ａ　Ｕｎｉｔ２　Ｂｉｔ　Ｃｏｄｉｎｇ　Ｍｅｔｈ
ｏｄ　ｂｙＮｅｇａｔｉｖｅ　Ｆｅｅｄｂａｃｋ）”Ｐ
、１５２４−１５３５■　アイ　イー　イー　イー誌（
ＩＥＥＥ）、ＧＡＳ−２５［７］　（１９７８−７，）
　　（米）″オーバサンプルド、リンアー　プリデイク
チイブ　アンド　ノイズ・シェービング　コーダーズ　
オブ　オ　−　ダＮ＞　１　（Ｏｖｅｒｓａｍｐｌｅｄ
、Ｌｉｎｅａｒ　Ｐｒｅｄｉｃｔｉｖｅ　ａｎｄＮｏｉ
ｓｅ−ｓｈａｐｉｎｇ　Ｃｏｄｅｒｓ　ｏｆ　０ｒｄｅ
ｒ　Ｎ＞１）”Ｐ、４３８−■　アイ　イー　イー　イ
ー誌（ＩＥＥＥ）、５Ｃ−１４［１］（１９７θ−２，
）（米）ア　シングル・チャネル　ピーシ−エム　コー
デック　（Ａ　Ｓｉｎｇｌｅ−ＣｈａｎｎｅＱ、ＰＣ：
Ｍ　Ｃｏｄｅｃ）”Ｐ、２５−３７■　アイ　イー　イ
ー　イー会報誌（ＩＥＥＥ　ＴＲＡＮＳＡＣＴ４ＯＮＳ
　ＯＮ　ＧＯＭＭＵＮＩＣ：ＡＴＩＯＮＳ）、Ｃ０Ｎ−
３１［３］（１９８３−３，）　　（米）“デザイン　
メンドロシイ７オー　シグマデルタエム（Ｄｅｓｉｇｎ
　ＭｅｔｈｏｄｏｌｏｇｙｆａｒΣΔＭ）”Ｐ、３８０
−３７０ ■　半導体トランジスタ研究会誌、鋒旦肋　［３］（１
９８５）“ディジタル処理形ＰＧＭ−Ｃ：０ＤＥＣ−Ｌ
ＳＩ　”Ｐ、１７−２４ ■　昭和６０年度電子通信学会総合全国大会誌“多段量
子化ノイズ・シェイピング形Ａ／Ｄ変換回路”Ｐ、（２
−３２１） 以下、その構成を図を用いて説明する。

第２図は文献■、■等に記載された従来のΔΣ形Ａ／Ｄ
変換器の一構成例を示すブロック図である。

このΔΣ形Ａ／［１変換器は、加算′ｒｊｉ１、積分器
２、ｌ個を検出する比較器３、及び複号化器の役目をす
る制御スイッチ４で構成されている。積分器２は、アナ
ログ積分器や、ＳＧ　（スイッチトキャパシタ、５ｗ１
ｔｃｈｅｄ　Ｃａｐａｃｉｔｏｒ）積分器等テ構成され
る。

この変換器では、加算器１で入力信号Ｖｉａ（Ｚ）と帰
還信号との差分をとり、それを積分器２で積分した後、
比較器３で１ビツトの論理“１”または“°Ｏ″なる出
力信号Ｖｏ（Ｚ）に量子化する。出力信号Ｖｏ（Ｚ）は
制御スイッチ４を切換え、その制御スイッチ４によって
正または負の基準電圧＋Ｖｒ、−Ｖｒからなる負帰還信
号を入力側に返している。

第３図は第２図において積分器３をＳＣ積分器で構成し
た場合の１ビツトΔΣ形ＡＩＤ変換器の具体的な回路例
である。

このΔΣ形Ａ／Ｄ変換器は、信号φなるタイミングでオ
ンするスイッチ１０．Ｉｆ、１２、信号源−なるタイミ
ングでオンするスイッチ１３，１４，１５、サンプリン
グ容量（Ｏｓ）１Ｂ、積分容量（Ｃｉ）１７、演算増幅
器１８、比較器１９、信号φｌのタイミングでデータを
ラッチして出力信号Ｄｏを送出するフリップフロップ回
路（ＦＦ）２０．信号φ１で出力信号ＤＯの論理をとる
論理回路２１、この論理回路２１から出力される制御信
号でオン、オフするスイッチ（Ａ）２２．（８）２３、
及び帰還用サンプリング容ｉ　（Ｃ：ｂ）２４とで構成
されている。

第３図の回路動作を第４図のタイミング図を参照しつつ
説明する。

先ず、信号φのタイミングでスイー、チｔｏ、１１がオ
ンすると、入力信号Ｖｉｎによりサンプリング容ｆｆ１
（（Ｉｓ）１Ｂに電荷Ｃ５−Ｖｉｎが充電されると同時
に、積分器ｆｆ１（Ｃｉ）１７にも充電され積分される
。その積分結果は比較器１９により接地電位よりも大き
いか、小さいかが判断された後、信号φ１のタイミング
でフリップフロップ回路（ＦＦ）２０に格納される。フ
リップフロップ回路２０の出力信号Ｄｏは論理回路２１
に入力され、その論理回路２１により信号φ１のタイミ
ングでスイッチ（Ａ）２２およびスイッチ（Ｂ）２３が
オン、オフ制御され、基準電圧Ｖｒによって帰還容量（
Ｃｂ）２４に負帰還用電荷Ｃｂ−Ｖｒが充電される。

このとき、出力信号ＤＯが論理“ｌ”の場合、演算増幅
器１日の出力（積分器出力）は正電圧になるため、スイ
ッチ（Ｂ）　２３が信号φ１のタイミングでオンになり
、サンプリング容１（Ｇｂ）２４の電荷を放電した後、
スイッチ（Ａ）２２が信号゛φ−のタイミングでオンに
なり、電荷−Ｃｂ−Ｖｒが演算増幅器１８側へ帰還され
る。また、出力信号ＤＯが論理“Ｏ”の場合、演算増幅
器１８の出力は負電圧になるため、スイッチ（Ａ）　２
２が信号φ１のタイミングでオンになると共に、スイッ
チ（Ｂ）　２４が信号丁のタイミングでオンになり、電
荷Ｃｂ−Ｖｒが演算増幅器１８側へ帰還される。このよ
うに、入力積分→量子化（判定）→帰還積分→入力植分
という一連の閉ループ操作により、ディジタル出力信号
Ｄｏを得ている。

第５図は文献■に記載されたΔΣ形Ａ／Ｉｌ変換奏であ
り、第３図の変換器がざらに改良されている。

このΔΣ形Ａ／Ｄ変換器は、主量子化ループおよび副量
子化ループを有している。主量子化ループは、加算器３
０、積分器３１、Ａ／Ｄ変換泰からなる量子化器（Ｑｌ
）３２、加算器３３、及びＤ／Ａ変換器からなる複号化
器３４で構成されている。また、副量子化ループは、そ
の入力側が積分器３１の出力側に、その出力側が加算器
３３にそれぞれ接続されるもので、加算器３５、積分器
３６、Ａ／Ｄ変換器からなる量子化器（Ｑ２）３７、微
分回路（ｄ／ｄｔ）３８、及びＤ／Ａ変換器からなる複
号化器３８とで構成されている。系の出力信号Ｄｏとし
ては、主量子化ループの出力（量子化器３２の出力）と
、副量子化ループの出力（量子化器３７の出力）を微分
回路３８で微分したものとを加えることにより得ている
。

第３図の回路で説明したように、積分器３１．３８は入
力信号積分と帰還信号積分を繰り返し行っているわけで
あるが、帰還信号積分が行われた後の積分器出力は、換
言すれば、量子化器３２　、３７の入力信号と複号化器
３４．３９の出力信号との差であり、量子化誤差そのも
のを表わしている。

第５図の回路において副量子化ループに信号を与えるタ
イミングは、積分器３１の出力に量子化誤差が現われて
いる時である。主量子化ループの出力をＶｏｌ（Ｚ）、
副量子化ループの出力をＶｏ２　（Ｚ）とすると、主ル
ープ、副ループについて次式が成立する。

・・・（１） ・・・（２） 但し、旧（Ｚ）；積分器３１の積分特性Ｈ２（Ｚ）　；
積分器３６の積分特性 εＤＺ）；量子化器３２の量子化誤 差 ｅ２（Ｚ）；量子化器３７の量子化誤 差 微分回路３８の出力信号Ｖｏ３　（Ｚ）は、微分特性を
Ｈ３（Ｚ）とすれば、（２）式より Ｖｏ３（Ｚ）　＝　Ｈ３（Ｚ）　・Ｖｏ２（Ｚ）となる
、ここで、一般的に旧（Ｚ）＝　Ｈ２（Ｚ）＝Ｈ（Ｚ）
と置くことが可能であり、かつ通常の積分器では量子化
誤差ε１（Ｚ）が入力信号Ｖｉａ（Ｚ）に対して極性反
転していることを考慮すれば、（１）、（２）式より次
式が成立する。

（４）式において微分特性）１３（Ｚ）をｌ／Ｈ（Ｚ）
にすると、第２項が削除され、出力信号ｎｏ（Ｚ）には
入力信号Ｖｉｎ（Ｚ）と副ループの量子化誤差信号ε２
（Ｚ）とが表われる。したがって、主ループの量子化誤
差信号ｅｌ（Ｚ）をキャンセルすることにより、雑音成
分のより低い副ループの量子化誤差信号ε２（Ｚ）のみ
が入力信号Ｖｉｎ（Ｚ）に加えられるだけであり、出力
信号ｎｏ（Ｚ）として大きなＳ／Ｎを確保することが可
能になる。これは見かけ上、ΔΣの２重積分ループと等
価な伝達特性式を得ている。

第６図はその具体的な回路例で、１ビツトΔΣ形Ａ／Ｄ
変換器を２つ用いたΔΣ形Ａ／Ｄ変換器の回路図を示し
ている。

量子化主ループのΔΣ型Ａ／Ｄ変換器は、信号φのタイ
ミングでオンするスイッチ４０，４１，４２．信号Ｔの
タイミングでオンするスイッチ４３，４４，４５、サン
プリング容量（Ｇｓｌ）４Ｂ、積分容量（Ｃ：１ｌ）４
７、演算増幅器４８、量子化として機部する比較器４８
、信号φ１．φでそれぞれデータをラッチするフリップ
フロップ回路（ＦＦ）５０，５１．加算器５２、信号φ
１で論理をとる論理回路５３、この回路５３から出力さ
れる制御信号でオン、オフするスイッチ（Ａ）５４．（
Ｂ）５５、　及び帰還用サンプリング容量（Ｃｂｌ）５
Ｂとで構成されている。

同様に、副量子化ループのΔΣ形Ａ／Ｄ変換器は、演算
増幅器４８の出力側およびスイッチ（Ａ）５４の入力側
と加算器５２との間に接続されるもので、信号Ｔのタイ
ミングでオンするスイッチ８０，６１，８２、信号φの
タイミングでオンするスイッチ８３，６４，８５、サン
プリング容量（Ｃ：５２）８Ｅｌ、積分容量（Ｃｉ２）
８７、演算増幅器８８、量子化器として機能する比較器
６９、信号φ２．φでそれぞれデータをラッチするフリ
ップフロップ回路（ＦＦ）７０，７１、　微分回路（ｄ
／ｄＥ）７２、信号φ２で論理をとる論理回路７３、こ
の回路７３から出力される制御信号でオン。

オフするスイッチ（Ｇ）　７４　、　（ｂ）　７５、及
び帰；用サンプリング容ｆｆ１（Ｃｂ２）７［ｉとで構
成されている。

第６図の回路動作を第７図のタイミング図を参照しつつ
説明する。

この主および副量子化ループにおける回路の動作原理は
、第３図の回路と同じであるが、第７図から明らかなよ
うに、主ループの積分器出力（演算増幅器４８の出力）
を副ループに渡すタイミングは、主ループの帰還積分が
行われているときであり、これは主ループの量子化誤差
信号を伝達していることに他ならない、フリップフロッ
プ回路５１．７１は、それぞれ主ループの出力（フリッ
プフロップ回路５０の出力）と副ループの出力（フリッ
プフロップ回路５０の出力）との同期合せのために設け
られている。以上のように、ΔΣ形Ａ／Ｄ変換器を２つ
用いて主およよび副ループを形成することに、より高い
Ｓ／Ｎ特性を得ることができる。

（発明が解決しようとする問題点） しかしながら、上記のΔΣ形Ａ／Ｄ変換器では、次のよ
うな問題点があった。

主および副量子化ループを有する第５図および第６図の
ΔΣ形Ａ／Ｄ変換器では、入力信号Ｖｉｎをまず積分し
た後に量子化（判定）を行い、帰還信号を加えるという
動作フローをとるため、実際の回路において入力信号Ｖ
ｉｎを積分した時点での積分３３１．３８の出力範囲が
大きくなってしまい、結果として入力用サンプリング容
量４１３．８８に比べて積分容量４７．８７を大きくと
ることにより、積分器３１．３６の出力範囲を抑えなけ
ればならなかった。

したがって、実質的にこれらの操作は入力信号レベルを
下げたことと等価で、積分器出力で得られるＳ／Ｎを損
じることになってしまうという問題点があった。

また、入力信号Ｖｉｎを積分するのにケえられる時間を
考えると、第７図に示されるように、主ループ、副ルー
プとも判定に要する時間を差し引かねばならず、入力信
号積分時間には余裕がなく、積分器３１．３６に課せら
れる積分特性要求が厳しくなるという問題点があった。

本発明は前記従来技術が持っていた問題点として、積分
器出力のＳ／Ｎが低い点に、および積分特性要求が厳し
くなる点について解決したΔΣ形Ａ／Ｄ変換器を提供す
るものである。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、入力信号および
帰還信号を加算して加算信号を出力する入力用加算器と
、前記加算信号を積分して積分信号を出力する積分器と
、前記積分信号を量子化してディジタル信号を出力する
量子化器と、前記ディジタル信号を符号化して前記帰還
信号を出力する複号化器とを５ｊｌえたΔΣ形Ａ／［１
変換泰において、前記積分信号に前記入力信号を加算し
てその加算結果を前記量子化器に入力する加算器を設け
たものである。

（作　用） 従来のΔΣ形Ａ／Ｄ変換器においては、サンプリング期
間の第１の期間において入力信号を積分し、この積分結
果を量子化（判定）し、量子化（判定）出力に基づいて
帰還信号の極性を決定していた０次に、サンプリング期
間の第２の期間において帰還信号を積分し、上記の第１
および第２の期間の動作を繰り返すことにより変換を行
なっていた。

これに対し本発明のΔΣ形Ａ／Ｄ変換器では、上記のサ
ンプリング期間の第１の期間において入力信号と積分器
出力とを新たに設けた加算器により加算し、加算結果を
量子化（判定）し、量子化（判定）出力に基づいて帰還
信号の極性を決定する。次に、サンプリング期間の第２
の期間において入力信号と帰還信号とを同時に積分する
ものである。上記の加算器に入力される積分器出力は、
一つ前のサンプリング期間の第２の期間で積分された結
果である。この積分結果と入力信号との加算結果は、従
来のＡ／Ｄ変換器の積分結果と等価になる。また、この
加算結果は上記第１の期間において最初に得ることがで
きるので、第１の期間はほとんど量子化（判定）に使う
ことができる。さらに、帰還信号の積分は第２の期間に
行うので、積分動作についても従来のように積分時間が
制限されることがなく、サンプリング周期を長引かせな
い。

また、本発明のＡ／Ｄ変換器では、入力信号と帰還信号
とを同時に積分するので、積分器の出力振幅範囲が抑制
される。

このように、本発明では、積分器の出力振幅範囲が抑制
されると同時に、入力信号の積分時間が帰還信号の積分
時間と同様になり、従来に比して、余裕が生まれる。し
たがって、積分器出力のＳ／Ｎが向上すると同時に、積
分器の積分特性に余裕ができ、前記の問題点を除去する
ことが可能になるのである。

（実施例） 第１図は本発明の実施例を示すΔΣ形Ａ／Ｄ変換器の構
成ブロック図である。

この変換器では、加算器９０．積分器９１．加算器９２
、Ａ／Ｄ変換器からなる量子化器（Ｑ）９３が入出力間
に直列に接続され、さらにその加算器９０と量子化器９
３の出力側との間にＤ／Ａ変換器からなる帰還ループ用
の複号化器９４が接続された構成である。

次に動作について説明する。

入力信号Ｖｉｎが加算器９０．９２に与えられると、一
方の加算器９０で複号化器８４からの帰還信号との差分
がとられてそれが積分器９１で積分され、その積分器出
力が他方の加算器９２に与えられる。

加算器９２は積分器９１の出力と入力信号Ｖｉｎとを加
算し、その加算出力を量子化器９３に与える。量子化器
９３は加算器８２の出力の極性を判定（量子化）してそ
れに応じた２値の出力信号ＤＯを出力すると共に、それ
を複号化器９４に与える。複号化器８４は量子化器９３
の出力信号をアナログ信号に復号して前記帰還信号を生
成し、それを加算器８０に負帰還する。

本実施例では、先ず加算器３２で入力信号Ｖｉｆｌと積
分器８１の出力とを加算することにより、見かけ上、該
入力信号Ｖｉｎを積分したことと等価なことを行い、そ
の加算器９２の出力を量子化器９３で量子化し、後で加
算器８０により入力信号Ｖｉｎと帰還信号との差分をと
ってその差分を積分器９１で積分するようにしている。

そのため、従来のものに比べてＳ／Ｎ特性を向上させる
ことができると同時に、積分器８１における積分特性の
緩和を計ることが可悌である。

第８図は本発明の他の実施例を示すΔΣ形Ａ／Ｄ変換器
の構成ブロック図である。

この変換器は第１図のΔΣ形Ａ／Ｄ変換器を２個用いて
構成した主および副量子化ループを有している。

主量子化ループは、加算器１００、積分器１０１、加算
器１０２、Ａ／Ｄ変換器からなる量子化器（Ｑｌ）　１
０３．及び加算器１０４が、入出力間に直列に接続され
、さらにその加算器１００と量子化器１０３の出力側と
の間にＤ／Ａ変換器からなる帰還ループ用の複号化器１
０５が接続された構成である。ここで、入力信号Ｖｉｎ
は加算１１００および１０２に与えられ、出力信号Ｄｏ
は加算器１０４から取り出される。

また、副量子化ループは、加算器１０６、積分器１０７
、　　加算器１０８、Ａ／Ｄ変換器からなる量子化器（
Ｑ２）１０９、及び微分回路（ｄ／ｄｔ）１１０が、積
分器１０１の出力側と加算器１０４との間に直夕ｑに接
続され、さらにその加算器１０８と量子化器１０９との
間にＤ／Ａ変換器１１２からなる帰還ループ用の複号化
器１１２が接続された構成である。ここで、積分器１０
１の出力は加算器１０６および１０８にも４えられる。

次に、動作について説明する。

入力信号Ｖｉｎが第１図と同様に主ループの加算器１０
０，１０２に与えられると、一方の加算器１００で複号
化器１０５からの帰還信号との差分がとられてそれが積
分器１０１で積分され、その積分器出力が他方の加算器
１０２に与えられると共に、副ループの加算器１０６，
１０８に与えられる。

主ループの加算器１０２は積分器１０１の出力と入力信
号Ｖｉｎとを加算し、その加算出力を量子化器１０３に
与える。′量子化器１０３は加算器１０２の出力の極性
を判定（量子化）してそれに応じた２値の出力信号を出
力し、それを加算器１０４及び複号化器１０５に与える
。複号化器１０５は量子化器１０３の出力信号をアナロ
グ信号に復号して前記帰還信号を生成し、それを加算器
１００に負帰還する。

副ループでは、主ループの積分器１０１出力が加算器１
０［１、１０８に入力されると、主ループと同様に、一
方の加算器ｆｏｅで複号化器１１２からの帰還信号との
差分がとられ、それが積分器１０７で積分された後、他
方の加算器１０８で前記積分器１０１出力と加算される
。加算器１０８の加算出力は量子化器１０９で判定（量
子化）され、微分回路１１０で微分されると共に、複号
化器１１２で復号されて加算器１０８へ負帰還される。

微分回路１１０で微分された信号は、主ループの加算器
１０４によって量子化器１０３の出力（主ループの出力
）と加算され、その加算結果が出力信号ＤＯとして送出
される。

本実施例では、第１図と同様に主ループにおいて先ず加
算器１０２で入力信号Ｖｉｎと積分器１０１の出力とを
加算することにより、見かけ上、該入力信号Ｖ　ｉ　ｎ
を積分したことと等価なことを行い、その加算器１０２
の出力を量子化器１０３で量子化し、後で加算器１００
により入力信号Ｖｉｎと帰還信号との差分をとってその
差分を積分器１０１で積分するようにしている。同様の
ことを副ループについても行っている。そのため、積分
器１０１，１０７の出力範囲を抑えることが可圭であり
、また入力信号Ｖｉｎの積分時間も従来に比べて余裕を
とることができる。これにより、入力信号レベルを従来
のように抑えず、なおかつその信号の積分に要する時間
制約が緩和されるので、積分器１０１，１０７のＳ／Ｎ
を向上させ、同時にその積分特性に余裕が生まれるとい
う利点がある。

第９図は第８図の具体的な回路例を示す１ビツトΔΣ形
Ａ／Ｄ変換器の回路図である。

このΔΣ形Ａ／Ｄ変換器は、従来の第６図とほぼ同様の
回路構成要素からなる主量子化ループと副量子化ループ
とで構成されるが、その配線状態が第６図と異なってい
る。

すなわち、主量子化ループは、信号Ｔのタイミングでオ
ンするスイッチ２００．２０１．２０２、信号φのタイ
ミングでオンするスイッチ２０３．２０４．２０５、　
サンプリング容量（Ｃｓｌ）２Ｈ１積分容量（Ｏｉｌ）
２０７、演算増幅器２０８、　量子化器として機ず砒す
る比較器２０９、信号φ１でデータをラッチするフリッ
プフロ、ブ回路（ＦＦ）２１０、信号φでデータをラッ
チする同期合せ用のフリップフロップ回路（ＦＦ）２１
＋、加算器２１２、信号φｌで論理をとる論理回路２１
３、この回路２１３から出力される制御信号でオン、オ
フするスイッチ（Ａ）２１４．（Ｂ）２１５、及び帰還
用サンプリング容ｆｊｔ　（Ｃｂ　１）　２１　Ｇとで
構成されている。

ここで、スイッチ２００〜２０５．２１４．２１５及び
容量２０Ｇ、２１Ｇは第８図の加算器１００を構成し、
同様に、容量２０７及び演算増幅器２０８は積分器１０
１を、比較器２０９は加算器１０２を、この比較器２０
９及びフリップフロップ回路２１０は量子化器１０３を
、それぞれ構成している。この主量子化ループが従来の
第６図の回路と基本的に異なる点は、比較器２０９によ
って演算増幅器２０８の出力（積分器出力）と入力信号
Ｖｉｎとを比較し、その比較結果をフリップフロップ回
路２１０に入力するようにしたことである。

同様に、副量子化ループは、演算増幅器２０８の出力側
およびスイッチ（Ａ）２１４の入力側と加算器２１２と
の間に接続されるもので、信号φのタイミングでオンす
るスイッチ２２０，２２１．２２２、　信号Ｔのタイミ
ングでオンするスイッチ２２３．２２４．２２５、サン
プリング容量（Ｃｓ２）２２６、積分器１（Ｃｉ２）２
２７、演算増幅器２２８、　量子化器として機能する比
較器２２９、信号φ２でデータをラッチするフリップフ
ロップ回路（ＦＦ）２３０、信号φでデータをラッチす
る同期合せ用のフリップフロップ回路（ＦＦ）２２１、
微分回路（ｄ／ｄｔ）２３２、信号φ２で論理をとる制
御論理回路２３３、　この回路２３３から出力される制
御信号でオン、オフするスイッチ（Ｇ）２３４．（Ｂ）
２３５．及び帰還用サンプリング容量（Ｃ：ｂ２）２３
Ｂとで構成されている。

ここで、副量子化ループにおける第８図との対応関係は
前記主量子化ループとほぼ同様である。

特にこの副量子化ループが第６図の回路と基本的に異な
る点は、比較器２２９によって演算増幅器２２８の出力
（積分器出力）と主量子化ループの演算増幅器２０８出
力とを比較し、その比較結果をフリッププロップ回路２
３０に入力するようにしたことである。

次に、第１０図のタイミング図を参照しつつ動作を説明
する。

先ず、主量子化ループにおいて、入力信号Ｖｉｎがスイ
ッチ２００側及び比較器２０９に与えられると、スイッ
チ２００がオフのため、該入力信号Ｖｉｎが比較器２０
９にのみ入力される。

ここで、入力信号Ｖｉｎと積分器出力（演算増幅器２０
８の出力）との加算結果が接地電位よりも大きいか、小
さいかを判定する操作は、積分器出力値をＩとすれば、 Ｉ　＋Ｖｉｎ　＞　Ｏ”（５） となる、ＩとＶｉｎとの極性が反転していることを考慮
すれば、（５）式の判断は、 Ｖｉｎ　＞−１・・・（８） となり、−■が積分器出力値となる。従ってこのＶｉｎ
、−Ｉを比較器２０９の（＋）、（−）入力端子に入力
することにより、ＶｉｎとＩとの加算結果が接地電位よ
りも大きいか、小さいかを判定できる。この判定結果は
信号φ１のタイミングでフリップフロップ回路２１０に
ラッチされ、このフリップフロップ回路２１０から２値
の出力信号が出力されてフリップフロップ回路２１１及
び論理回路２１３に与えられる。

論理回路２１３は、信号φ１及びフリップフロップ回路
２１０出力に基づきスイッチ（Ａ）　２１４をオンする
と共にスイッチ（Ｂ）２１５をオフする。すると、基準
電圧Ｖｒが帰還用サンプリング容量２１Ｂに印加され、
この容量２１Ｂに負帰還用電荷ｃｂｔ・Ｖｒが蓄えられ
る。

信号ＴがＬレベルからＨレベルになると、スイッチ２０
０．２０１．２０２がオンし、入力信号Ｖｉｎがサンプ
リング容量２０８を介して積分容量２０７に与えられる
と共に、帰還用サンプリング容量２１Ｂの電荷が該積分
容量２０７に与えられる。これにより、入力積分と帰還
積分とが同時に行われる。

この際、入力信号Ｖｉｎは信号φ、Ｔのタイミング間で
は一定と考えた方が理解しやすいが、入力信号周波数に
対して標本化周波数が高ければ、はとんど同じと考えて
よい。この信号ＴのＬレベルからＨレベルへの立上りの
タイミングで積分器出力が副量子化ループへ伝達される
。

副量子化ループでは、前記主量子化ループの動作と同様
に、入力である主量子化ループの積分器出力と演算増幅
器２２８の出力（積分器出力）とを比較器２２８で比較
し、その比較結果をフリップフロップ回路２３０で２値
信号に変換した後、積分容量２２７で入力積分と帰ａｖ
ｉ分とを同時に行う。

次いで、各フリップフロップ回路２１０，２３０の出力
は各フリップフロップ回路２１１，２３１で周期がとら
れ、さらに一方のフリップフロップ回路２３１の出力が
微分回路２３２で微分される。その後、他方のフリップ
フロップ回路２１！の出力と微分回路２３２の出力とを
加算器２１２で加算することにより、出力信号Ｄｏを得
ている。

この実施例では、比較器２０９．２２’３において見か
け上の入力信号積分を行い、その結果を量子化して帰還
信号を導出するようにしたので、積分容量２０７．２２
７及び演算増幅器２０８，２２８からなる各積分器で、
入力積分と帰還積分とが同時に行える。これにより５等
価的に入力信号レベルを下げることなく、すなわち積分
器ｉ２０？、２２７を入力用サンプリング容量２０６，
２２８に比べて大きくすることなく、各積分器の出力振
幅範囲を抑制でき、しかも各積分器の入力信号積分時間
に余裕を与えることができる。その結果、各積分器のＳ
／Ｎ特性をより向上させることが可能であると同時に、
その積分特性を緩和させることが可能である。

第１１図は第９図の変形例を示す１ビツトΔΣ形Ａ／Ｄ
変換器の回路図である。

この変換基では、第９図における２個の比較器２０９．
２２９の代りに、１個の比較器２３８と、その比較器２
３９の（＋）側入力端に接続され信号φ、正によりオン
するスイッチ２４０，２４１　とを設けている。

このようにすれば、比較器２３９及びフリンブフロップ
回路２１０，２３０からなる量子化器を、信号φとＴの
タイミングで多重化することができ、これによって回路
構成の簡略化が計れる。

なお、未発明は図示の実施例に限定されず、種々の変形
が可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、積分信号
に入力信号を加算する加算器を設けたので、見かけ上、
入力信号積分が行われ、これにより積分器において入力
積分と帰還積分とが同時に行われる。そのため、積分器
の出力振幅範囲が抑制され、その積分器出力のＳ／Ｎ特
性が向上する。

さらに、その積分特性に余裕が生まれる。

【図面の簡単な説明】

第１図は本発明の実施例を示すΔΣ形Ａ／Ｄ変換器の構
成ブロック図、第２図は従来のΔΣ形Ａ／Ｄ変換器の構
成ブロック図、第３図は第２図の回路図、第４図は第３
図の動作を示すタイミング図、第５図は従来のΔΣ形Ａ
／Ｄ変換器の構成ブロック図、第６図は第５図の回路図
、第７図は第６図の動作を示すタイミング図、第８図は
本発明の他の実施例を示すΔΣ形Ａ／Ｄ変換器の構成ブ
ロック図、第９図は第８図の回路図、第１０図は第９図
の動作を示すタイミング図、第１１図は第９図の変形例
を示す回路図である。 ９０．９２，１００，１０２，１０４，１０８，１０８
・・・・・・加算器、９１．１０１，１０７・・・・・
・積分器、９３，１０３，１０９・・・・・・量子化器
、９４，１０５，１１２・・・・・・複号化器、１１０
・・・・・・微分回路。 出願人代理人　　　柿　　本　　恭　　成りｑ７２工１
１器 ７／　１８器 り３　　量子イヒコおま Ｚφ彷号化他 藩発明の△Σ形／ｌ／Ｄ変拶器 第１図 従来の乙Σ形、Ｖ／Ｄ笈換呑 第２図 第り図の回路図 第３國 ψｌ 莞３図のタイミング図 帛４図 従来のＡΣ形Ａ／Ｄ　ＰＬ換器 ゼ代５叉 φ 中２ 兜６図のタイミシｔｊ図

Claims (1)

1. 【特許請求の範囲】 入力信号および帰還信号を加算して加算信号を出力する
   入力用加算器と、前記加算信号を積分して積分信号を出
   力する積分器と、前記積分信号を量子化してディジタル
   信号を出力する量子化器と、前記ディジタル信号を複号
   化して前記帰還信号を出力する複号化器とを備えたデル
   タ・シグマ（△Σ）形Ａ／Ｄ変換器において、 前記積分信号に前記入力信号を加算してその加算結果を
   前記量子化器に入力する加算器を設けたことを特徴とす
   るデルタ・シグマ（△Σ）形Ａ／Ｄ変換器。