JPS62277820A - Ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明はスイッチトキャパシタ回路を用いた複数のΔ−
Σ変換器により構成されるＡ／Ｄ変換器に関するもので
ある。

〔従来の技術〕

第２図は一般的なΔ−Σ変換器を示す回路図である。第
２図において、１はアナログ信号入力端子、２は基準電
圧源、３〜１０はスイッチ、１１〜１３は容量、１４は
演算増幅器、１５は比較器、１６はデータフリップフロ
ップ、１７は出力端子であり、スイッチ３〜６と容量１
１は１つのスイッチトキャパシタ回路（以下「上側スイ
ッチトキャパシタ回路」という）を構成し、スイッチ７
〜１０と容量１２はもう１つのスイッチトキャパシタ回
路（以下「下側スイッチトキャパシタ回路」という）を
構成する。

スイッチ３．６は一定周期（サンプル周Ｕ）中の同じタ
イミングで閉じられ、スイッチ４，５はスイッチ３．６
と互いに重ならないタイミングで閉じられる。スイッチ
３〜６はこのような動作をするので、アナログ信号入力
端子１に入力されたアナログ信号は、スイッチ３の開い
た時点で容量１１に電荷としてサンプルされ、スイッチ
４．５のとじている時点で容量１３に転送される。容量
１３にある電荷量は演算増幅器１４の出力電圧となり、
比較器１５により接地電位と比較される。

比較器１５の出力は、この時点から上記サンプリング周
期の間、データフリップフロップ１６により保持される
。

下側スイッチトキャパシタ回路は、上側スイッチトキャ
パシタ回路とほぼ同じタイミングで制御されるが、スイ
ッチ７．８のタイミングがデータフリップフロップ１６
の出力によって切り替えられることが上側スイッチトキ
ャパシタ回路と異なっている。すなわち、データフリッ
プフロップ１６の出力レベルが演算増幅器１４の出力電
位が接地電位よりも高いことを示すレベルにある時は、
スイッチ７と１０．スイッチ８と９を同じタイミングで
閉じることにより、基準電圧ｔＡ２の出力電圧Ｖ　ｒｅ
ｆに相当する電荷を容量１３に注入して演算増幅器１４
の出力電圧を下げる。逆に、データフリップフロップ１
６の出力レベルが演算増幅器１４の出力電位が接地電位
よりも低いことを示すレベルにある時は、スイッチ７と
９．スイッチ８と１０をそれぞれ同じタイミングで閉じ
ることにより、基準電圧源の出力電圧Ｖ　ｒｓｆに相当
する電荷を容量１３から引き抜いて、演算増幅器１４の
出力電圧を上げる。

第２図に示す回路は、容量１１．１２を同じ値にした場
合、絶対値が最大■、。、のアナログ入力電圧を±Ｖ□
、の大きさを表わす１ビツトの符号列（データフリップ
フロップ１６の出力に現れる）に変換するオーバーサン
プル形のＡ／Ｄ変換器すなわちΔ−Σ変換器として動作
する。

次に容量１１，１２．１３を同し値とした場合の動作に
ついて説明する。あるサンプル点で演算増幅器１４の出
力電位が接地電位よりもわずかに低く、かつ、次のサン
プル点のアナログ入力電圧が＋■、。ｆであるとき、後
者のサンプル点での演算増幅器１４の出力電圧は、比較
器１５．データフリッフ゛フロフブ１６．　　スイ・ン
チ７〜１０のＩＩ　’＜Ｂにより加算される十Ｖ９．（
帰還信号の電圧値）とアナログ入力電圧とにより、＋２
Ｖｒｅｒよりもわずかに低い値になる。負側についても
同様であり、演算増幅器１４の出力振幅は、接地電位に
対する尖頭値が２■、、。７未満となる。

次にΔ−Σ変換器の伝達特性について説明する。

まず、アナログ入力端子のＺ変換をＸ、演算増幅器１４
の出力を比較器１５により十Ｖ□、または一■９．と判
定した時に加算される量子化誤差のＺ変換をｑ、データ
フリップフロップ１６の出力に現れる出力信号のＺ変換
をｙとする。演算増幅器１４は容ｉ１３によりアナログ
入力電圧と帰還信号（＋　Ｖ　ｒｅ　ｔまたは−Ｖｒａ
ｒ）との和を積分することから、 ｙ−（ｘ−ｚ−’ｙ）／　（１−Ｚ−’）　　−１−ｑ
、’４＝Ｘ＋（１−Ｚす）ｑ 上式から分かるように、Δ−Σ変換器では量子化時点で
ランダムに加算される量子化誤差ｑ　（白色）が出力に
微分されて現れるため、サンプル周期の逆数（サンプル
周波数）よりも充分低い信号帯域内の雑音成分は微分特
性により小さくなる。

Ａ／Ｄ変換器において、上記信号帯域内の雑音成分を更
に小さくするためにΔ−Σ変換器を複数個使用した多段
形変換器が提案されている（信学会総合全国大会６０年
度Ｎ０．６０３）（以下「参考文献“１”」という））
。

第３図は参考文献“１”で提案されている多段型変換器
の構成を示す図であって、３０１は加算器、３０２は積
分器、３０３は量子化器、３０４は遅延要素、３０５は
Ｄ／Ａ変換器、３０６は微分回路である。これらは２つ
のΔ−Σ変換器３１０．３２０を構成し、Δ−Σ変換器
３１０は入力信号をΔ−Σ変換し、Δ−Σ変換器３２０
は遅延要素３０７と加算器３０８とによって算出される
Δ−Σ変換器３１０の量子化雑音をΔ−Σ変換する。

第４図は第３図をスイッチトキャパシタ回路で実現した
具体回路である。ここでは第３図における遅延要素３０
７と加算器３０８は従来簡単に実現する手段がなかった
ため実現していないが、以下に説明するように、参考文
献に論じられている動作にほぼ等しい動作をする。従来
の多段形変換器の一例を示す第４図の回路において、２
０，３０はΔ−Σ変換器、４０は信号を１サンプル遅延
させるレジスタ、５０は微分回路、６０は加算器、７０
は出力端子であり、Δ−Σ変換器２０は演算増幅器２１
．比較器２２．データフリップフロップ２３および２個
のスイッチトキャパシタ回路から構成され、Δ−Σ変換
器３０は演算増幅器３１、比較器３２．データフリップ
フロップ３３および２個のスイッチトキャパシタ回路か
ら構成される。

Δ−Σ変換器３０は、Δ−Σ変喚器２０を構成する演算
増幅器２１の出力信号をΔ−Σ変換する。

変換された信号は微分回路５０で微分され、加算器６０
でΔ−Σ変換器２０の１サンプル前の出力値に加算され
る。ここで、比較器２２．３２で加算される量子化誤差
の値をそれぞれｑｌ、ｑ２とし、演算増幅器２１の出力
値をｙ３とし、Δ−Σ変換器２０．３０の出力値を７１
．ｙ２とし、加算器６０の出力値をｙ４とすると、 ｙｌ＝ｘ＋　（１−Ｚ−’）ｑｌ ｙ３＝ｘ−Ｚ−’ｑｌ ｙ２＝ｙ３＋　（１−Ｚ−’）ｑ２ ＝ｘ−Ｚ”’（１１＋　（１−Ｚ−’）　Ｑ　２ｙ４＝
ｙｌＺ−’＋　（１−Ｚ弓）ｙ２＝ｘ＋　（１−Ｚ−’
）”ｑ２ となり、出力端子７０には、ランダムな量子化誤差ｑ２
が２階微分されて現れるため、信号帯域内の雑音成分は
第２図のΔ−Σ変換器における雑音成分よりも更に小さ
くなる。

〔発明が解決しようとする問題点〕

しかしながら、上述した従来の多段形変換器では、第２
図のΔ−Σ変換器についての説明で述べたように、演算
増幅器の出力振幅が基＄電圧の２倍となり、これをΔ−
Σ変換するΔ−Σ変換器３０では、従って、Δ−Σ変換
器２０の２倍の基準電圧を用い、演算増幅器３１の出力
振幅をΔ−Σ変換器２０の基準電圧（最大入力振幅）の
４倍として動作させる必要があり、電源電圧一定のもと
では振幅を小さくせざるを得なかった。即ち回路の雑音
の影響を受けやすくなり、高いＳ／Ｎ比が得にくいとい
う問題があった。

第５図は上記の問題点を解決するために「信学会総合全
国大会６０年度ＮＯ，６０４Ｊ　　（以下「参考文献“
２”」という）でとられている方法を示す回路図であっ
て、ａ、ｃおよびす、　　ｄは下側闇値および上側闇値
であり、データフリップフロノブ２５．３５は２ビツト
化されている。第５図において閾イ直ａ、ｂはそれぞれ
一１／２Ｖ、□、＋１／２■ｒ、ｆに設定され、２ビツ
トの出力信号によって基準電圧側のスイノチトキャバシ
タは演算増幅器２１の出力電圧が＋１／２■□、より大
きいときこれを下げ、−１／２　Ｖ、、ｆより小さいと
きこれを上げ、−１／２Ｖ、、ｆと＋１／２ｖｒｅｒと
の間のときはなにもしない制御を受ける。ここで第２図
と同様の考察を行なうと、あるサンプル点で演算増幅器
２１の出力電圧が一１／２■ｒ、ｆよりもわずかに低く
、かつ、次のサンプル点でのアナログ入力電圧が＋Ｖ、
、、であるとき、後者のサンプル点での演算増幅器２１
の出力電圧には帰還信号電圧＋Ｖ　ｒａｔとアナログ入
力電圧＋Ｖ　ｒｅｆが加算されて＋３／２Ｖ、、ｆより
もわずかに低い値になる。このように第５図では演算増
幅器２１の出力電圧の尖頭値が＋３／２Ｖ、、ｆに緩和
される。上記のように第５図のΔ−Σ変換器が量子化す
べき振幅は＋３／２Ｖ、、ｆであるため、その基準電圧
も本来３／２倍されるべきであるが、参考文献“２”に
示されているように、これをＶ　ｒａｔとした時の影響
は小さい。

上述した改良案は、第３図に対して、２つの闇値電圧源
、２つの比較器、２つのデータフリップフロップ、基準
電圧側スイッチトキャパシタの何もしない論理等の比較
器大きな追加を必要とする問題があった。

〔問題点を解決するための手段〕

このような問題点を解決するために本発明は、第１．第
２のスイッチトキャパシタ回路と第１の演算増幅器と第
１の比較器と第１のデータフリップフロップとを有する
第１のΔ−Σ変換器と、第２の演算増幅器と第２の比較
器と第２のデータフリップフロップと入力端子が前記第
１の演算増幅器の出力端子と接続された第３のスイノチ
トキャバシタ回路と入力端子が基準電圧源と接続され前
記第１のΔ−Σ変換器の出力信号により制御される第４
のスイッチトキャパシタ回路と入力端子が基準電圧源と
接続され前記第２のデータフリップフロツブの出力信号
により制御される第５のスイッチトキャパシタ回路とを
有する第２のΔ−Σ変換器とを設けるようにしたもので
ある。

〔作用〕

本発明においては、第２の演算増幅器の出力信号の最大
振幅が改善される。

〔実施例〕

本発明に係わるＡ／Ｄ変換器の一実施例を第１図に示す
。１はアナログ信号入力端子、２は基準電圧源、１００
は第１のΔ−Σ変喚器、２００は第２のΔ−Σ変換器、
３００は微分回路、４００は加算回路、５００は出力端
子、１０１〜１０日および２０１〜２１２はスイッチ、
１０９〜１１１および２１３〜２１６は容量、１１２お
よび２１７は第１および第２の演算増幅器、１１２ａ。

１１２ｂ、１１２ｃは第１の演算増幅器の反転入力端子
、非反転入力端子、出力端子、２１７ａ。

２１７ｂ、２１７ｃは第２の演算増幅器の反転入力端子
、非反転入力端子、出力端子、１１３および２１８は第
１および第２の比較器、１１４および２１９は第１およ
び第２のデータフリップフロップ、Ｔ１およびＴ２は第
１および第２のスイッチトキャパシタ回路の入力端子、
Ｔ３．Ｔ４およびＴ５は第３．第４および第５のスイッ
チトキャパシタ回路の入力端子である。スイッチ１０１
〜１０４、容ｆｆ１１０９は第１のスイッチトキャパシ
タ回路を構成し、スイッチ１０５〜１０８．容量１１０
は第２のスイノチトキャバシタ回路を構成する。また、
スイノチトキャバシタ２０１〜２０４、容量２１３は第
３のスイッチトキャバシク回路を構成し、スイッチ２０
５〜２０８．容量２１４は第４のスイッチトキャパシタ
回路を構成し、スイッチ２０９〜２１２．容量２１５は
第５のスイッチトキャパシタ回路を構成する。

次にこのように構成されるＡ／Ｄ変換器の動作について
説明する。第１のΔ−Σ変換器１００は第２図のΔ−Σ
変換器と全く同じ動作でアナログ入力信号をΔ−Σ変換
する。スイッチ２０９〜２１２および容量２１５から成
るスイッチトキャパシタ回路は、第２のΔ−Σ変換器に
おけるスイッチ７〜１０および容量１２から成るスイッ
チトキャパシタ回路に相当する動作を行なう。

Δ−Σ変換器１００の演算増幅器１１２の出力信号は、
第３のスイッチトキャパソタ回路によりサンプルされる
。また、Δ−Σ変換器１００から出力される制御信号は
、その制御信号によって制御される第４のスイッチトキ
ャパシタ回路によりサンプルされる。従って、Δ−Σ変
ｊ］！！！Ｎｉ　２００は、演算増幅器１１２からの出
力信号とΔ−Σ変換器から出力される帰還信号との和信
号をΔ−Σ変換する。

ここで、±２Ｖ−＝ｒの最大振幅を持つ演算増幅器１１
２の出力信号が正の時の帰還信号は一■、、、ｆであり
、演算増幅器１１２の出力信号が負の時の帰還信号は＋
Ｖ　ｒ　ａ　ｆであるため、上記の和信号の振幅は最大
±Ｖ　ｒａｆとなる。従って、これをΔ−Σ変換するΔ
−Σ変換器２００の基準電圧はＶ　ｒａｆであり、演算
増幅器２１７の出力信号の最大振幅は±２■ｒ、、、と
なる。

第１図のＡ／Ｄ変換器における伝達特性は、第３図のＡ
／Ｄ変換器で使用した出力値を使用すると、 Ｙ　１　＝ｘ＋　（１−Ｚ−’）　　Ｑ　ＩＹ３＝！／
　１−Ｑ　１ ＝Ｘ−Ｚ−’Ｑｌ ｙ２＝　（ｙ３−ｙｌ）＋　（１−１’）ｑ２＝−ｑ　
１　＋　（１−Ｚ−’）　　ｑ　２ｙ　４．＝ｙ　１　
＋　（１−Ｚ−’）　　ｙ　２＝ｘ＋　（１−Ｚ−’）
２ｑ　２ となり、第３図のＡ／Ｄ変換器と同じ特性が、Δ−Σ変
換器２００の演算増幅器２１７の出力振幅を１／２に改
善して実現できる。

〔発明の効果〕

以上説明したように本発明は、第１の演算増幅器の出力
端子から出力される信号を第３のスイッチトキャパシタ
回路に入力し、基準電圧源と接続された第４のスイッチ
トキャパシタ回路を第１のΔ−Σ変換器から出力され名
帰還信号により制御し、第２のΔ−Σ変換器から出力さ
れる帰還信号により第５のスイッチトキャパシタ回路を
制御することにより、第３のスイッチトキャパシタ回路
における第１の演算増幅器からの出力信号と第４のスイ
ンチトキャバシタ回路における第１のΔ−Σ変換器の帰
還信号との和信号の振幅を減少させることができるので
、比較器２データフリツプフロツブ等の追加を伴わずに
第２のΔ−Σ変喚器における信号の動作範囲を改善でき
る効果がある。

【図面の簡単な説明】

第１図は本発明に係わるＡ／Ｄ変換器の一実施例を示す
回路図、第２図は一般的なΔ−Σ変換器を示す回路図、
第３図は従来の多段型変換器のブロック構成図、第４図
は従来のＡ／Ｄ変換器を示す回路図、第５図は従来の他
のＡ／Ｄ変換器を示す回路図である。 １・・・・アナログ信号入力端子、２・・・・基準電圧
源、ｔｏｏ、２００・・・・Δ−Σ変換器、１０１〜１
０８，２０１〜２１２・・・・スイッチ、１０９〜１１
１，２１３〜２１６・・・・容量、１１２，２１７・・
・・演算増幅器、１１２ａ、２１７ａ・・・・反転入力
端子、１１２ｂ、２１７ｂ・・・・非反転入力端子、１
１２ｃ、２１７Ｃ，５００・・・・出力端子、１１３゜
２１８・・・・比較器、１１４，２１９・・・・データ
フリソプフロフブ、３００・・・・微分回路、４００・
・・・加算回路、ＴＩ、　Ｔ２．　Ｔ３、Ｔ４．’ｉ”
５・・・・入力端子。 特許出願人　　　　日本電気株式会社 日本電信電話株式会社 代　理　人　　　山　川　政　樹（ほか２名）第２図 第３図

Claims (1)

【特許請求の範囲】
1. ２つのΔ−Σ変換器を具備し、一方がアナログ入力信号
   をΔ−Σ変換し他方が前者の量子化誤差をΔ−Σ変換し
   、双方の出力信号を演算して出力デジタル信号を得るＡ
   ／Ｄ変換器において、第１、第２のスイッチトキャパシ
   タ回路と第１の演算増幅器と第１の比較器と第１のデー
   タフリップフロップとを有する第１のΔ−Σ変換器と、
   第２の演算増幅器と第２の比較器と第２のデータフリッ
   プフロップと入力端子が前記第１の演算増幅器の出力端
   子と接続された第３のスイッチトキャパシタ回路と入力
   端子が基準電圧源と接続され前記第１のΔ−Σ変換器の
   出力信号により制御される第４のスイッチトキャパシタ
   回路と入力端子が基準電圧源と接続され前記第２のデー
   タフリップフロップの出力信号により制御される第５の
   スイッチトキャパシタ回路とを有する第２のΔ−Σ変換
   器とを備え、前記第１、第２のスイッチトキャパシタ回
   路はスイッチにより容量の一方の端子を互いに重ならな
   いタイミングで入力端子と接地端子とに交互に接続し前
   記容量の他方の端子を互いに重ならないタイミングで第
   １の演算増幅器の反転入力端子と接地端子とに交互に接
   続し、前記第１のスイッチトキャパシタ回路は入力端子
   がアナログ信号入力端子に接続され、第２のスイッチト
   キャパシタ回路は入力端子が基準電圧源に接続され、前
   記第１の演算増幅器は反転入力端子と出力端子との間に
   容量が接続され非反転入力端子は接地端子に接続され出
   力端子が前記第１の比較器に接続され、前記第１の比較
   器は前記第１の演算増幅器の出力端子から出力される信
   号のレベルと接地電位とを比較しその結果としての制御
   信号により第２のスイッチトキャパシタ回路の動作を制
   御し、前記第３のスイッチトキャパシタ回路は前記第１
   の演算増幅器からの出力信号を入力し、前記第４のスイ
   ッチトキャパシタ回路は前記第１のΔ−Σ変換器から出
   力される前記制御信号により制御されることを特徴とす
   るＡ／Ｄ変換器。