KR101149773B1 - 대역통과 델타-시그마 아날로그-디지털 변환기들 - Google Patents

대역통과 델타-시그마 아날로그-디지털 변환기들 Download PDF

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Abstract

아날로그 입력 신호를 디지털화하는 델타-시그마 아날로그-디지털 변환기(△-ΣADC)를 포함하는 장치가 개시된다. △-ΣADC는 아날로그 입력 신호로부터 유도되는 아날로그 신호를 필터링하도록 구성된 아날로그 대역-통과 루프 필터, 및 루프 필터로부터의 필터링된 아날로그 신호를 샘플링 주파수(sampling frequency)에서 샘플링함으로써 일련의 디지털 신호들을 생성하도록 구성된 양자화기(quantizer)를 포함한다. 루프 필터는 중심 대역-통과 주파수를 가진다. 일련의 디지털 신호들은 아날로그 입력 신호의 데이터-반송 주파수 스펙트럼의 미러 이미지인 데이터-반송 주파수 스펙트럼을 가진다. 일련의 디지털 신호들의 데이터-반송 주파수 스펙트럼은 중심 대역-통과 주파수와 0 사이에 위치된다.
델타-시그마 아날로그-디지털 변환기, 필터링, 대역-통과 루프 필터, 샘플링 주파수, 데이터-반송 주파수 스펙트럼

Description

대역통과 델타-시그마 아날로그-디지털 변환기들{Bandpass delta-sigma analog-to-digital converters}
도 1은 종래 델타-시그마 아날로그-디지털 변환기(△-ΣADC)에 대한 블록도;
도 2는 △-ΣADC를 가지는 수신기의 일 실시예에 대한 블록도;
도 3은 도 2의 △-ΣADC를 동작하는 방법에 대한 흐름도;
도 4는 도 2의 △-ΣADC에 입력되는 아날로그 입력 신호의 데이터-반송 대역과 △-ΣADC에 의해 출력되는 중간 디지털 신호들의 미러 이미지 대역간의 관계를 도시한 도면;
도 5는 전형적인 △-ΣADC들의 안정성을 분석하는데 유용한 선형 회로의 블록도; 및
도 6A 내지 6B는 여러 △-ΣADC들에 대한 잡음 전달 함수 폴들의 계산된 최대 반경들 및 출력 신호 대 잡음비들(SNRs)을 각각 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
17 : 디지털 복조기 20 : 아날로그 루프 필터
22 : 양자화기 24 : 능동 피드백 루프
26 : 가산기 28 : 디지털-아날로그 변환기
발명 분야
본 발명은 일반적으로, 아날로그-디지털 변환기들 특히, 델타-시그마 아날로그-디지털 변환기들을 이용한 장치 및 방법들에 관한 것이다.
관련 기술의 서술
근래에, 전기 통신 위원회는, 아날로그-디지털(AD) 변환이 수신 안테나에 매우 근접하여 일어나는, 데이터 수신기들을 주목하고 있다. 수신 안테나에 근접하여 AD 변환을 수행하는 것은 신호 처리 예를 들어, 아날로그 영역에서 수행된 필터링 및 복조의 양을 상당히 감소시킨다. 그 대신에, AD 변환이 수신 안테나의 근처에서 일어날 때, 신호 처리는 AD 변환에 의해 발생된 디지털 신호들 상에서 수행된다. 통상적으로 디지털 장치들은 아날로그 대응 장치들보다 더 낮은 온도 민감성들, 더 선형적인 동작 특성 및 더 높은 구성요소 허용 오차들을 가지기 때문에, 신호 처리를 디지털 영역에 적합하게 변경해야할 필요가 있다.
AD 변환기들의 한 가지 타입은 델타-시그마 AD 변환기(△-ΣADC)로서 알려진다. 도 1을 참조하여, 전형적인 △-ΣADC(2)는 클럭된 양자화기(4), 루프 필터(5) 및 디지털-아날로그(DA) 변환기(7)를 갖는 피드백 루프(6)를 포함한다. 양자화기(4)는 아날로그-디지털 변환을 생성하는 샘플링 동작을 수행한다. 피드백 루프(6)는 양자화기(4)로부터 디지털 출력 신호들의 값들에 응답하는 값들을 갖는 아날로그 신호들을 생성하고, 아날로그 신호들을 피드백한다. 피드백된 신호들은 루프 필터(5)가 처리할 아날로그 신호를 형성하기 위해, 아날로그 입력 신호와 순차적으로 조합된다. 예를 들어, 가산기(8)는 피드백된 신호들을 아날로그 입력 신호들에 가산할 수 있고, 및/또는 루프 필터(5)로의 하나 이상의 중간 탭들(9)은 피드백된 아날로그 신호들을 루프 필터(5)에서 발생된 아날로그 신호들과 조합시킬 수 있다.
디지털 출력 신호들에 응답하는 신호들을 피드백함으로써, △-ΣADC들은 양자화 잡음의 기여를 디지털 출력 신호의 선택된 주파수 구성요소들로 감소시킨다. 선택된 주파수 구성요소들에 대해, 신호-대-잡음 비들(SNR)은 통상적으로, 더 낮은 오버샘플링 비들(OSR들)을 갖는 △-ΣADC들에서 보다 더 높은 OSR들을 갖는 △-ΣADC들에서 더 높다. 여기에서, OSR는 AD 변환기의 샘플링 주파수 대 AD 변환기에 의해 디지털화되는 아날로그 입력 신호의 데이터 대역 폭의 비로 정의된다. 선택된 주파수 대역에서, SNR의 값은 또한 통상적으로, 하위-차수 루프 필터들을 갖는 △-ΣADC들에서 보다 상위-차수 루프 필터들을 갖는 △-ΣADC들에서 더 높다. 불행하게도, 상위-차수 루프 필터들은 또한 △-ΣADC의 동작에서 받아들이기 어려운 불안정성을 야기할 수 있다.
일부 종래의 △-ΣADC들은 4-차 루프 필터들 및 높은 샘플링 주파수들 예를 들어, 아날로그 입력 신호의 중심 반송파 주파수의 4배인 샘플링 주파수들을 갖는 양자화기들을 이용한다.
높은 샘플링 주파수들은, 반송파들이 높은 중심 반송파 주파수들을 가질 때 바람직하지 않다. 특히, 높은 샘플링 주파수들을 구현하는 집적 회로 구조들은 복 잡하거나 높은 중심 반송파 주파수들에서 이용할 수 없다.
△-ΣADC들의 여러 실시예들은 효율적인 동작을 위해 높은 샘플링 속도들을 필요로 하지 않을 수도 있다. 새로운 △-ΣADC들은 신호의 중심 반송파 주파수에 근접한 주파수에서, 아날로그 입력 신호를 샘플링한다. 그와 같은 샘플링 주파수는 그다지 높은 OSR를 생성하지 않지만, 새로운 △-ΣADC들은 여전히 높은 출력 SNR들을 발생시키고, 안정된 동작을 가질 수 있다. 더 낮은 샘플링 주파수들 때문에, 새로운 △-ΣADC들은 단순하고, 더 적은 전력을 소비하며 낮은 지터 필요들을 가진다.
일 측면에서, 본 발명은 아날로그 입력 신호를 변환하는 델타-시그마 아날로그-디지털 변환기를 포함하는 장치를 특징으로 한다. △-ΣADC는 아날로그 입력 신호로부터 유도되는 아날로그 신호를 필터링하기 위해 구성된 아날로그 대역-통과 루프 필터 및 샘플링 주파수에서, 루프 필터로부터 필터링된 아날로그 신호를 샘플링함으로써 일련의 디지털 신호들을 생성하기 위해 구성된 양자화기를 포함한다. 루프 필터는 중심 대역-통과 주파수를 가진다. 일련의 디지털 신호들은 아날로그 입력 신호의 데이터-반송 주파수 스펙트럼의 미러 이미지인 데이터-반송 주파수 스펙트럼을 가진다. 일련의 디지털 신호들의 데이터-반송 주파수 스펙트럼은 중심 대역 통과 주파수와 0 사이에 위치된다.
다른 측면에서, 본 발명은 △-ΣADC를 동작하는 방법을 특징으로 한다. 방법은 아날로그 입력 신호를 데이터-반송 대역을 갖는 일련의 디지털 신호들로 변환하기 위해, 데이터-반송 대역 갖는 아날로그 입력 신호를 △-ΣADC에 전송하는 단계를 포함한다. 일련의 디지털 신호들은 아날로그 입력 신호의 데이터-반송 주파수 스펙트럼의 미러 이미지인 데이터-반송 주파수 스펙트럼을 가진다. 일련의 데이터-반송 주파수 스펙트럼은 중심 대역-통과 주파수와 0 사이의 위치된다.
여기에서, 참조 번호들은 유사한 기능들을 갖는 특징들을 나타낸다.
아래에서, 여러 실시예들이 첨부하는 도면들 및 기술을 참조하여 기술된다. 그럼에도, 본 발명은 다른 형태들로 실시될 수 있고, 아래에 기술된 실시예들에 제한되지 않는다.
도 2를 참조하여, 데이터 수신기의 일 실시예는 안테나(10), 아날로그 회로(11) 및 디지털 회로(12)를 포함한다. 수신기의 안테나(10)는 캡쳐된 피변조 반송파를 아날로그 회로(11)의 입력 포트(14)에서 아날로그 입력신호로 변환한다. 아날로그 회로(11)는 일련의 일정하게 이격된 중간 디지털 신호들을 출력 포트(15)에서 생성하기 위해 아날로그 입력 신호의 아날로그-디지털 변환을 수행한다. 디지털 회로(12)는 일련의 중간 디지털 신호들 상에 즉, 디지털 영역에서 중요 데이터 처리를 수행한다. 전형적인 중요 데이터 처리는 일반적으로, 양자화 잡음이 낮은 데이터-반송, 기저 대역 신호를 생성하는 것을 포함한다. 디지털 회로(12)는 출력 포트(13)에서 디지털 기저 대역의 스트림을 출력한다.
기저 대역 신호를 생성하기 위해, 디지털 회로(12)는 중간 디지털 신호들을 수신하기 위해 연결된 디지털 복조기(17)를 포함한다. 여기에서, 디지털 복조기는 수신된 일련의 디지털 신호들 예를 들어, 저-잡음 기저-대역 신호의 선택된 주파수 대역을 통과시킨다. 디지털 복조기의 일 예는 디지털 데시메이터(digital decimator) 및 디지털 데시메이터의 출력에 연결된 저역-통과 필터이다. 디지털 데시메이터는 일련의 수신된 디지털 신호들의 기저-대역 복제를 생성하는 샘플링 속도를 가지고, 저역-통과 필터는 선택적으로 기저-대역 복제를 통과시킨다. 디지털 복조기의 다른 예는 일련의 수신된 디지털 신호를, 기저-대역 데이터-반송 신호로 주파수 다운쉬프트에 적합한 주파수를 갖는 디지털 혼합 신호와 혼합하는 디지털 다운 믹서(digital down mixer)이다.
아날로그 회로(11)는 클럭 드라이브(18) 및 델타-시그마 아날로그-디지털 변환기(△-ΣADC)를 포함한다. 클럭 드라이브(18)는 △-ΣADC의 서브시스템들 및 디지털 회로(12)를 동기화한다. △-ΣADC는 아날로그 입력 신호를 출력 포트(15)에서 생성된 일련의 중간 디지털 신호들로 변환한다. △-ΣADC는 디지털 영역에서 처리하는 초기 데이터를 촉진하기 위해 수신기의 안테나(10)에 근접한 상기 아날로그-디지털(AD) 변환을 수행한다.
△-ΣADC는 일정 샘플링 주파수, fS에서 아날로그 입력 신호를 필터링하고 샘플링함으로써 중간 디지털 신호들을 생성한다. fS의 크기는 일정 종래의 △-ΣADC들의 샘플링 주파수들과 비교하여 상대적으로 낮다. 바람직하게, 4-차 아날로그 기저-대역 루프 필터(20)에 대해, fS는 (4/3)fC±10%와 같고, 여기서 fC는 입력 포트(14)에서 수신되어 변조된 반송파의 중심 반송파 주파수이다. 더 바람직한 것은, fS=(4/3)fC±1%이다. 전형적으로, fC는 아날로그 기저-대역 필터(20)의 중심 기저-대역 주파수인 fbp와 또한 같다.
아날로그 △-ΣADC는 아날로그 대역-통과 루프 필터(20), 양자화기(22), 능동 피드백 루프(24) 및 가산기(26)를 포함한다. 아날로그 루프 필터(20)는 양자화기(22)에서 수신하기 이전에 아날로그 신호를 통과시킨다. 양자화기(22)는 샘플링 주파수, fS에서 루프 필터로부터 아날로그 신호를 샘플링함으로써 일련의 디지털 신호들을 발생시킨다. 중간 디지털 신호들 능동 피드백 루프(24)의 입력 및 출력 포트(15)에 모두 전송된다. 능동 피드백 루프(24)는 수신된 중간 디지털 신호들을 대응하는 아날로그 신호들로, 하나 이상의 피드백 스트림들에서 변환한다. 가산기(26)는 피드백 스트림들 중 하나의 아날로그 신호들을, 입력 포트(14)에서 안테나(10)로부터 수신된 아날로그 입력 신호와 순차적으로 조합한다. 가산기는 아날로그 입력 및 아날로그 피드백 신호들을, 가산기(26)가 감산기로서 동작하도록 상대적 위상 편이 예를 들어, 180°의 위상 편이를 조합할 수 있다. 어떤 다른 피드백 스트림들의 아날로그 신호들은 중간 탭들(T1 - TN)로 루프 필터(20)에 순차적으로 전송된다.
루프 필터(20)는 중심 대역-통과 주파수, fbp를 가지는 대역 통과 공진기이고, fbp
Figure 112005008788998-pat00001
fC이다. 루프 필터(20)는 적어도 2-차이고, 3-차, 4-차, 그 이상의 차수가 바람직하다. 일부 전형적인 루프 필터들(20)은 연속된 2-차로 구성되고, 중심 반송파 주파수 fC를 갖는 신호들을 통과시키는 대역-통과 공진기들이다. 루프 필터(20)의 폭은 포트(14)에서 수신되어 변조된 반송파의 데이터-반송 대역의 폭과 거의 같은 대역 통과를 가진다.
능동 피드백 루프(24)는 양자화기(22)로부터의 개별적인 중간 디지털 신호들을 아날로그 신호들로 변환하는 디지털-아날로그(DA) 변환기(28)를 포함한다. DA 변환기(28)는 아날로그 신호들의 하나 이상의 피드백 스트림들을 생성한다. 각 피드백 스트림의 개별적인 아날로그 신호들은 양자화기(22)로부터의 중간 디지털 신호들에 대응한다. 따라서, 각 피드백 스트림에서, 아날로그 신호들의 전송 속도들은 양자화기(22)의 샘플링 속도와 같다. 각 피드백 스트림에서, 개별적인 아날로그 신호들은 양자화기(22)로부터의 대응하는 중간 디지털 신호들의 크기들의 배수인 연관된 피드백 스트림들의 이득과 같은 크기들을 가진다. DA 컨버터(28)는 한 피드백 스트림의 아날로그 신호들을 가산기(26)에 전송하고, 어떤 부가된 피드백 스트림들의 아날로그 신호들을 중간 탭들, T1 - TN, 루프 필터(20)로 전송한다.
특히, 포트(15)에서의 일련의 디지털 신호들은 입력 포트(14)에서 수신된 아날로그 입력 신호의 미러 이미지의 데이터-반송 주파수 스펙트럼을 가진다. 여기에서, 미러-이미지 스펙트럼을 갖는 신호는, 데이터를 전송하는 낮은 주파수 채널들은 원래 신호 내의 데이터를 전송하는 높은 주파수 채널들에 대응하는데 예를 들어, 전력 스펙트럼들은 원래 이미지 및 미러 이미지들의 일부와 연관된 대역들의 중심들에 관해 상대적으로 역행된다. 포트(15)에서, 일련의 디지털 신호들의 데이터-반송 주파수 스펙트럼은 루프 필터(20)의 중심 대역-통과 주파수와 0 사이에 또한 위치된다.
도 3은 △-ΣADC 예를 들어, 도 2의 △-ΣADC를 동작하는 전형적인 방법(40)을 도시한다. 방법(40)은 피드백 스트림들부터의 아날로그 신호들을 아날로그 입력 신호들에 순차적으로 부가함으로써 예를 들어, 도 2의 가산기(26) 내의 신호들을 부가함으로써 아날로그 신호를 생성하는 것을 포함한다(단계 42). 부가 단계는 DA 변환된 아날로그 입력 신호의 피드백-수정된 버전을 생성한다. 상기 방법(40)은 아날로그 루프 필터 예를 들어, 도 2의 아날로그 대역 통과 루프 필터(20)에 피드백-수정된 아날로그 신호를 전송하는 것을 포함한다(단계 44). 아날로그 루프 필터는 아날로그 루프 필터의 대역 통과 내의 주파수들을 통과시키는 대역 통과 필터이다. 아날로그 루프 필터는 fbp
Figure 112010010553863-pat00002
fC으로 정의된 중심 대역-통과 주파수, fbp,를 가질 수 있고, fC는 아날로그 입력 신호의 중심 반송파 주파수이다. 또한, 아날로그 루프 필터의 대역 통과는 DA 변환된 아날로그 입력 신호에 대한 데이터-반송 대역과 거의 같을 수 있다. 상기 방법(40)은 일련의 디지털 출력 신호들을 생성하기 위해 생성하기 위해 전송하는 단계에 응답하여 아날로그 대역-통과 필터에 의해 생성된 필터링된 아날로그 신호를 샘플링하는 것을 포함한다(단계 46). 예를 들어, 상기 샘플링은 도 2의 양자화기(22)에 의해 수행될 수 있다. 샘플링 주파수, fS,에서, 샘플링 단계는 부가의 디지털 출력 신호들을 생성한다. 일련의 디지털 신호들은 원래 아날로그 입력 신호의 데이터-반송 주파수 스펙트럼의 미러 이미지인 데이터-반송 주파수 스펙트럼을 가진다. 일련의 데이터-반송 주파수 스펙트럼은 루프 필터의 중심 대역-통과 주파수와 0 사이에 위치된다.
또한, 상기 방법(40)은 디지털 출력 신호들을 디지털 복조기 예를 들어, 도 2의 디지털 복조기(17)로 필터링하는 것을 포함한다(단계 48). 디지털 복조기는 루 프 필터의 대역 통과의 하위 에지보다 더 높은 주파수들을 제거하기 위해 디지털 출력 신호들을 필터링한다.
또한, 상기 방법(40)의 전형적인 실시예들은 예를 들어, 도 2의 DA 컨버터(28)내에서 하나 이상의 병렬 피드백 스트림들 상의 부가적인 아날로그 신호들을 생성하기 위해, 디지털 출력 신호의 디지털-아날로그 변환들을 순차적으로 수행하는 것을 포함한다(단계 49). 각 피드백 스트림의 아날로그 신호들은 샘플링에 의해 생성된 디지털 출력 신호들에 대응한다. 각 피드백 스트림의 아날로그 신호들의 일시적인 폭들은 샘플링 주파수의 역보다 더 짧다. 이러한 아날로그 신호들의 전형적인 듀티 사이클들은 0.5 이하이고 바람직하게는, 1/3 이하 또는 1/4 이하이다. 여기에서, 일정하게 이격된 신호들의 스트림 내의 신호들의 듀티 사이클은, 비에 의해 정의된 분수를 나타낸다. 상기 비는 신호들의 크기가 한 신호의 전체 일시적 기간에 의해 분할된 신호의 최대 크기의 1/2보다 더 큰 동안, 시간 간격이다. 아래에서 기술된 것처럼, 피드백된 아날로그 신호들의 듀티 사이클을 짧게 하는 것은 상위-차수 아날로그 대역-통과 루프 필터들을 갖는 △-ΣADC의 안정성을 증가시킬 수 있다.
도 4를 참조하여, 도 2 및 3의 △-ΣADC는 중간 디지털 신호들의 주파수 구성 요소들의 선택된 협대역에 대한 양자화 잡음을 거절한다. 선택된 대역에서, 중간 디지털 신호들은 안테나(10)에 의해 수신되어 변조된 반송파의 데이터-반송 대역 내의 신호 전력 프로파일(signal power profile)의 미러 이미지인 신호 전력 프로파일을 생성한다. 미러 이미지 대역에서 아날로그 입력 신호 전력을 분배하기 위 해, 가산기(26)는 아날로그 입력 신호 즉, 중심 반송파 주파수 fC를 갖는 신호를 능동 피드백 루프(24)의 피드백 스트림으로부터의 아날로그 신호들 즉, 주파수 fS를 갖는 신호들에 순차적으로 부가하거나 감산한다. 상기 부가 또는 감산 때문에, 미러 이미지의 중심 주파수, fc-mi는 샘플링 주파수에서 중심 반송파 주파수를 뺀것과 같다. 즉, fc-mi= fS - fC이다.
도 2의 수신기에서, 미러 이미지 대역은 중간 디지털 신호들에 대한 데이터-반송 대역이다. fc-mi= fS - fC이기에, 미러 이미지 대역은 상대적으로 낮은 중심 주파수를 가질 수 있다. 이런 이유 때문에, 중간 디지털 신호들의 데이터-반송 대역은 fC가 고주파수일 때에도, 저주파수들을 포함할 수 있다. 그와 같은 저 데이터-반송 주파수들은 표준 집적-회로(IC) 구조들이 디지털 복조기(17)의 구성 요소들, 예를 들어, 디지털 다운 믹서 및 저역 통과 필터, 또는 데시메이터 및 저역 통과 필터로 이용될 수 있도록 한다. 특히, 기저 대역으로의 데이터 다운쉬프트는 단지 도 2에서 도시된 fS - fC의 저 혼합 주파수만을 요청한다. IC 기술들은 미러 이미지 대역의 저 주파수들이 중간 디지털 신호들의 데이터-반송 대역인 것보다 고 주파수들 예를 들어, 4fC인 종래 수신기들에서의 디지털 신호 처리 회로에 대해 이용 가능성이 적다. 또한, 미러 이미지 대역의 저 주파수들은 전력 소모 및 중간 디지털 신호들의 데이터를 반송하기 위해 이 대역을 이용하는 실시예들의 지터 요건들(jitter requirements)을 감소시켜야 한다.
도 2를 참조하여, 실리콘-게르마늄(SiGe) BiCMOS는 약 2.0 GHz의 fC 및 약 20 메가-Hz(MHz)의 데이터 대역폭을 갖는 아날로그 입력 신호들을 AD 변환하는 전형적인 △-ΣADC들을 위한 잠재적으로 적합한 기술이다. 전형적인 △-ΣADC들은 차등 저항 래더들 및 마스터-슬레이브 비교기들의 연속들에 기초하여 완전히 다른 플래시-타입 구조들을 갖는 4-비트 양자화기들(22)을 포함할 수 있다. 그와 같은 4-비트 양자화기들(2)은 예를 들어, 미러 이미지 밴드가 약 1.9 - 2.1 GHz ±20MHz의 범위가 되도록 약 2.8GHz의 fS를 가질 수 있다. 전형적인 △-ΣADC들은 연속하는, 2-차 아날로그 대역 통과 공진기들에 의해 구성된, 완전 차동, 4-차 아날로그 대역-통과 루프 필터들(20)이 될 수 있다. 각각의 2-차 공진기는 예를 들어, Gm-OpAmp-C 바이쿼드 구조 및 약 2.1 GHz의 중심 대역 통과 주파수를 가질 수 있다. △-ΣADC들은 펄스 형태 로직 및 교정 루프들을 갖는 DA 변환기들(28)을 포함할 수 있다. 펄스 형태 로직은 4-비트, 차동, 고속 멀티플렉서/구동 드라이버(18)에 의해 동기화된 And-게이트로서 동작할 수 있다. 그와 같은 펄스 형태 로직은 능동 피드팩 루프의 DA 컨버터(28)의 감도를 감소시키는 양자화기(22)로부터 클럭 지터까지 중간 디지털 펄스들의 듀티 사이클을 더 낮춘다. 교정 루프는 DA 컨버터들(28)에서 현 스위치들의 정적 비선형성들을 조절하여, 전체 △-ΣADC의 정적 해상도들과 같은 정적 해상도를 달성한다.
도 2의 △-ΣADC들은 상위 주파수들에서 샘플링하는 종래 △-ΣADC들보다 더 낮은 OSR 값들을 가지는 것으로 예측될 것이다. 통상적으로, 하위 OSR 값들은 양자 화 잡음의 효과적이지 못한 억제를 의미한다. 부분적으로, 도 2의 일정한 △-ΣADC들은 다중-비트 양자화기(22) 및/또는 상위-차수 아날로그 대역-통과 루프 필터(20)를 이용함으로써 낮은 샘플링 속도의 상기 요구되지 않은 효과를 부분적으로 보상한다. 상위-차수 루프 필터들은 하위-차수 루프 필터들보다 양자화 잡음을 더 잘 억제한다. 불행히도, 2차 이상의 차수들을 가지는 루프 필터들은 △-ΣADC들에서 동작하는 불안정성들을 가질 수 있다. 그와 같은 불안정성들의 위험은 △-ΣADC들에서 그와 같은 상위-차수 루프 필터들의 이용으로 변조된 것을 가진다.
도 2의 △-ΣADC들의 전형적인 실시예들은 상위-차수 대역-통과 루프 필터(20)를 가지지만, 동작하는 불안정성으로부터 영향을 받지 않는다. 불필요하게 동작하는 안정성들은 능동 피드백 루프(24)에서 DA 변환기(28)를 위해 특별 형태를 선택함으로써 회피된다. 특히, DA 변환기(28)는 1.0 미만의 듀티 사이클들을 갖는 RZ(리턴-투-제로; return-to-zero) 아날로그 피드백 펄스들을 생성할 수 있다. 전형적인 DA 컨버터들(28)은 0.5 이하, 바람직하게는 1/3 이하 또는 1/4 이하의 듀티 사이클들을 갖는 RZ 아날로그 피드백 펄스들을 생성한다. 짧은 듀티 사이클들을 갖는 아날로그 피드백 펄스들에 대해, 4-차 대역-통과 루프 필터(20)는 반드시 동작하는 불안정성을 발생시키지는 않는다.
도 5를 참조하여, 선형 모델(35)은 동작하는 불안정성들에 대해 여러 △-ΣADC들을 분석하는데 이용되었다. 선형 모델(35)은 원래 △-ΣADC들의 양자화기(20)를 스위치(36)와 가산기(38)를 종속하는 하드웨어 장치(22')를 대체한다. 스위치(36)는 일련의 동일 공간 디지털 신호들 V*을 생성하기 위해 아날로그 대역-통과 루프 필터(20)로부터 아날로그 신호(V)를 샘플링한다. 여기에서, 디지털 신호들은 "*"에 의해 지시되고, 아날로그 신호들은 "*"들을 갖지 않는다. 가산기(38)는, 양자화 에러, E*를 스위치(36)로부터의 디지털 신호들, V*에 부가함으로써 도 2의 △-ΣADC의 중간 디지털 신호들(예를 들어)에 대응하는 출력 디지털 신호들, Y*를 발생시킨다. 하드웨어 장치(22')의 동작은 선형 모델(35)의 출력 디지털 신호, Y*가 양자화 에러, E에 선형적으로 의존하게 한다.
발명자들은 한 쌍의 동일한, 2-차, 대역-통과 공진기들인 H1 및 H2으로 형성된 4-차 아날로그 대역 통과 루프 필터들(20)을 갖는 △-ΣADC들의 동작하는 불안정성들을 분석하기 위해 선형 모델(35)을 이용했다. 대역 통과 공진기(H1)는 대응하는 △-ΣADC들의 아날로그 입력 신호, X와 DA 변환기(28)에 의해 생성된 제 1 피드백 스트림의 아날로그 신호들, K1Y간의 차에 의해 주어진 아날로그 신호를 수신한다. 제 2 공진기 H2는 제 1 공진기 H1로부터의 출력 아날로그 신호와 DA 변환기(28)에 의해 생성된 제 2 피드백 스트림의 아날로그 신호들, K1Y간의 차에 의해 주어진 아날로그 신호를 수신한다. 여기에서, K1 및 K2는 DA 변환기(28)에 의해 생성된 제 1 및 제 2 피드백 스트림들의 이득들이다.
각 선형 모델(35)은 연관된 잡음 전송 함수(NTF; Noise Transfer Function)를 가진다. NTF의 폴들은 대응하는 △-ΣADC가 동작하는 불안정성을 가지는지를 특징지운다. NTF의 모든 폴들이 1 미만의 반경을 가진다면, 대응하는 △-ΣADC는 동작하는 불안정성들을 가지지 않는다.
선형 모델(35)의 여러 형태들의 수에 관한 연구들을 통해, 발명자들은 NTF 폴들에 대한 반경들이 하나 이상의 피드백 스트림들의 아날로그 신호들의 형태에 강하게 의존하는 것을 발견했다. 발명자들은 전체 듀티 사이클들 이하를 가지는 아날로그 피드백 신호들을 생성하기 위해 △-ΣADC들을 설계하는 것은 상위-차수 루프 필터들과 연관된 동작 불안정성들의 형태들을 회피할 수 있음을 자각하였다.
이러한 결론을 개시하기 위해, 도 6A는 여러 차동 △-ΣADC들에 대응하는 선형 모델들(35)에서의 NTF 폴들에 대해 계산된 가장 큰 반경을 도시한다. 각 △-ΣADC는 2.8 GHz의 샘플링 주파수를 가지고, 데이터가 1.9 GHz과 2.1 GHz간의 대역에서 반송되는 변조된 반송파를 처리한다. 각 △-ΣADC에서, DA 변환기(28)는 동일 이득 즉, K1 = K2을 갖는 2개의 피드백 스트림들을 제공했다.
도 6A에서, 그래프들(50, 52, 54, 56)은, NTF 폴들에 대한 최대 반경이 DA 컨버터(28)의 이득, K1에 따라 변하는지를 도시한다. 그래프들(50 및 52)은 NRZ 타입 아날로그 피드백 신호들 및 0.5 듀티 사이클을 가지는 RZ 타입 아날로그 피드백 펄스들에 각각 대응한다. NRZ 아날로그 피드백 신호들 및 0.5의 듀티 사이클을 갖는 RZ 아날로그 피드백 펄스 모드에 대해, K1의 모든 값들은 반경이 1보다 더 큰 NTF 폴을 생성한다. 따라서, 이런 형태들의 아날로그 피드백 신호들을 이용하는 △-ΣADC들은 동작하는 불안정성들을 가질 수 있다. 그래프들(54 및 56)은 1/3 및 1/4의 듀티 사이클들을 갖는 RZ 타입 아날로그 피드백 펄스들에 각각 대응한다. 이러한 타입들의 아날로그 피드백 펄스들의 각각에 대해, 모든 NTF 폴들이 1 미만의 반경을 가지는 이득(K1)의 범위가 항상 존재한다. 대략적인 범위[1.5, 4.1] 에서 K1 값들은 1/3의 듀티 사이클들을 갖는 RZ 아날로그 피드백 펄스들에 대해 1 이상의 반경을 갖는 어떤 NTF 폴들도 생성하지 않는다. 유사하게, 범위 (0, 4.8] 에서 K1 값들은 1/4의 듀티 사이클들을 갖는 RZ 아날로그 피드백 펄스들에 대해 1 이상의 반경을 갖는 어떤 NTF 폴들도 생성하지 않는다.
도 6A의 결과들은 상위-차수 아날로그 대역-통과 루프 필터들과 연관된 불안정성들이 때때로, 아날로그 피드백 신호들의 듀티 사이클들을 샘플링 주파수의 역수보다 더 작은 값들로 감소시킴으로써 회피될 수 있는 것을 도시한다. 시뮬레이트된 전형적인 △-ΣADC들에 대해, 1/3 이하의 듀티 사이클들을 갖는 RZ 아날로그 피드백 펄스들은, △-ΣADC들이 4-차 아날로그 대역-통과 루프 필터들(20)을 가지지만 안정적인 동작 영역을 생성한다.
△-ΣADC의 일 실시예에서, 고 출력 SNR을 가지도록 요청된다. △-ΣADC에 대해, 출력 SNR은:
Figure 112005008788998-pat00003
여기에서, N은 양자화기의 비트들의 수이고, fS는 샘플링 주파수이며, Hin-band는:
Figure 112005008788998-pat00004
으로 주어진다.
NTF(f)는 주파수 및 피드백 스트림 이득들(K1 및 K2)에 따른다. K1 및 K2 종속들은 SNR이 능동 피드백 루프(24)의 이득에 따라 변하도록 한다.
도 6B에서, 그래프들(51, 53, 55 및 57)은, 출력 SNR이 이미 도 6B에 관하여 기술된 전형적인 △-ΣADC들에 대해 스트림 이득 K1에 따라 얼마나 변하는지 개시한다. 그래프들(51, 53, 55 및 57)은 DA 변환기들이 NRZ 형태의 아날로그 피드백 펄스, 1/2 듀티 사이클 RZ 형태, 1/3 듀티 사이클 RZ 형태 및 1/4 듀티 사이클 RZ 형태로 각각 생성한다. 그래프들(55 및 57)은 1/3 및 1/4의 듀티 사이클들을 갖는 RZ 아날로그 피드백 펄스들은 동작하는 비-안전성들을 발생시키지 않는 K1의 범위들에 대해 80dB 이상의 출력 SNR들을 생성하는 것을 도시한다. 도 2의 △-ΣADC들의 바람직한 실시예들에서, K1 및 K2의 값들은 동작하는 안정성 즉, 1보다 큰 반경을 갖는 NTF 폴들의 부재 및 출력 SNR의 높은 값들 모두를 보장하도록 선택된다.
본 발명의 다른 실시예들은 본 출원의 명세서, 도면들 및 청구항들의 견지에서 당업자들에게 명백할 것이다.
본 발명의 △-ΣADC들은 높은 출력 SNR들을 발생시켜 안정된 동작을 하고, 단순하고, 더 적은 전력을 소비하며, 낮은 지터 요건들을 가진다.

Claims (10)

  1. 아날로그 입력 신호를 변환하는 델타-시그마 아날로그-디지털 변환기를 포함하는 장치로서, 상기 델타-시그마 아날로그-디지털 변환기는:
    상기 아날로그 입력 신호로부터 유도된 아날로그 신호를 필터링하도록 구성된 아날로그 대역-통과 루프 필터로서, 상기 루프 필터는 중심 대역-통과 주파수를 가지는, 상기 아날로그 대역-통과 루프 필터;
    상기 루프 필터로부터의 상기 필터링된 아날로그 신호를 샘플링 주파수에서 샘플링함으로써 일련의 디지털 신호들을 생성하도록 구성된 양자화기(quantizer); 및
    각 아날로그 피드백 신호가 1/2 미만의 듀티 사이클을 가지고 상기 디지털 신호들 중 하나에 대응하도록, 상기 샘플링 주파수에서 일련의 아날로그 피드백 신호들을 생성하도록 구성되는 디지털-아날로그 변환기를 포함하며,
    상기 일련의 디지털 신호들은, 상기 아날로그 입력 신호의 데이터-반송 주파수(data-carrying frequency) 스펙트럼의 미러 이미지(mirror image)인 데이터-반송 주파수 스펙트럼을 가지고, 상기 일련의 디지털 신호들의 상기 데이터-반송 스펙트럼은 상기 중심 대역-통과 주파수와 0 사이에 위치되는, 델타-시그마 아날로그-디지털 변환기를 포함하는 장치.
  2. 제 1 항에 있어서,
    상기 샘플링 주파수는 fS이고, 상기 루프 필터의 상기 중심 대역-통과 주파 수는 fC이며, fS = (4/3)fC±10%인, 델타-시그마 아날로그-디지털 변환기를 포함하는 장치.
  3. 제 1 항에 있어서,
    상기 루프 필터는 4차 이상의 차수를 가지는, 델타-시그마 아날로그-디지털 변환기를 포함하는 장치.
  4. 제 1 항에 있어서,
    상기 디지털 신호들을 수신하기 위해 연결되고 상기 루프 필터의 대역-통과 주파수의 하위 에지 이상의 주파수들을 제거하도록 구성되는 디지털 복조기를 더 포함하는, 델타-시그마 아날로그-디지털 변환기를 포함하는 장치.
  5. 제 1 항에 있어서,
    상기 아날로그 대역-통과 루프 필터는 상기 아날로그 입력 신호로부터 유도된 상기 아날로그 신호를, 상기 아날로그 피드백 신호들을 상기 아날로그 입력 신호와 순차적으로 조합함으로써 필터링하도록 구성되는, 델타-시그마 아날로그-디지털 변환기를 포함하는 장치.
  6. 제 5 항에 있어서,
    상기 아날로그 피드백 신호들은 1/3 미만의 듀티 사이클들을 갖는, 델타-시그마 아날로그-디지털 변환기를 포함하는 장치.
  7. 전기 아날로그 신호들을 처리하는 방법에 있어서:
    데이터-반송 대역을 갖는 아날로그 입력 신호를 데이터-반송 대역을 갖는 일련의 디지털 신호들로 변환하기 위해, 상기 아날로그 입력 신호를 △-ΣADC에 전송하는 단계;
    1/2 미만의 듀티 사이클을 가진 아날로그 피드백 신호들을 순차적으로 생성하기 위해 상기 디지털 신호들의 디지털-아날로그 변환들을 수행하는 단계;
    상기 아날로그 피드백 신호들을 상기 아날로그 입력 신호와 순차적으로 조합함으로써 수정된 아날로그 신호를 생성하는 단계; 및
    상기 수정된 아날로그 신호를 중심 대역-통과 주파수를 가진 루프 대역-통과 필터로 필터링하는 단계를 포함하고,
    상기 일련의 디지털 신호들은, 상기 아날로그 입력 신호의 데이터-반송 주파수 스펙트럼의 미러 이미지인 데이터-반송 주파수 스펙트럼을 가지고, 상기 일련의 디지털 신호들의 상기 데이터-반송 스펙트럼은 상기 중심 대역-통과 주파수와 0 사이에 위치되는, 전기 아날로그 신호들을 처리하는 방법.
  8. 제 7 항에 있어서,
    상기 디지털 신호들을 샘플링 주파수에서 생성하기 위해 상기 필터링된 수정된 아날로그 신호를 샘플링하는 단계를 더 포함하는, 전기 아날로그 신호들을 처리하는 방법.
  9. 제 8 항에 있어서,
    상기 루프 필터는 4차 이상의 차수를 가지는, 전기 아날로그 신호들을 처리하는 방법.
  10. 삭제
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