JPH0691467B2 - デジタル−アナログ変換の高次插間 - Google Patents
デジタル−アナログ変換の高次插間Info
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- JPH0691467B2 JPH0691467B2 JP61005183A JP518386A JPH0691467B2 JP H0691467 B2 JPH0691467 B2 JP H0691467B2 JP 61005183 A JP61005183 A JP 61005183A JP 518386 A JP518386 A JP 518386A JP H0691467 B2 JPH0691467 B2 JP H0691467B2
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- JP
- Japan
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- accumulator
- digital
- bits
- stream
- input
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/661—Improving the reconstruction of the analogue output signal beyond the resolution of the digital input signal, e.g. by interpolation, by curve-fitting, by smoothing
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】 本発明はデジタル−アナログ変換器、より詳細には出力
値を挿間することによって回路が動作する速度を大きく
減少し、あるいは出力に対して要求されるレベルの数を
減少することを可能にする改良された方法を持つデジタ
ル−アナログ変換器に関する。
値を挿間することによって回路が動作する速度を大きく
減少し、あるいは出力に対して要求されるレベルの数を
減少することを可能にする改良された方法を持つデジタ
ル−アナログ変換器に関する。
通常のデジタル−アナログ変換器（DAC）は変換器の入
力に加えられるデジタル語の個々の値に対して離散的出
力レベルを提供する。長いデジタル語では、大きな数の
個別の出力レベルが必要であるためこのような変換器の
実現が困難となる。この問題を克服するための１つの方
法では信号範囲を少数の広い間隔を持つレベルにて橋わ
たししこれらレベルの間の値を挿間することが要求され
る。この挿間メカニズムは平均出力が入力コードの値を
表わすように出力をこのレベル間で高速度にて発振させ
る。この方法はアナログ回路の複雑さとこれらの動作速
度との間の妥協を提供する。
力に加えられるデジタル語の個々の値に対して離散的出
力レベルを提供する。長いデジタル語では、大きな数の
個別の出力レベルが必要であるためこのような変換器の
実現が困難となる。この問題を克服するための１つの方
法では信号範囲を少数の広い間隔を持つレベルにて橋わ
たししこれらレベルの間の値を挿間することが要求され
る。この挿間メカニズムは平均出力が入力コードの値を
表わすように出力をこのレベル間で高速度にて発振させ
る。この方法はアナログ回路の複雑さとこれらの動作速
度との間の妥協を提供する。
この方法には入力語をより短かい出力語に切捨てするた
めの挿間回路が必須である。これら短かい語の値は信号
の帯域幅内に存在する切捨て雑音が十分に小さくなるよ
うに高速度にて変動する。
めの挿間回路が必須である。これら短かい語の値は信号
の帯域幅内に存在する切捨て雑音が十分に小さくなるよ
うに高速度にて変動する。
上記の方法は以下の参考文献、つまり１）G.R.リツチ
（G.R.Ritchie）、J.C.キンデイ（J.C.Candy）、及びW.
H.ニンケ（W.H.Ninke）によつてIEEEトランザクシヨン
オン コミユニケーシヨン（IEEE Transaction on Co
mmunications）、Vol.COM−22、No.11、1974年11月号に
発表の論文〔挿間デジタル−アナログ変換器（Interpol
ative Digital−to−Analog Converters）、及び２）19
77年２月１日にJ.C.キヤンデイ（J.C.Candy）らに公布
された合衆国特許第4,006,475号に開示されている。
（G.R.Ritchie）、J.C.キンデイ（J.C.Candy）、及びW.
H.ニンケ（W.H.Ninke）によつてIEEEトランザクシヨン
オン コミユニケーシヨン（IEEE Transaction on Co
mmunications）、Vol.COM−22、No.11、1974年11月号に
発表の論文〔挿間デジタル−アナログ変換器（Interpol
ative Digital−to−Analog Converters）、及び２）19
77年２月１日にJ.C.キヤンデイ（J.C.Candy）らに公布
された合衆国特許第4,006,475号に開示されている。
前述の方法は挿間を遂行するために切捨てエラーの単一
累算を使用する。しかし、この方法では、先行技術にお
いてしばしば量子化雑音と呼ばれる切捨て雑音を減少す
ることが必要である。従つて、スペクトル雑音曲線を雑
音が所望の信号帯域を離れて実質的に高周波数の方向に
移動するようにスキユーすることが要求される。前述の
キヤンデイ（Candy）特許において挿間に使用される累
算器の代わりにデジタル フイルタが使用できることが
知られている。このデジタル フイルタは1984年８月21
日にH.ムスマン（H.Musmann）らに公布された合衆国特
許第4,467,316号に開示されている。この特許の第４図
の曲線Ｓ″ｑによつて示されるように、雑音を信号帯域
から外に右側に移動することが必要である。
累算を使用する。しかし、この方法では、先行技術にお
いてしばしば量子化雑音と呼ばれる切捨て雑音を減少す
ることが必要である。従つて、スペクトル雑音曲線を雑
音が所望の信号帯域を離れて実質的に高周波数の方向に
移動するようにスキユーすることが要求される。前述の
キヤンデイ（Candy）特許において挿間に使用される累
算器の代わりにデジタル フイルタが使用できることが
知られている。このデジタル フイルタは1984年８月21
日にH.ムスマン（H.Musmann）らに公布された合衆国特
許第4,467,316号に開示されている。この特許の第４図
の曲線Ｓ″ｑによつて示されるように、雑音を信号帯域
から外に右側に移動することが必要である。
本発明においては、デジタル−アナログ変換は２つの累
算器を使用して切捨て雑音が所望の信号帯域から外れて
より高い周波数の方法に移動するよう挿間することによ
つて達成される。残りのビツトを累算することによつて
得られる最上位ビツトのみが出力をドライブする。
算器を使用して切捨て雑音が所望の信号帯域から外れて
より高い周波数の方法に移動するよう挿間することによ
つて達成される。残りのビツトを累算することによつて
得られる最上位ビツトのみが出力をドライブする。
より具体的にはこの改良された挿間器においては、第１
の累算器によつてデジタル信号の全てのビツトが最上位
ビツトのストリームを生成するために一度に１語づつ処
理される。残りのエラー ビツトがさらに第１の累算器
及び最上位ビツトの第２のストリームが生成される第２
の累算器内で処理される。第１の累算器からの最上位ビ
ツトは信号とともに切捨て雑音を表わす。第２の累算器
からの最上位ビツトは切捨て雑音に対する補正を表わ
す。
の累算器によつてデジタル信号の全てのビツトが最上位
ビツトのストリームを生成するために一度に１語づつ処
理される。残りのエラー ビツトがさらに第１の累算器
及び最上位ビツトの第２のストリームが生成される第２
の累算器内で処理される。第１の累算器からの最上位ビ
ツトは信号とともに切捨て雑音を表わす。第２の累算器
からの最上位ビツトは切捨て雑音に対する補正を表わ
す。
この挿間器の１つの実施態様においては、第２の累算器
からの最上位ビツトがデジタル的に微分され第１の累算
器からの最上位ビツトにデジタル的に加えられ、次に結
果としての信号がアナログ形式に変換される。
からの最上位ビツトがデジタル的に微分され第１の累算
器からの最上位ビツトにデジタル的に加えられ、次に結
果としての信号がアナログ形式に変換される。
もう１つのより単純な実施態様においては、第２の累算
器からの最上位ビツトがアナログ形式に変換され、微分
され、次に第１の累算器からの最上位ビツトにアナログ
形式に変換された後に結合される。この結合された信号
が次に実質的に切捨て雑音を含まない所望のアナログ信
号を得るために増幅及びろ波される。
器からの最上位ビツトがアナログ形式に変換され、微分
され、次に第１の累算器からの最上位ビツトにアナログ
形式に変換された後に結合される。この結合された信号
が次に実質的に切捨て雑音を含まない所望のアナログ信
号を得るために増幅及びろ波される。
第２の累算器を使用する本発明の長所は雑音曲線が二次
曲線に変化され、これによつてベースバンド内の雑音の
量が減少されることである。
曲線に変化され、これによつてベースバンド内の雑音の
量が減少されることである。
第１図には信号をデジタル形式からアナログ形式に変換
するための回路の一部として使用される基本挿間回路16
が示される。デジタル信号が１度に１つづつ語として入
力レジスタ10に入れられる。レジスタ10の内容が２進加
算器12の１つのポートに供給されるが、これからの出力
は２つの経路11及び13に分離される。２進加算器12及び
帰還レジスタ14は一体となつて累算器を形成する。経路
13に沿うより上位の成分は回路17及びロー パス フイ
ルタ18を介して出力に供給され、一方、経路11に沿うよ
り下位の成分は帰還レジスタ14を介して２進加算器12の
第２のポートに供給される。入力レジスタ10は入り語速
度、2f0にてロードされ、一方、帰還レジスタ14はｋ倍
速い2kf0にて動作する。この速いクロツクの期間がτに
て表わされるものとすると、以下が成り立つ。
するための回路の一部として使用される基本挿間回路16
が示される。デジタル信号が１度に１つづつ語として入
力レジスタ10に入れられる。レジスタ10の内容が２進加
算器12の１つのポートに供給されるが、これからの出力
は２つの経路11及び13に分離される。２進加算器12及び
帰還レジスタ14は一体となつて累算器を形成する。経路
13に沿うより上位の成分は回路17及びロー パス フイ
ルタ18を介して出力に供給され、一方、経路11に沿うよ
り下位の成分は帰還レジスタ14を介して２進加算器12の
第２のポートに供給される。入力レジスタ10は入り語速
度、2f0にてロードされ、一方、帰還レジスタ14はｋ倍
速い2kf0にて動作する。この速いクロツクの期間がτに
て表わされるものとすると、以下が成り立つ。
2kf0τ＝１ …（１） この回路からのｚ−変換として表わされる出力は以下の
通りである。
通りである。
Y1(z)＝Ｘ（ｚ）−(1-z-1)E1(z)， …（２） ここで、 ｚ＝exp（ｊω τ）， Ｘ（ｚ）＝入力デジタル語のｚ−変換、そして Y1＝ハイ パス関数（１−z-1）にてろ波される切捨て
雑音E1によつて汚染された入力である。
雑音E1によつて汚染された入力である。
この挿間変換器はデジタル信号が２の補数あるいは符号
−数値としてでなく変位２進表記法によつて表わされる
場合の方が簡単に実現できまた動作の説明も簡単であ
る。この表記法はこの開示を通じて使用される。２進加
算器12への入力語がｂ個のビツトを含み、エラーe1がレ
ジスタ14に帰還される総和のβ個の最下位ビツトを含む
ものとする。すると、累算器16からの出力y1は（ｂ−β
＋１）個の最上位ビツトを含み、余分のビツトは加算器
12のトツプからのキリーとなる。入力コードは０から
（2b−１）の整数値をとり、エラー整数値は０から（２
β−１）をとり、一方、出口は０から2bの範囲の２βの
整数の倍数をとる。出力を表わすのに必要とされるレベ
ルの数は単に以下によつて表わされる。
−数値としてでなく変位２進表記法によつて表わされる
場合の方が簡単に実現できまた動作の説明も簡単であ
る。この表記法はこの開示を通じて使用される。２進加
算器12への入力語がｂ個のビツトを含み、エラーe1がレ
ジスタ14に帰還される総和のβ個の最下位ビツトを含む
ものとする。すると、累算器16からの出力y1は（ｂ−β
＋１）個の最上位ビツトを含み、余分のビツトは加算器
12のトツプからのキリーとなる。入力コードは０から
（2b−１）の整数値をとり、エラー整数値は０から（２
β−１）をとり、一方、出口は０から2bの範囲の２βの
整数の倍数をとる。出力を表わすのに必要とされるレベ
ルの数は単に以下によつて表わされる。
11＝（２ｂ−β＋１） …（３） ただし、レベル間の切り替えは信号帯域に入る切捨て雑
音を抑えるのに十分に速いことが要求される。ｂビツト
PCMに匹敵する分解能を得るのに必要な周波数比、ｋは
以下のように計算される。
音を抑えるのに十分に速いことが要求される。ｂビツト
PCMに匹敵する分解能を得るのに必要な周波数比、ｋは
以下のように計算される。
切り捨てエラー、e1は定数項0.5（２β−１）及び±0.5
（２β−１）の範囲にて一定の確率に変動する雑音を含
むが、このrms値は である。変換器に加えられる信号がこの雑音を以下のホ
ワイト スペクトル密度を持つランダムなものとするの
に十分にビジーである；つまり と仮定すると、この出力の中の雑音のスペクトル密度は
以下によつて与えられる。
（２β−１）の範囲にて一定の確率に変動する雑音を含
むが、このrms値は である。変換器に加えられる信号がこの雑音を以下のホ
ワイト スペクトル密度を持つランダムなものとするの
に十分にビジーである；つまり と仮定すると、この出力の中の雑音のスペクトル密度は
以下によつて与えられる。
直流オフセツトがろ過されることに注意されたい。信号
帯域０＜ｆ＜f0内の正味ノイズは以下のように表わされ
る。
帯域０＜ｆ＜f0内の正味ノイズは以下のように表わされ
る。
ここで、 である。
方程式（６）はk2≫0.25の場合、以下のように近似でき
る。
る。
この雑音が切捨て雑音と比較されるが、これに対するrm
s値は であり入力に固有である。方程式（７）の挿間雑音を小
さくするためには、以下が要求される。
s値は であり入力に固有である。方程式（７）の挿間雑音を小
さくするためには、以下が要求される。
例えば、ｂ＝26そしてβ＝12の場合、ｋは381を越える
べきである。これは3MHzを越える挿間速度及び4KHz音声
帯域信号に対して17レベルの出力信号を要求する。これ
はIEEEトランザクシヨン オン コミユニケーシヨン
（IEEE Transactions on Communications）、Vol COM−
29、No.6、1981年６月号にJ.C.キヤンデイ（J.C.Cand
y）らによつて発表の論文〔デジタル フイルタリング
を伴なう音声帯域コーデイツク（A Voiceband Codec wi
th Digital Filtering）〕に示される。実用上は出力が
２つのレベルのみを持つ場合が特に重要である。この変
換器が16ビツト分解能を持つためには、β＝16そしてｋ
が2.418を越えることが必要であるが、これは音声帯域
信号に対する19MHz挿間速度に相当する。このような高
速はハンデイキヤツプであるが、これは切捨て雑音のろ
波を向上させることによつて回避できる。１つの方法は
ムスマン（Musmann）らの特許に示されているように帰
還レジスタ14に代つてより複雑なデジタル処理を使用す
る方法であるが、これは本開示の背景の部分において簡
単に説明されている。以下ではより優れた方法について
説明する。
べきである。これは3MHzを越える挿間速度及び4KHz音声
帯域信号に対して17レベルの出力信号を要求する。これ
はIEEEトランザクシヨン オン コミユニケーシヨン
（IEEE Transactions on Communications）、Vol COM−
29、No.6、1981年６月号にJ.C.キヤンデイ（J.C.Cand
y）らによつて発表の論文〔デジタル フイルタリング
を伴なう音声帯域コーデイツク（A Voiceband Codec wi
th Digital Filtering）〕に示される。実用上は出力が
２つのレベルのみを持つ場合が特に重要である。この変
換器が16ビツト分解能を持つためには、β＝16そしてｋ
が2.418を越えることが必要であるが、これは音声帯域
信号に対する19MHz挿間速度に相当する。このような高
速はハンデイキヤツプであるが、これは切捨て雑音のろ
波を向上させることによつて回避できる。１つの方法は
ムスマン（Musmann）らの特許に示されているように帰
還レジスタ14に代つてより複雑なデジタル処理を使用す
る方法であるが、これは本開示の背景の部分において簡
単に説明されている。以下ではより優れた方法について
説明する。
第２図には信号帯域内に入る切捨てノイズの量を減少す
るために挿間器６内に２つの累算器26及び36を使用する
変換器が示される。第３図にこのタイミング図が示され
る。挿間器からの出力は以下の形式にて表わすことがで
きる。
るために挿間器６内に２つの累算器26及び36を使用する
変換器が示される。第３図にこのタイミング図が示され
る。挿間器からの出力は以下の形式にて表わすことがで
きる。
Ｙ（ｚ）＝Y1(z)＋(1-z-1)Y2(z) …（９） ＝Ｘ（ｚ）−(1-z-1)2E2(z) …（10） エラーe2がランダムであるときは、出力内に存在する雑
音のスペクトル密度は以下によつて表わされる。
音のスペクトル密度は以下によつて表わされる。
そして、信号帯域内の正味雑音は、k2≫1.5の場合は、
以下によつて表わされる。
以下によつて表わされる。
出力に必要とされるレベルの数は以下の通りである。
12＝（２ｂ−β＋３） …（13） 方程式（12）の雑音がｂビツトPCM内の雑音よりも小さ
くなるためには以下が要求される。
くなるためには以下が要求される。
例えば、ｂ＝16そしてβ＝12の場合、ｋは51以上である
べきである。これはたつた404KHzの挿間速度及び音声帯
域信号に対する19レベルの出力に相当する。β＝ｂの場
合は、1.25MHz以上で挿間する４レベルの出力は16ビツ
トPCMの分解能を提供する。
べきである。これはたつた404KHzの挿間速度及び音声帯
域信号に対する19レベルの出力に相当する。β＝ｂの場
合は、1.25MHz以上で挿間する４レベルの出力は16ビツ
トPCMの分解能を提供する。
方程式（９）に示される挿間器からの出力は２つの成分
を含む。累算器26からのキリービツトを表わすy1は方程
式（２）にて示される雑音によつて汚染された信号を総
和器にキリーし、そして累算器36からのキリー ビツト
を表わすy2は挿間雑音を補償する。
を含む。累算器26からのキリービツトを表わすy1は方程
式（２）にて示される雑音によつて汚染された信号を総
和器にキリーし、そして累算器36からのキリー ビツト
を表わすy2は挿間雑音を補償する。
第４図に素子50と53で示されているような別個の手段に
てアナログ形式に変換することによつて、不正確さに対
する回路の公差が大きく向上される。y1の２レベル変換
によつて誤つて置かれたレベルに起因する信号のひずみ
を避けることが可能である。同様に、y2に対する２レベ
ル変換も必要である。ただしこれは第２図の要素である
レジスタ40及び減算器42によつて遂行されるデジタル微
分に代つてアナログ微分を必要とする。
てアナログ形式に変換することによつて、不正確さに対
する回路の公差が大きく向上される。y1の２レベル変換
によつて誤つて置かれたレベルに起因する信号のひずみ
を避けることが可能である。同様に、y2に対する２レベ
ル変換も必要である。ただしこれは第２図の要素である
レジスタ40及び減算器42によつて遂行されるデジタル微
分に代つてアナログ微分を必要とする。
このような回路においては語速度が信号周波数を大きく
越えるような場合はデジタル微分をアナログ微分によつ
て近似できるが、これは 及び （ωτ）２≪24の場合は and あるいは (1-z-1)≒ｊωτ …（17） であり ここで ωτ≪2., であるためである。
越えるような場合はデジタル微分をアナログ微分によつ
て近似できるが、これは 及び （ωτ）２≪24の場合は and あるいは (1-z-1)≒ｊωτ …（17） であり ここで ωτ≪2., であるためである。
第４図において、それぞれクロツク パルス流60及び61
によつてクロツクされるレジスタ50及び53はy1に対して
y2に半期間の遅延を提供し、そしてコンデンサ51はy2を
微分する。この回路の正味出力は以下によつて表わされ
る。
によつてクロツクされるレジスタ50及び53はy1に対して
y2に半期間の遅延を提供し、そしてコンデンサ51はy2を
微分する。この回路の正味出力は以下によつて表わされ
る。
またこれは信号帯域の方程式（９）に相当する。ただし
これは方程式（16）が有効であり、以下であることが前
提である。
これは方程式（16）が有効であり、以下であることが前
提である。
RC≒τ …（19） ここで、 である。
信号に対するアナログ回路の正味利得は以下によつて表
わされる。
わされる。
これは信号周波数よりｋ（Ｒ＋ｒ）/nrだけ高い周波数
の所でカツトオフされる。抵抗体54の存在によつて導入
されるこのローパスろ波の目的は２進信号y2の高周波数
成分が増幅器58を破壊することを停止することにある。
の所でカツトオフされる。抵抗体54の存在によつて導入
されるこのローパスろ波の目的は２進信号y2の高周波数
成分が増幅器58を破壊することを停止することにある。
方程式（16）の近似がこの用途においては正しく、関係
式（19）はｋの１部を満足すべきである。第１の累算器
26から第２の累算器36に供給される信号の最下位3/5
（β−１）ビツトは切捨てることができる。これによつ
て回路を単純で割安にすることが可能である。これは実
際の測定によつて確認することが可能である。この結果
はまたこれら挿間回路の特性とシグマ デルタ変調器の
特性との間の近い類似を示す。
式（19）はｋの１部を満足すべきである。第１の累算器
26から第２の累算器36に供給される信号の最下位3/5
（β−１）ビツトは切捨てることができる。これによつ
て回路を単純で割安にすることが可能である。これは実
際の測定によつて確認することが可能である。この結果
はまたこれら挿間回路の特性とシグマ デルタ変調器の
特性との間の近い類似を示す。
本発明の結果を視覚化し、また挿間雑音をスプリアス回
路の不完全さからの挿間雑音と入力信号の量子化からの
挿間雑音とを区別するために低スイツチング速度を使用
する回路が使用された。入力はコンピユータによつて8K
Hzにて生成される16ビツト語を含んだ。これは直流レベ
ル及びさまざまな振幅の870Hz正弦波を表わした。第４
図の変換器の出力の所でのロー パス フイルタ48はＣ
−メツセージ重み付けを近似した。フイルタのカツトオ
フ周波数は約3KHzであつた。
路の不完全さからの挿間雑音と入力信号の量子化からの
挿間雑音とを区別するために低スイツチング速度を使用
する回路が使用された。入力はコンピユータによつて8K
Hzにて生成される16ビツト語を含んだ。これは直流レベ
ル及びさまざまな振幅の870Hz正弦波を表わした。第４
図の変換器の出力の所でのロー パス フイルタ48はＣ
−メツセージ重み付けを近似した。フイルタのカツトオ
フ周波数は約3KHzであつた。
第５図には変換器の出力の所の雑音のグラフが示される
が、ここでは０から65,535の全範囲を通じてゆつくりと
掃引されたときの雑音が２進コードの値に対してデシベ
ルにてプロツトされている。曲線（ａ）は第１図の変換
器、あるいは第２図ないし第４図の累算器36からの出力
y2が切断された変換器を使用して単一累算に対するもの
であり、曲線（ｂ）は第２図の変換器を使用した二重累
算に対するものである。二重累算の変換器を使用するこ
とによつて雑音が低下され、また雑音がシグマ デルタ
変調とほとんど同じように再相関されることが容易に理
解できる。
が、ここでは０から65,535の全範囲を通じてゆつくりと
掃引されたときの雑音が２進コードの値に対してデシベ
ルにてプロツトされている。曲線（ａ）は第１図の変換
器、あるいは第２図ないし第４図の累算器36からの出力
y2が切断された変換器を使用して単一累算に対するもの
であり、曲線（ｂ）は第２図の変換器を使用した二重累
算に対するものである。二重累算の変換器を使用するこ
とによつて雑音が低下され、また雑音がシグマ デルタ
変調とほとんど同じように再相関されることが容易に理
解できる。
第６図には理想値τからの時定数RCの偏差に対してプロ
ツトされた信号対雑音比が示される。この信号対雑音比
は0.8から1.2の時定数の範囲ではほぼ一定にとどまるこ
とがわかる。
ツトされた信号対雑音比が示される。この信号対雑音比
は0.8から1.2の時定数の範囲ではほぼ一定にとどまるこ
とがわかる。
１つでなく２つの累算器を使用することによつて実現さ
れる向上は、第２図の要素26、36及び46の代わりに第１
図の要素16を使用するのとちようど同じように第２図の
最後の累算器36を任意の回数だけ２つの累算器及び１つ
の微分器で置換することによつて強化できることは当業
者にとつて明白である。
れる向上は、第２図の要素26、36及び46の代わりに第１
図の要素16を使用するのとちようど同じように第２図の
最後の累算器36を任意の回数だけ２つの累算器及び１つ
の微分器で置換することによつて強化できることは当業
者にとつて明白である。
以上、本件発明を実施例に則して詳細に説明したが、最
後に本件発明の動作原理につき従来技術との比較におい
て説明を加えておきたい。
後に本件発明の動作原理につき従来技術との比較におい
て説明を加えておきたい。
〈本件発明の動作原理〉 本件発明は、デジタル−アナログ変換を遂行するのに２
つの累算器と微分器を使用するという点で特徴的であ
る。第１の累算器は、デジタル信号のすべてのビットを
含む入力を（１ワード分一度に）受信し、２つの出力信
号を生成する。第１の出力信号は、入力信号の上位ビッ
トを表すビットストリームである。第１の出力信号は、
入力信号の下位のけたを切り捨てた信号に相当し、この
出力信号はある量の切り捨て誤差を含むこととなる。第
１の累算器の第２の出力信号は、誤差ビットを表す。こ
の誤差ビットは、第２の累算器の入力に導かれ、そこで
そのビットは処理され（微分された時に）第１の累算器
の第１の出力における切り捨て雑音を補償する誤差補償
信号が生成される。本件発明の好ましい実施例において
は、第２の累算器の出力はデジタル的に微分され、つい
で第１の累算器の第１の出力に加算されてデジタル出力
信号が生成される。次に、このデジタル出力信号は従来
技術の手法を用いてアナログ形式に変換される。本件発
明は、従来のオーバーサンプリングタイプのD/A変換器
及び従来の２次ノイズシェーピングD/A変換器とは明確
に区別され得るものである。これら従来の装置は、アナ
ログ変換に先がけてデジタル信号を処理するのに２つの
累算器及び微分器を利用することはない。また、これら
従来技術の装置は本件発明のような手法を用いて切り捨
てられたデジタル信号のための誤差補償信号を生成する
ものではない。その上、オーバーサンプリング技術を使
用する際には、一般に非オーバーサンプリング設計と比
べより早いスイッチング速度で動作することのできる電
子回路を使用する必要がある。これらの電子回路が動作
すべき速度は、サンプリング速度の増加に直接比例して
増加する。これとは対照的に本件発明の技術は、電子回
路の必要な動作速度が有意に減少する点で有利である。
一方、与えられた動作速度に対しては本件発明はアナロ
グ出力信号を発生するのに必要な離散電圧レベルの数を
有意に減少させることとなる。
つの累算器と微分器を使用するという点で特徴的であ
る。第１の累算器は、デジタル信号のすべてのビットを
含む入力を（１ワード分一度に）受信し、２つの出力信
号を生成する。第１の出力信号は、入力信号の上位ビッ
トを表すビットストリームである。第１の出力信号は、
入力信号の下位のけたを切り捨てた信号に相当し、この
出力信号はある量の切り捨て誤差を含むこととなる。第
１の累算器の第２の出力信号は、誤差ビットを表す。こ
の誤差ビットは、第２の累算器の入力に導かれ、そこで
そのビットは処理され（微分された時に）第１の累算器
の第１の出力における切り捨て雑音を補償する誤差補償
信号が生成される。本件発明の好ましい実施例において
は、第２の累算器の出力はデジタル的に微分され、つい
で第１の累算器の第１の出力に加算されてデジタル出力
信号が生成される。次に、このデジタル出力信号は従来
技術の手法を用いてアナログ形式に変換される。本件発
明は、従来のオーバーサンプリングタイプのD/A変換器
及び従来の２次ノイズシェーピングD/A変換器とは明確
に区別され得るものである。これら従来の装置は、アナ
ログ変換に先がけてデジタル信号を処理するのに２つの
累算器及び微分器を利用することはない。また、これら
従来技術の装置は本件発明のような手法を用いて切り捨
てられたデジタル信号のための誤差補償信号を生成する
ものではない。その上、オーバーサンプリング技術を使
用する際には、一般に非オーバーサンプリング設計と比
べより早いスイッチング速度で動作することのできる電
子回路を使用する必要がある。これらの電子回路が動作
すべき速度は、サンプリング速度の増加に直接比例して
増加する。これとは対照的に本件発明の技術は、電子回
路の必要な動作速度が有意に減少する点で有利である。
一方、与えられた動作速度に対しては本件発明はアナロ
グ出力信号を発生するのに必要な離散電圧レベルの数を
有意に減少させることとなる。
第１図は先行技術のデジタル−アナログ変換器を示す
図； 第２図は本発明を具現するデジタル−アナログ変換器を
示す図； 第３図は第２図に関するタイミング図； 第４図は本発明のもう１つの実施例態様を示す図； 第５図は第１図及び第２図の変換器の使用によって得ら
れるアナログ信号の比較を示す図；そして 第６図は本発明を具現する変換器の異なる時定数を通じ
ての安定した信号対雑音特性を示す図である。 〔主要部分の符号の説明〕 第１の累算器…26 第２の累算器…36 入力レジスタ…20 デジタル回路…40,42 ２進加算器…44
図； 第２図は本発明を具現するデジタル−アナログ変換器を
示す図； 第３図は第２図に関するタイミング図； 第４図は本発明のもう１つの実施例態様を示す図； 第５図は第１図及び第２図の変換器の使用によって得ら
れるアナログ信号の比較を示す図；そして 第６図は本発明を具現する変換器の異なる時定数を通じ
ての安定した信号対雑音特性を示す図である。 〔主要部分の符号の説明〕 第１の累算器…26 第２の累算器…36 入力レジスタ…20 デジタル回路…40,42 ２進加算器…44
Claims (4)
- 【請求項１】入力デジタル信号を一時的に格納するため
の入力レジスタ（例えば、20）と、 該入力レジスタからの該デジタル信号を入力信号として
受信し第１のストリームの上位ビット及び切り捨て誤差
ビットとしての残りのビットを生成するための第１累算
器（例えば、26）であって、該入力レジスタよりも速い
所定の速度にて動作する第１の累算器（例えば、26）
と、 該第１の累算器（例えば、26）からの該切り捨て誤差ビ
ットを入力信号として受信し、第２のストリームの上位
ビットを生成するための第２の累算器（例えば、36）
と、 該第２のストリームの上位ビットを微分して微分された
上位ビットを生成するためのデジタル回路（例えば、4
6）と、 該第１の累算器からの該第１のストリームの上位ビット
と該第２の累算器からの微分された上位ビットとを加算
し実質的に切り捨て雑音を含まないデジタル信号を生成
するための２進加算器（例えば、44）と、 該実質的に切り捨て雑音を含まないデジタル信号をアナ
ログ形式に変換するための装置（粗D/A）とを含むこと
を特徴とするデジタル−アナログ変換器。 - 【請求項２】特許請求の範囲第１項に記載の変換器にお
いて、 該第２の累算器からの該第２のストリームの上位ビット
を微分するための該デジタル回路が、該第１の累算器
（例えば、26）と同一速度にて動作するレジスタ（例え
ば、40）及び減算器（例えば、42）とから成るものであ
ることを特徴とするデジタル−アナログ変換器。 - 【請求項３】特許請求の範囲第１項に記載の変換器にお
いて、 該第２の累算器が、該第１の累算器からの該切り捨て誤
差ビットを受信し、該第２のストリームの上位ビットを
生成し、そして該第２のストリームの上位ビット以外の
ビットを含む切り捨て誤差ビットを該第１の累算器と同
一速度にて動作する第２の帰還レジスタ（例えば、34）
に入力するための第２の２進加算器（例えば、32）を含
むことを特徴とするデジタル−アナログ変換器。 - 【請求項４】第１の累算器に入力されるデジタル信号か
ら該第１の累算器内で入力デジタル信号のサンプリング
速度よりも速い所定の速度で第１のストリームの上位ビ
ットを生成するとともに、残りのビットを第１の切り捨
て誤差ビットとして生成しさらに累積処理するステップ
と、 第２の累算器内にて該第１の累算器と同一の速度で該第
１の切り捨て誤差ビットから第２のストリームの上位ビ
ットを生成し、そして残りのビットをさらに累算処理す
るステップと、 該第２の累算器からの該上位ビットを（例えば、46を通
して）デジタル的に微分して微分された上位ビットを生
成するステップと、 該第２の累算器からの該微分された上位ビットを該第１
の累算器からの該上位ビットに（例えば、44を通して）
デジタル的に加算し、これによって該デジタル−アナロ
グ変換に起因する切り捨て雑音を実質的に減少させるス
テップと、 該加算ステップにより得られたデジタル信号をデジタル
−アナログ変換器に入力することによりアナログ形式に
変換するステップとを含むことを特徴とするデジタル−
アナログ変換用挿間処理方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/691,947 US4593271A (en) | 1985-01-16 | 1985-01-16 | Higher order interpolation for digital-to-analog conversion |
| US691947 | 1991-04-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61192127A JPS61192127A (ja) | 1986-08-26 |
| JPH0691467B2 true JPH0691467B2 (ja) | 1994-11-14 |
Family
ID=24778645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61005183A Expired - Lifetime JPH0691467B2 (ja) | 1985-01-16 | 1986-01-16 | デジタル−アナログ変換の高次插間 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4593271A (ja) |
| EP (1) | EP0188332B1 (ja) |
| JP (1) | JPH0691467B2 (ja) |
| CA (1) | CA1238979A (ja) |
| DE (1) | DE3684484D1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE34660E (en) * | 1983-07-29 | 1994-07-12 | Burr-Brown Corporation | Apparatus and methods for digital-to-analog conversion using modified LSB switching |
| US4757465A (en) * | 1985-03-11 | 1988-07-12 | Harris Corporation | Digital interpolator for selectively providing linear interpolation between successive digital data words |
| JPH073953B2 (ja) * | 1987-10-30 | 1995-01-18 | 日本電気株式会社 | コード変換器 |
| US4901077A (en) * | 1988-04-18 | 1990-02-13 | Thomson Consumer Electronics, Inc. | Sigma-delta modulator for D-to-A converter |
| US4972436A (en) * | 1988-10-14 | 1990-11-20 | Hayes Microcomputer Products, Inc. | High performance sigma delta based analog modem front end |
| JPH07105724B2 (ja) * | 1989-07-14 | 1995-11-13 | ヤマハ株式会社 | ディジタル・アナログ変換回路 |
| NL8902751A (nl) * | 1989-09-21 | 1991-04-16 | Univ Delft Tech | Inrichting voor woordbreedtereductie ten behoeve van digitale videosignaalbehandeling en -transmissie. |
| US5006853A (en) * | 1990-02-12 | 1991-04-09 | Texas Instruments Incorporated | Hysteresis insensitive analog to digital converter system using a coarse comparator and a fine comparator |
| US5101204A (en) * | 1990-03-26 | 1992-03-31 | Burr-Brown Corporation | Interpolation DAC and method |
| US5057840A (en) * | 1990-12-26 | 1991-10-15 | Motorola, Inc. | Σ-Δmodulator for digital-to-analog converter |
| US5268688A (en) * | 1992-05-13 | 1993-12-07 | Hughes Aircraft Company | Linear signal reconstruction system and method |
| JPH06132816A (ja) * | 1992-06-08 | 1994-05-13 | Sony Tektronix Corp | 位相ロックループ回路 |
| US5424739A (en) * | 1993-12-21 | 1995-06-13 | At&T Corp. | Device and method for digitally shaping the quantization noise of an N-bit digital signal, such as for digital-to-analog conversion |
| US6281822B1 (en) * | 1999-05-28 | 2001-08-28 | Dot Wireless, Inc. | Pulse density modulator with improved pulse distribution |
| US6535154B1 (en) * | 2001-11-05 | 2003-03-18 | Texas Instruments Incorporated | Enhanced noise-shaped quasi-dynamic-element-matching technique |
| US20050225463A1 (en) * | 2004-04-09 | 2005-10-13 | Texas Instruments Incorporated | High-speed MASH sigma-delta modulator architecture and method of operation thereof |
| US7640281B2 (en) * | 2004-05-18 | 2009-12-29 | The Boeing Company | Digital signal control using first order holds |
| WO2008024819A2 (en) * | 2006-08-22 | 2008-02-28 | Brilliant Telecommunications, Inc. | Apparatus and method of using spread pulse modulation to increase the control resolution of an electronic device |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3893102A (en) * | 1973-11-02 | 1975-07-01 | Bell Telephone Labor Inc | Digital-to-analog converter using differently decoded bit groups |
| US4006475A (en) * | 1973-12-04 | 1977-02-01 | Bell Telephone Laboratories, Incorporated | Digital-to-analog converter with digitally distributed amplitude supplement |
| US4109110A (en) * | 1975-02-20 | 1978-08-22 | International Standard Electric Corporation | Digital-to-analog converter |
| US3987436A (en) * | 1975-05-01 | 1976-10-19 | Bell Telephone Laboratories, Incorporated | Digital-to-analog decoder utilizing time interpolation and reversible accumulation |
| US4079373A (en) * | 1976-08-19 | 1978-03-14 | Rockwell International Corporation | Digital-to-analog conversion apparatus using temperature compensated feedback output amplifier |
| FR2462062A1 (fr) * | 1979-07-20 | 1981-02-06 | Petit Jean P | Codeur delta sigma a double integration analogique et codeur delta sigma a double integration numerique |
| US4528551A (en) * | 1979-11-28 | 1985-07-09 | International Telephone And Telegraph Corporation | Digital to analog converter employing sigma-delta modulation for use in telephone systems |
| US4270026A (en) * | 1979-11-28 | 1981-05-26 | International Telephone And Telegraph Corporation | Interpolator apparatus for increasing the word rate of a digital signal of the type employed in digital telephone systems |
| DE3021012C2 (de) * | 1980-06-03 | 1985-08-22 | ANT Nachrichtentechnik GmbH, 7150 Backnang | Verallgemeinertes interpolativers Verfahren zur Digital-Analog-Umsetzung von PCM Signalen |
-
1985
- 1985-01-16 US US06/691,947 patent/US4593271A/en not_active Expired - Lifetime
-
1986
- 1986-01-09 DE DE8686300119T patent/DE3684484D1/de not_active Expired - Lifetime
- 1986-01-09 EP EP86300119A patent/EP0188332B1/en not_active Expired - Lifetime
- 1986-01-14 CA CA000499505A patent/CA1238979A/en not_active Expired
- 1986-01-16 JP JP61005183A patent/JPH0691467B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0188332A3 (en) | 1988-09-28 |
| JPS61192127A (ja) | 1986-08-26 |
| DE3684484D1 (de) | 1992-04-30 |
| EP0188332A2 (en) | 1986-07-23 |
| EP0188332B1 (en) | 1992-03-25 |
| CA1238979A (en) | 1988-07-05 |
| US4593271A (en) | 1986-06-03 |
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