JP2001036409A

JP2001036409A - Ｄ／ａ変換器

Info

Publication number: JP2001036409A
Application number: JP11209354A
Authority: JP
Inventors: Toshio Murota; 敏夫室田; Shigeaki Shinohara; 慈明篠原
Original assignee: Digian Tech Inc
Current assignee: Digian Tech Inc
Priority date: 1999-07-23
Filing date: 1999-07-23
Publication date: 2001-02-09
Anticipated expiration: 2019-07-23
Also published as: JP3340404B2

Abstract

(57)【要約】【課題】入力データをデータビット方向に圧縮して高
サンプリングレートにすることにより、Ｄ／Ａ変換して
もクロックジッタの影響が少ない高品質のアナログデー
タを出力すること。【解決手段】デルタシグマ変調器によりデルタシグマ
変調されたデータの高域ノイズをデジタルフィルタによ
って減衰する。これにより、デルタシグマ変調後のパル
ス波形のエッジの出現頻度を減らすことができ、入力デ
ータをデータビット方向に圧縮して高サンプリングレー
トにしても、クロックジッタの影響を抑圧することがで
き、高品質のアナログ信号を得ることができる。その
際、データ変換器は入力データを加算器によるリニアリ
ティ誤差によるアナログ特性の悪化を防止するように変
換して、加算器に入力してアナログデータとする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デルタシグマ変調
器を用いてデータビット方向に圧縮することにより高サ
ンプリングレートに変換してデジタル／アナログ変換を
行うオーバサンプリング型のＤ／Ａ変換器に関する。

【０００２】

【従来の技術】従来この種のＤ／Ａ変換器は、例えば、
デルタシグマ変調器、データ変換器及び加算器とから構
成され、デジタルデータを高サンプリングレートに変換
した後、アナログ化している。

【０００３】デルタシグマ変調器は、ｍＢＩＴ，ｉＦＳ
（例えばオーディオデータの場合は、１６ＢＩＴ，４
４．１ＫＨｚ）なるデータを入力し、入力データをデー
タビット方向に圧縮（例えば１〜数ＢＩＴ）して、高サ
ンプリングレート（ｉｘｊＦＳ，例えば６４ＦＳ）に変
換する。この変調により低ビット化されたデータがアナ
ログ回路へ入力される。

【０００４】これにより、例えばデルタシグマ変調し
て、１ビットのデータにしてしまえば、そこに誤差がな
く、アナログ回路に精度を必要としなくなるため、回路
のトリミングなどの調整も必要とせず、Ｄ／Ａ変換器の
製造コストを著しく削減する効果がある。

【０００５】

【発明が解決しようとする課題】ところで、上記のよう
にデルタシグマ変調器により入力データをデータビット
方向に圧縮した場合、サンプリングレートが高くなり、
且つパルス変調化されているため、クロックジッタの影
響を受けやすい欠点がある。このクロックジッタの影響
とはデルタシグマ変調後のパルス波形のエッジが揺らぐ
ことにより、パルス面積がランダムに変化して、ノイズ
を発生してしまうことである。

【０００６】上記クロックジッタが多いと、例えばデジ
タルオーディオデータなどをアナログ化した場合、出力
音声に歪みが生じ、その品質が低下するという問題が生
じる。

【０００７】ところで、従来のＤ／Ａ変換器の多値デー
タを加算する加算器には抵抗加算方式と電流加算方式が
ある。抵抗加算方式の場合、オペアンプとして広帯域の
ものを必要としないが、一般的に電源電圧が基準電源と
なることが多く、そのため安定した電源が必要となる。
また、電圧出力バッフアのトランジスタサイズが大きい
ので面積的にも不利で、且つスイッチングノイズの発生
源となる。更に使用するオペアンプを１個とした場合、
電圧出力バッフアに流れる電流の差動間のアンバランス
により歪みの発生又はＳ／Ｎ比の悪化原因になるため３
個を必要とするという問題があった。電流加算方式の場
合、定電流源のため電源電圧の変動等の影響を受けにく
い利点があるが、データ加算後の信号の高域成分をカッ
トできないため、使用するオペアンプには広帯域を必要
とし、且つオペアンプも３個必要となり、回路が高価に
なるという問題があった。

【０００８】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、入力データを
データビット方向に圧縮して高サンプリングレートにす
ることによりＤ／Ａ変換してもクロックジッタの影響が
少ない高品質のアナログデータを出力することができ、
その上アナログ信号の品質を落とすことなく、アナログ
回路の規模を小さく、且つ安価に構成できるＤ／Ａ変換
器を提供することである。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明の特徴は、入力デジタルデータをデ
ルタシグマ変調して高サンプリングレートに変換した
後、アナログ化するＤ／Ａ変換器において、前記デルタ
シグマ変調データの高域を減衰させるデジタルフィルタ
を具備し、前記デジタルフィルタにより高域が減衰され
たデジタルデータをアナログ化することにある。

【００１０】請求項２の発明の特徴は、入力デジタルデ
ータをデルタシグマ変調するデルタシグマ変調器と、前
記デルタシグマ変調器によりデルタシグマ変調されたデ
ータの高域を減衰させるデジタルフィルタと、前記デジ
タルフィルタから出力されたデータを後段の加算器の入
力素子のデータ使用回数が偏向しないように変換するデ
ータ変換器と、前記データ変換器により変換されたデー
タを加算してアナログ化する加算器とを具備することに
ある。

【００１１】請求項３の発明の前記データ変換器は、入
力データのコード毎に、当該コードが前記加算器の入力
素子に何回入力されたかを監視し、当該コードが前記加
算器の特定の入力素子に偏向することなく、前記加算器
の全入力素子を満遍なく使用して前記加算器に入力され
るように、前記入力データのコードを作り替える変換を
行う。

【００１２】請求項４の発明の前記データ変換器は、前
記デジタルフィルタにより高域成分を減衰させたデータ
を微分する微分回路と、直列に接続した複数のシフトレ
ジスタと、前記微分回路の微分値及び前記複数のシフト
レジスタの最終段の値とをデコードして得た値を前記複
数のシフトレジスタの初段に出力するデコーダとを具備
して成る。

【００１３】請求項５の発明の前記加算器は、差動信号
を入力してオン又はオフする差動スイッチ回路と、前記
差動スイッチ回路に流れ込む電流を対応するレベルの差
動電圧に変換する電流電圧変換回路と、前記電流電圧変
換回路の出力差動電圧から高域成分を除去するフィルタ
回路と、前記フィルタ回路により高域成分が除去された
差動電圧を合成して単一のアナログ信号に合成する信号
合成回路と、前記差動スイッチ回路と前記電流電圧変換
回路の差動電圧出力側との間に挿入され、前記差動電圧
出力側に乗る信号の前記差動スイッチ側への影響を抑圧
するカスコード回路とを具備することにある。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明のＤ／Ａ変換器の
一実施の形態を示したブロック図である。Ｄ／Ａ変換器
は、デジタルデータをビット方向に圧縮して高サンプリ
ングレート変換するデルタシグマ変調器１、デルタシグ
マ変調後のデジタルデータの高域ノイズを抑圧するデジ
タルフィルタ２、データのアナログ特性の悪化を防ぐた
めにデータを作り替えるデータ変換器３、デジタルデー
タを加算してアナログデータに変換する加算器４、アナ
ログデータを出力するアンプ５から成っている。

【００１５】図２は上記したデジタルフィルタ２の構成
例を示した回路図である。デジタルフィルタ２は、複数
の直列接続された遅延器２１と加算器２２及びフィルタ
構成係数ａ１〜ａｎ，ｂ１〜ｂｎを与える係数器２３か
ら成っている。尚、完全なデジタル処理がなされるの
で、ＦＩＲ，ＩＩＲどちらの構成でも処理が可能であ
る。

【００１６】図３は上記したデータ変換器３の概略構成
例を示したブロック図である。データ変換器３は、入力
コードモニタ３１〜３ｎと入力コードモニタ３１〜３ｎ
の出力を選択して出力するセレクタ２９から成ってい
る。

【００１７】図４は上記した加算器４の構成例を示した
ブロック図である。加算器４は帰還抵抗Ｒｆを有するオ
ペアンプ４１と入力抵抗Ｒ０，Ｒ１，Ｒ２とから成って
いる。

【００１８】次に本実施の形態の動作について説明す
る。本例の最も大きな特徴は、デルタシグマ変調器１の
後にデジタルフィルタ２を入れてデジタルデータの高域
成分を減衰させたことにある。

【００１９】その理由は、クロックジッタの影響とはデ
ルタシグマ変調後のパルス波形のエッジが揺らぐことに
より、パルス面積がランダムに変化して、ノイズを発生
してしまうため、このパルス波形のエッジの出現頻度を
減らすことで、クロックジッタの影響を抑圧する事が可
能であるからである。このパルス波形のエッジの出現頻
度を減らすことは、ノイズシェービングの高域ノイズを
減衰する事に等しい。それ故、デルタシグマ変調器１に
よってデルタシグマ変調した後にデジタルフィルタ２に
より高域ノイズを抑圧している。また、高域ノイズを十
分減衰させることでサンプリングレートを下げることも
可能となる。

【００２０】図５はデルタシグマ変調器１の出力スペク
トラムとデジタルフィルタ２のフィルタ特性を示してい
る。デルタシグマ変調特性１００に対して、デジタルフ
ィルタ２のフィルタ特性２００がＬＰＦ特性を有してい
るため、デルタシグマ変調器１の出力データの高域成分
が減衰される。

【００２１】ここで、デルタシグマ変調器１の出力を１
ビットとした時の、データの変化回数の減少及びクロッ
クジッタによるパルス面積に与える影響の低下を図６及
び図７を参照して説明する。

【００２２】まず、デジタルフィルタとして２タップの
デジタルフィルタを使用した場合について説明する。図
６はフィルタ構成係数のａ１〜ａｎ，ｂ２〜ｂn-1 ＝
０，ｂ０〜ｂ１＝０．５とした時のデジタルフィルタの
ブロック図（２タップ）である。デルタシグマ変調器１
から出力される１ｂｉｔのＰＣＭデータを図６に示した
デジタルフィルタヘ入力する。このデータは図中の遅延
器（Ｚ^-1）２１により１データサンプル時間だけディレ
イされる。よって係数ｂ０，ｂ１点でデータを見た場
合、図７に示すように係数ｂ０に対し係数ｂ１は１デー
タ分遅れる。これらデータを加算したものがフィルタの
出力となる。

【００２３】一般的に回路を動作させるクロックにはジ
ッタ成分が多かれ少なかれ含まれている。このジッタの
周波数成分は、周波数に対しほぼフラットに分布するた
め、デルタシグマ変調によりノイズ成分を高域に押しや
っても、ジッタノイズにより効果が失われてしまう。も
し、デジタルフィルタを使用しない場合、図７の係数ｂ
０入力がアナログ回路へ渡されることになり、図７のフ
ィルタ出力と比べＰＣＭデータの面積に対するジッタに
よる面積変化率が大きくなる。ｂ０入力時点でジッタに
影響を受ける回数は１６回であり、フィルタ出力では、
１０回に減少しており、且つ面積で見た場合、高さ方向
が１／２になるため影響度はさらに半分に減少する。

【００２４】２タップのデジタルフィルタの場合、サン
プル毎にデータが変化するコードに対し、完全にジッタ
の影響が無くなる。また、図７中の時間ｔ１において発
生したジッタはフィルタを通過することで、影響度は１
／２へ減少し、ｔ２で発生したジッタは影響せず、ｔ３
で発生したジッタが１／２で影響する。この場合のデジ
タルフィルタの出力値は３値になる。

【００２５】次にデジタルフィルタ２として４タップの
デジタルフィルタを使用した場合について図８及び図９
を参照して説明する。図８は４タップのデジタルフィル
タの例を示したブロック図で、ａ１〜ａｎ，ｂ４〜ｂｎ
＝０，ｂ０〜ｂ３＝０．２５とした場合である。この場
合、図９のデジタルフィルタによるクロックジッタの影
響低下を示した図の中のパルス列Ａの立ち上がりエッジ
に影響するジッタについて考える。

【００２６】フィルタを使用しない場合は、ｔ１時間に
発生したジッタが影響する。フィルタを使用した場合
は、ｔ１，ｔ２，ｔ３，ｔ４で発生したジッタが１／４
で影響する。

【００２７】即ちパルス列Ａの立ち上がり時に影響する
ジッタは（Ｊｔ１＋Ｊｔ２＋Ｊｔ３＋Ｊｔ４）／４とな
り、ジッタ自身が平均化される。これは、ジッタ量が少
なくなる方向へ向かうことを意味している。この場合の
デジタルフィルタ２の出力値は４値になる。

【００２８】ここで、上記したデジタルフィルタ２を挿
入した場合のジッタの悪影響を取り除く以外のメリット
について説明する。

【００２９】即ち、デジタルフィルタ２を挿入すること
によって、データのサンプリング周波数を変更すること
が可能となる。例えば、１／２デシメーションフィルタ
を形成することでサンプリングレートを１／２にし、ク
ロックジッタの影響を軽減することが可能になる。

【００３０】フィルタに入力されるパルス列の成分は信
号とノイズシェービングされたノイズが含まれるが、例
えばパルス列の波高値を１とし、信号振幅の最大値を
０．５とする。デジタルフィルタ２によりノイズシェー
ビングされた成分を除去する為、３２タップのフィルタ
を使用すると仮定する。このフィルタ出力が取り得る値
の範囲は０〜３２の正数とすると、高域ノイズが減少す
るにつれて信号成分の取り得る値である８〜２４に近づ
く。これにより、アナログ回路でのエレメントの数が削
減できる。もし、アナログ部で各タップの出力を加算す
る場合はタップ数分のエレメントが必要となるが、デジ
タル部でフィルタリングを行った場合は取り得る値の範
囲が狭まるため、使用するアナログ素子を削減すること
が可能となる。

【００３１】次にデータ変換器３の動作について図４の
回路例に従って説明する。上記デジタルフィルタ２によ
り出力される多値コードは、１ｂｉｔデータと違いアナ
ログ素子の相対誤差がリニアリティ誤差となってアナロ
グ特性が悪化する。従って、データ変換器３は、この影
響を最小限に押さえるようなデータに作り替えている。

【００３２】まず、多値データがリニアリティにどのよ
うに影響するかを説明する。入力データであるＤ０〜Ｄ
２は上記デジタルフィルタ２の出力２ｂｉｔをデコード
した値とする。この時のデータの取りうる値は、Ｄ２，
Ｄ１，Ｄ０＝０００，００１，０１１，１１１の４種類
で、それぞれデジタルフィルタ２の出力値０，１，２，
３に対応する。また、電流加算用抵抗Ｒ０〜Ｒ２には抵
抗値の誤差があるとし、Ｒを理想抵抗値とすると、以下
の関係がある。

【００３３】Ｒ０＝Ｒ＋Ｒｅｒｒ０Ｒ１＝Ｒ＋Ｒｅｒｒ１Ｒ２＝Ｒ＋Ｒｅｒｒ２であり、またＲｅｒｒ０，Ｒｅｒｒ１，Ｒｅｒｒ２はそ
れぞれ違う抵抗値とする。各入力データの出力値は、Ｖｏｕｔ０＝Ｒｆ／０＊Ｖｉｎ＝０Ｖｏｕｔ１＝Ｒｆ／Ｒ０＊Ｖｉｎ＝Ｒｆ／（Ｒ＋Ｒｅｒ
ｒ０）＊ＶｉｎＶｏｕｔ２＝Ｒｆ／（Ｒ０＋Ｒ１）＊Ｖｉｎ＝Ｒｆ／
（２Ｒ＋Ｒｅｒｒ０＋Ｒｅｒｒ１）＊ＶｉｎＶｏｕｔ３＝Ｒｆ／（Ｒ０＋Ｒ１＋Ｒ２）＊Ｖｉｎ＝Ｒ
ｆ／（３Ｒ＋Ｒｅｒｒ０＋Ｒｅｒｒ１＋Ｒｅｒｒ２）＊
Ｖｉｎしかし、このままでは、各入力データに対して抵抗値の
誤差の影響が変わってくるため、リニアリティ誤差が発
生してしまう。これは入力データと抵抗誤差に相関があ
るため発生するもので、入力データと使用する抵抗素子
を直接関係付けないでコントロールを行うことにより、
この問題を解決することができる。

【００３４】上記例は特定時間における誤差について説
明したが、これをある時間区間に拡張してこのエラーに
よる影響を抑圧する方法を説明する。入力データが００
１の場合、使用する抵抗素子は１本であり、上記例では
Ｒｅｒｒ０により非線形性が発生する。この時の時間を
ｔ１とする。

【００３５】次に入力データ００１が発生した時間をｔ
２，更に次に発生した時間をｔ３とする。ｔ１ではＲ０
を使用したが、ｔ２ではＲ１を使用する。更にｔ３では
Ｒ２を使用する。即ち、３回入力データ００１が発生す
る事で、Ｒ０，Ｒ１，Ｒ２を使用する。次に入力データ
０１１について考える場合、このコードが時間ｔ４，ｔ
５，ｔ６で発生したとすると、ｔ４ではＲ０，Ｒ１を使
用し、ｔ５ではＲ２，Ｒ０を使用し、ｔ６ではＲ１，Ｒ
２を使用する。この動作により、各入力コードは全抵抗
を使用することになり、非線形性誤差を最小限に押さえ
ることが可能となる。

【００３６】説明を変えると、各入力コードに対応した
抵抗使用回数モニタ、即ち、入力コードモニタ３１〜３
ｎを図３に示すように用意し、各抵抗の使用率が等しく
なるように抵抗を選択する。

【００３７】各入力データには、そのデータに対応した
モニタがあり、例えば入力コードモニタ３１はコード０
０１を監視する。また、入力コードモニタ３２はコード
０１１を監視する。これらモニタの中には、そのコード
が使用したアナログ素子（上記図４の例では抵抗）の使
用回数をカウントしており、入力データをその使用回数
が少ない素子を優先的に使用するようなデータコードに
作り替える。この動作はデジタルフィルタ２から出力さ
れるコードの種類に対し、使用するアナログエレメント
がある時間区間で使用回数が同じになることを意味す
る。

【００３８】図１０はデータ変換器３の動作を説明する
図であり、図４の回路を使用した際の各抵抗素子の使用
回数及び生成された出力コードを示したものである。こ
の図から分かるように各入力コードは、そのコードにお
いて使用したエレメントの回数が少ないエレメントを使
用するコードに作り替えられている。このブロックから
出力されるコードは、イネーブル状態になっているモニ
タの出力コードである。

【００３９】更に、データ変換器３の具体的動作を図１
０を参照して説明する。例えば入力コードモニタ３１は
デジタルフィルタ出力コードの００１を監視し、入力コ
ードモニタ３２はデジタルフィルタ出力コードの０１１
を監視する。図１０にて当初００１は入力抵抗Ｒ０を既
に使用しているため、その使用回数は１となっている。
その後００１が入力されると、入力コードモニタ３１が
イネーブルとなって入力抵抗Ｒ１を使用して、０１０を
加算器４に入力する。その後、更に００１が入力される
と、入力コードモニタ３１がイネーブルとなって入力抵
抗Ｒ２を使用して、１００を加算器４に入力する。以下
同様で入力コードモニタ３１は、コード００１に関し加
算器４の入力抵抗Ｒ０〜Ｒ２を満遍なく使用するように
データを変換する。入力コードモニタ３２はコード０１
１について同様のことを行う。

【００４０】ところで、エレメントの相対誤差による特
性悪化の影響を最小限に押さえる為には、設定されたデ
ータにより全てのエレメントにデータが影響する必要が
ある。デルタシグマ変調器１から出力されるデータを１
ｂｉｔとし、デジタルフィルタ２の構成を図１１に示す
ような移動平均フィルタ（係数が全て等しいフィルタ）
とした場合、図１３に示すような別のデータ変換回路を
構成することが可能となる。この回路の特徴は、移動平
均フィルタで多値化されたデータを微分器及びデコーダ
によりデータを１ｂｉｔ化して、シフトレジスタへデー
タを入力出来るようにデータを変換するものである。１
ｂｉｔ化することにより、各データが全てのエレメント
に影響を与えることが可能となる。

【００４１】上記デルタシグマ変調及び図１１に示した
デジタルフィルタ構成において、デジタルフィルタ用シ
フトレジスタ１１１のシリアル入力及びシリアル出力、
更にデジタルフィルタ出力の微分値に着目すると、微分
器１１２の出力値は図１２の表図に示すような組み合わ
せが存在する。

【００４２】移動平均フィルタの出力値を微分すること
で、取り得る値の範囲は０，１，−１の３種類に限定さ
れる。ここで微分値−１は、上記シフトレジスタ１１１
の（ｂ）点から１の値が出力され、（ａ）点のシフトレ
ジスタ１１１ヘ入力される値が０の時に発生する。又、
微分値としては、３値しか取らないが、例えば移動平均
フィルタのタップ数が３２の時は、移動平均フィルタか
ら出力される値が０〜３２の正数であるため、表現しな
ければならない値としては、０〜３２の正数を表現する
必要がある。

【００４３】図１３は図１のＤ／Ａ変換器で用いるデー
タ変換器の他の構成例を示したブロック図である。デー
タ変換器は、微分回路１１２、デコーダ１３１及び複数
のシフトレジスタ１３２を接続して構成されている。デ
ータ変換器として移動平均フィルタと同タップ数を用意
するため、その分、シフトレジスタ１３２が直列に接続
されている。

【００４４】次に本例の動作について説明する。加算器
を構成するエレメントは２値であるため、微分回路１１
２の出力である３値を２値にデコードし、シフトレジス
タへ出力する必要がある。そのために、デコーダ１３１
は微分回路１１２の微分値及び図１３中の（ａ）点の値
により、図１４のデコードテーブルに示すようなデコー
ドをして、その結果を初段のシフトレジスタ１３２ヘ出
力する。

【００４５】シフトレジスタ１３２はデコーダ１３１の
出力を入力データとし、各シフトレジスタ１３１の出力
が図４に示したような加算器（アナログのエレメント）
ヘ入力される。シフトレジスタ１３２ヘ入力された値
は、必ず図中ａ点まで通るため、加算器４を構成する全
ての入力抵抗（エレメント）を使用することになる。こ
れにより、エレメント間誤差によるリニアリティの悪化
を防ぐことが可能になる。

【００４６】次に加算器４の動作について説明する。デ
ータ変換器３から出力された多値データは加算器４（ア
ナログ回路）へ入力される。図４に示した加算器は説明
の便宜上簡単な回路で構成された例を挙げたが、本例で
実際に使用する加算器は図１５に示すような具体的な構
成を有している。

【００４７】図１５は図１の回路で用いる加算器の他の
構成例を示した回路図である。加算器は、入力される差
動データによりオンオフする差動スイッチ回路１５１、
アナログ信号のリニアリティーの悪化を防止するカスコ
ード回路１５２、電流を電圧に変換する電流電圧変換回
路１５３、Ａ，Ｂのラインに乗る高域成分を減衰させる
ローパスフィルタ１５４、差動信号入力を合成して単一
のアナログ通常信号として出力する合成回路１５５から
成っている。

【００４８】差動スイッチ回路１５１は１対のＮＭＯＳ
トランジスタＴ１，Ｔ２と定電流源５１から成るスイッ
チの組複数個から成っている。カスコード回路１５２は
トランジスタＴ１，Ｔ２に直列に接続されるＮＭＯＳト
ランジスタＴ３，Ｔ４、Ｔ５，Ｔ６から成っている。

【００４９】電流電圧変換回路１５３は電源５２と抵抗
Ｒ５、Ｒ６から成っている。

【００５０】ローパスフィルタ１５４はコンデンサＣ
３，Ｃ４と抵抗Ｒ７〜Ｒ１０から成っている。

【００５１】合成回路１５５は主にＲＣから成る帰還回
路を有するオペアンプ５３から成っている。

【００５２】次に本例の動作について説明する。通常、
データ変換器３からのデジタル信号は歪み低減のため、
差動信号（±ＩＮｎ）と成って、差動スイッチ回路１５
１に入力される。＋差動信号が“１”の時、差動スイッ
チ回路１５１のトランジスタＴ１がオンとなり、このト
ランジスタに接続されるカスコード回路１５２のトラン
ジスタＴ３、Ｔ４もオンとなるため、電流電圧変換回路
１５３の電源５２から抵抗Ｒ５を介して差動スイッチ回
路１５１側に電流が流れ、（Ａ）点に電圧が発生する。
この電圧のレベルは＋差動信号に対応する。

【００５３】−差動信号が“１”の時、差動スイッチ回
路１５１のトランジスタＴ２がオンとなり、このトラン
ジスタに接続されるカスコード回路１５２のトランジス
タＴ５、Ｔ６もオンとなるため、電流電圧変換回路１５
３の電源５２から抵抗Ｒ６を介して差動スイッチ回路１
５１側に電流が流れ、（Ｂ）点に電圧が発生する。この
電圧のレベルは−差動信号に対応する。

【００５４】こうして上記（Ａ）点（Ｂ）点に発生した
入力デジタルデータに対応する電圧はローパスフィルタ
１５４により高域成分が除去された後、合成回路１５５
に入力され、ここで単一のアナログ信号に合成されて出
力される。

【００５５】本例では、従来の抵抗加算方式と異なり、
定電流源による重みづけなので電源電圧の変動などの影
響を受けにくく、安定したアナログ信号を得ることがで
きる。また、使用するオペアンプは図のように１つでも
構成可能であり、しかも、従来の電流加算方式と異な
り、ローパスフィルタ１５４によりオペアンプに高域成
分が入力されないようにしているため、さほど広帯域の
オペアンプを必要とせず、回路を安価に構成することが
できる。

【００５６】ところで本例は、電流加算方式と違い、図
中の（Ａ）、（Ｂ）点に信号出力電圧が存在するため、
時間軸方向にモジュレーションが加わってリニアリティ
が悪化する。しかし、差動スイッチ回路１５１と（Ａ）
点ライン及び（Ｂ）点ラインとの間にカスコード回路１
５２を設けることにより、（Ａ）点、（Ｂ）点に乗った
信号が差動スイッチ回路１５１側に影響しないようにで
き、トランジスタサイズを大きくすることなく、上記リ
ニアリティの悪化を防止することができる。

【００５７】本実施の形態によれば、デルタシグマ変調
後のデジタルデータの高域ノイズをデジタルフィルタ２
により減衰させることにより、デルタシグマ変調後のパ
ルス波形の出現頻度を減らすことができ、クロックジッ
タの影響を抑圧して、高品質のアナロク信号を得ること
ができる。

【００５８】その際、データ変換器３はコード毎に加算
器４のいずれの入力端子を用いたかを監視し、該コード
が加算器４の入力端子を満遍なく用いて入力されるよう
にデータの変換を行って、加算器４によるリニアリティ
誤差によるアナログ特性の悪化を防止して、高品質のア
ナログ信号を得ることができる。

【００５９】更に、加算器４として、図１５に示した抵
抗加算方式と電流加算方式の両方の方式を合成したよう
な方式を採ることにより、電源電圧の変動などの影響を
受けにくく、且つアナログ特性を悪化させることなく、
通常帯域のオペアンプを少数用いて加算器を構成するこ
とができ、アナログ信号の品質を落とすことなく、加算
器４の回路規模を小さくし、且つそのコストを低減する
ことができる。

【００６０】

【発明の効果】以上詳細に説明したように、請求項１又
は２の発明によれば、入力データをデータビット方向に
圧縮して高サンプリングレートにすることによりＤ／Ａ
変換しても、クロックジッタの影響が少ない高品質のア
ナログデータを出力することができる。

【００６１】請求項３又は４の発明によれば、アナログ
素子の相対誤差によるリニアリティ誤差を補償してアナ
ログ特性の悪化を防止することができる。

【００６２】請求項５の発明によれば、通常帯域のオペ
アンプを少数用いて加算器を構成することができるの
で、その回路規模を小さくでき、且つそのコストを低減
することができる。

【図面の簡単な説明】

【図１】本発明のＤ／Ａ変換器の一実施の形態を示した
ブロック図である。

【図２】図１に示したデジタルフィルタの構成例を示し
た回路図である。

【図３】図１に示したデータ変換器の概略構成例を示し
たブロック図である。

【図４】図１に示した加算器の構成例を示したブロック
図である。

【図５】図１に示したデルタシグマ変調器の出力スペク
トラムとデジタルフィルタのフィルタ特性例を示した特
性図である。

【図６】図１に示したデジタルフィルタの２タップの構
成例を示したブロック図である。

【図７】図６に示したデジタルフィルタによりクロック
ジッタの影響が低下する動作を示したタイミングチャー
トである。

【図８】図１に示したデジタルフィルタの４タップの構
成例を示したブロック図である。

【図９】図８に示したデジタルフィルタによりクロック
ジッタの影響が低下する動作を示したタイミングチャー
トである。

【図１０】図１に示したデータ変換器の動作を説明する
タイミングチャートである。

【図１１】図１に示したデジタルフィルタとして移動平
均フィルタを用いた場合の構成例を示したブロック図で
ある。

【図１２】図１１に示したフィルタの各部の値を一覧と
した表図である。

【図１３】図１に示したデータ変換器の他の構成例を示
したブロック図である。

【図１４】図１３に示したデータ変換器の各部の値を一
覧とした表図である。

【図１５】図１に示した加算器の他の構成例を示した回
路図である。

【符号の説明】

１デルタシグマ変調器２デジタルフィルタ３データ変換器４、２２加算器５アンプ２１遅延器２３係数器２９セレクタ３１〜３ｎ入力コードモニタ４１オペアンプ１１１、１３２シフトレジスタ１１２微分回路１３１デコーダ１５１差動スイッチ回路１５２カスコード回路１５３電流電圧変換回路１５４フィルタ１５５合成回路

Claims

【特許請求の範囲】

【請求項１】入力デジタルデータをデルタシグマ変調
して高サンプリングレートに変換した後、アナログ化す
るＤ／Ａ変換器において、前記デルタシグマ変調データの高域を減衰させるデジタ
ルフィルタを具備し、前記デジタルフィルタにより高域が減衰されたデジタル
データをアナログ化することを特徴とするＤ／Ａ変換
器。
【請求項２】入力デジタルデータをデルタシグマ変調
するデルタシグマ変調器と、前記デルタシグマ変調器によりデルタシグマ変調された
データの高域を減衰させるデジタルフィルタと、前記デジタルフィルタから出力されたデータを後段の加
算器の入力素子のデータ使用回数が偏向しないように変
換するデータ変換器と、前記データ変換器により変換されたデータを加算してア
ナログ化する加算器と、を具備することを特徴とするＤ／Ａ変換器。
【請求項３】前記データ変換器は、入力データのコー
ド毎に、当該コードが前記加算器の入力素子に何回入力
されたかを監視し、当該コードが前記加算器の特定の入
力素子に偏向することなく、前記加算器の全入力素子を
満遍なく使用して前記加算器に入力されるように、前記
入力データのコードを作り替える変換を行うことを特徴
とする請求項２記載のＤ／Ａ変換器。
【請求項４】前記データ変換器は、前記デジタルフィ
ルタにより高域成分を減衰させたデータを微分する微分
回路と、直列に接続した複数のシフトレジスタと、前記微分回路の微分値及び前記複数のシフトレジスタの
最終段の値とをデコードして得た値を前記複数のシフト
レジスタの初段に出力するデコーダと、を具備して成ることを特徴とする請求項２記載のＤ／Ａ
変換器。
【請求項５】前記加算器は、差動信号を入力してオン
又はオフする差動スイッチ回路と、前記差動スイッチ回路に流れ込む電流を対応するレベル
の差動電圧に変換する電流電圧変換回路と、前記電流電圧変換回路の出力差動電圧から高域成分を除
去するフィルタ回路と、前記フィルタ回路により高域成分が除去された差動電圧
を合成して単一のアナログ信号に合成する信号合成回路
と、前記差動スイッチ回路と前記電流電圧変換回路の差動電
圧出力側との間に挿入され、前記差動電圧出力側に乗る
信号の前記差動スイッチ側への影響を抑圧するカスコー
ド回路と、を具備することを特徴とする請求項２乃至４いずれかに
記載のＤ／Ａ変換器。