JPH1028017A - 信号処理システムおよび方法 - Google Patents
信号処理システムおよび方法Info
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- JPH1028017A JPH1028017A JP8356734A JP35673496A JPH1028017A JP H1028017 A JPH1028017 A JP H1028017A JP 8356734 A JP8356734 A JP 8356734A JP 35673496 A JP35673496 A JP 35673496A JP H1028017 A JPH1028017 A JP H1028017A
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- analog
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04H—BROADCAST COMMUNICATION
- H04H60/00—Arrangements for broadcast applications with a direct linking to broadcast information or broadcast space-time; Broadcast-related systems
- H04H60/02—Arrangements for generating broadcast information; Arrangements for generating broadcast-related information with a direct linking to broadcast information or to broadcast space-time; Arrangements for simultaneous generation of broadcast information and broadcast-related information
- H04H60/04—Studio equipment; Interconnection of studios
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【課題】 ＤＣオフセットを除去し、複数のアナログ信
号のための処理・混合回路を提供する。 【解決手段】 信号処理システムは、最大周波数を有す
る複数のアナログ入力信号を受け取り混合する。各アナ
ログ入力信号は、変調器の入力に接続され、高周波数オ
ーバーサンプリング・ディジタル信号が生成される。各
高周波数オーバーサンプリング信号は第１のデシメーシ
ョン・フィルタの入力に接続され、第１のデシメーショ
ン・フィルタは、中間周波数オーバーサンプリング複数
ビット信号を生成する。各中間周波数オーバーサンプリ
ング信号は第１のディジタル・ミキサのそれぞれの入力
に接続され、第１のディジタル・ミキサは、単一混合複
数ビット出力信号を生成する。単一混合複数ビット出力
信号は第２のデシメーション・フィルタに接続され、第
２のデシメーション・フィルタは、混合アナログ入力信
号を表すのに適した周波数の最終的なディジタル出力信
号を生成する。
号のための処理・混合回路を提供する。 【解決手段】 信号処理システムは、最大周波数を有す
る複数のアナログ入力信号を受け取り混合する。各アナ
ログ入力信号は、変調器の入力に接続され、高周波数オ
ーバーサンプリング・ディジタル信号が生成される。各
高周波数オーバーサンプリング信号は第１のデシメーシ
ョン・フィルタの入力に接続され、第１のデシメーショ
ン・フィルタは、中間周波数オーバーサンプリング複数
ビット信号を生成する。各中間周波数オーバーサンプリ
ング信号は第１のディジタル・ミキサのそれぞれの入力
に接続され、第１のディジタル・ミキサは、単一混合複
数ビット出力信号を生成する。単一混合複数ビット出力
信号は第２のデシメーション・フィルタに接続され、第
２のデシメーション・フィルタは、混合アナログ入力信
号を表すのに適した周波数の最終的なディジタル出力信
号を生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、いくつかのアナロ
グ信号の混合およびディジタル変換に関し、詳細には、
入力信号、たとえばオーディオ信号が様々な発信源から
到着し、後でディジタル的に使用される、いわゆる「マ
ルチメディア」コンピュータ・システムに関する。
グ信号の混合およびディジタル変換に関し、詳細には、
入力信号、たとえばオーディオ信号が様々な発信源から
到着し、後でディジタル的に使用される、いわゆる「マ
ルチメディア」コンピュータ・システムに関する。
【０００２】
【従来の技術】図１は、マルチメディア応用分野で使用
するのに適した従来型の信号処理システムを示す。この
回路は、入力経路２と、出力経路４と、帰還経路６とし
て構成される。いくつかのアナログ入力信号Ｉ１、Ｉ
２、Ｉ３、Ｉ４はそれぞれ、対応する可変利得アナログ
増幅器Ｇ１、Ｇ２、Ｇ３、Ｇ４に接続される。これらの
増幅器Ｇ１ないしＧ４はそれぞれ、データ・バス２０ま
たはコマンド・バス２０を使用してホスト・マイクロプ
ロセッサ１０から供給することができる制御信号に応じ
て、ある増幅レベルまたは減衰レベルを与えることがで
きる。増幅または減衰された信号Ｉ１’、Ｉ２’、Ｉ
３’、Ｉ４’はそれぞれ、それぞれの増幅器からそれぞ
れのミュート回路Ｍ１、Ｍ２、Ｍ３、Ｍ４に供給され
る。ミュート回路Ｍ１ないしＭ４は、データ・バスまた
はコマンド・バス２０の制御も受ける。ミュート回路Ｍ
１ないしＭ４の出力は、第１のアナログ・ミキサ２２へ
の入力として接続される。アナログ・ミキサ２２の出力
はアナログ・ディジタル変換器２４に接続され、アナロ
グ・ディジタル変換器２４の出力はデータ・バス２６に
接続される。
するのに適した従来型の信号処理システムを示す。この
回路は、入力経路２と、出力経路４と、帰還経路６とし
て構成される。いくつかのアナログ入力信号Ｉ１、Ｉ
２、Ｉ３、Ｉ４はそれぞれ、対応する可変利得アナログ
増幅器Ｇ１、Ｇ２、Ｇ３、Ｇ４に接続される。これらの
増幅器Ｇ１ないしＧ４はそれぞれ、データ・バス２０ま
たはコマンド・バス２０を使用してホスト・マイクロプ
ロセッサ１０から供給することができる制御信号に応じ
て、ある増幅レベルまたは減衰レベルを与えることがで
きる。増幅または減衰された信号Ｉ１’、Ｉ２’、Ｉ
３’、Ｉ４’はそれぞれ、それぞれの増幅器からそれぞ
れのミュート回路Ｍ１、Ｍ２、Ｍ３、Ｍ４に供給され
る。ミュート回路Ｍ１ないしＭ４は、データ・バスまた
はコマンド・バス２０の制御も受ける。ミュート回路Ｍ
１ないしＭ４の出力は、第１のアナログ・ミキサ２２へ
の入力として接続される。アナログ・ミキサ２２の出力
はアナログ・ディジタル変換器２４に接続され、アナロ
グ・ディジタル変換器２４の出力はデータ・バス２６に
接続される。
【０００３】アナログ・ディジタル変換器２４からのデ
ィジタル信号は、増幅器Ｇの増幅または減衰によって設
定された比に応じ、かつミュート回路Ｍ１ないしＭ４の
通過状態または遮断状態に応じて、すべての入力信号Ｉ
１、Ｉ２、Ｉ３、Ｉ４を混合しディジタル変換して得た
表現である。
ィジタル信号は、増幅器Ｇの増幅または減衰によって設
定された比に応じ、かつミュート回路Ｍ１ないしＭ４の
通過状態または遮断状態に応じて、すべての入力信号Ｉ
１、Ｉ２、Ｉ３、Ｉ４を混合しディジタル変換して得た
表現である。
【０００４】データ・バス２６は、ディジタル・アナロ
グ変換器２８の入力端子にも接続される。ディジタル・
アナログ変換器２８の出力は、ミュート回路Ｍ５の入力
に接続される。このミュート回路Ｍ５の出力は、第２の
アナログ・ミキサ３２に接続される。この第２のミキサ
は、データ・バスまたはコマンド・バス２０によって制
御されるミュート回路Ｍ１’、Ｍ２’、Ｍ３’、Ｍ４’
を介して信号Ｉ１’、Ｉ２’、Ｉ３’、Ｉ４’も受け取
る。ミキサ３２の出力は可変減衰器Ａに供給され、可変
減衰器Ａは、ミキサ３２からの信号を、出力信号Ｏとし
て生成するのに適したレベルに減衰する。可変減衰器Ａ
は、データ・バスまたはコマンド・バス２０によって制
御される。出力信号Ｏはミュート回路Ｍ６に提供され、
ミュート回路Ｍ６の出力は、第１のミキサ２２への入力
として接続される。
グ変換器２８の入力端子にも接続される。ディジタル・
アナログ変換器２８の出力は、ミュート回路Ｍ５の入力
に接続される。このミュート回路Ｍ５の出力は、第２の
アナログ・ミキサ３２に接続される。この第２のミキサ
は、データ・バスまたはコマンド・バス２０によって制
御されるミュート回路Ｍ１’、Ｍ２’、Ｍ３’、Ｍ４’
を介して信号Ｉ１’、Ｉ２’、Ｉ３’、Ｉ４’も受け取
る。ミキサ３２の出力は可変減衰器Ａに供給され、可変
減衰器Ａは、ミキサ３２からの信号を、出力信号Ｏとし
て生成するのに適したレベルに減衰する。可変減衰器Ａ
は、データ・バスまたはコマンド・バス２０によって制
御される。出力信号Ｏはミュート回路Ｍ６に提供され、
ミュート回路Ｍ６の出力は、第１のミキサ２２への入力
として接続される。
【０００５】各ミュート回路は、その入力に存在する信
号を通過させ、あるいはこの信号を遮断し出力としてア
ナログ信号を生成しないように動作することができる。
アナログ・ミキサ回路２２、３２は、加算器として動作
し、接続された入力信号を加算する。これは、アナログ
・ドメイン内で行われ、この結果得られる混合された信
号は後でディジタル表現に変換される。
号を通過させ、あるいはこの信号を遮断し出力としてア
ナログ信号を生成しないように動作することができる。
アナログ・ミキサ回路２２、３２は、加算器として動作
し、接続された入力信号を加算する。これは、アナログ
・ドメイン内で行われ、この結果得られる混合された信
号は後でディジタル表現に変換される。
【０００６】アナログ・ミキサ２２の出力のディジタル
表現は次いで、マイクロプロセッサ１０による必要な信
号処理操作を受けることができる。
表現は次いで、マイクロプロセッサ１０による必要な信
号処理操作を受けることができる。
【０００７】ディジタル表現は、出力信号Ｏとして供給
される前に、ディジタル・アナログ変換器２８によって
再びアナログ形に変換され、ミュート回路Ｍ１’、Ｍ
２’、Ｍ３’、Ｍ４’の状態を選択することによって選
択された入力信号と混合することができる。ミュート回
路Ｍ５を遮断状態にすることによって、ディジタル表現
された信号を使用せずに、１つまたは複数の信号Ｉ１、
Ｉ２、Ｉ３、Ｉ４の混合バージョンを含む出力信号Ｏを
供給することができる。
される前に、ディジタル・アナログ変換器２８によって
再びアナログ形に変換され、ミュート回路Ｍ１’、Ｍ
２’、Ｍ３’、Ｍ４’の状態を選択することによって選
択された入力信号と混合することができる。ミュート回
路Ｍ５を遮断状態にすることによって、ディジタル表現
された信号を使用せずに、１つまたは複数の信号Ｉ１、
Ｉ２、Ｉ３、Ｉ４の混合バージョンを含む出力信号Ｏを
供給することができる。
【０００８】ミュート回路Ｍ６を通過状態にすることに
よって、出力信号Ｏをさらに処理できるようにミキサ２
２へ送り返すことができる。
よって、出力信号Ｏをさらに処理できるようにミキサ２
２へ送り返すことができる。
【０００９】それぞれの異なる発信源から入力信号Ｉ１
ないしＩ４を生成することができるので、各増幅器Ｇ１
ないしＧ４の利得または減衰は、各信号Ｉ１’ないしＩ
４’がミキサ２２およびアナログ・ディジタル変換器２
４に対して適応化されたレベルになり、変換器２４の最
大入力を超えるのを回避するように個別に調整しなけれ
ばならない。
ないしＩ４を生成することができるので、各増幅器Ｇ１
ないしＧ４の利得または減衰は、各信号Ｉ１’ないしＩ
４’がミキサ２２およびアナログ・ディジタル変換器２
４に対して適応化されたレベルになり、変換器２４の最
大入力を超えるのを回避するように個別に調整しなけれ
ばならない。
【００１０】可変減衰器Ａは、出力信号Ｏが、それを受
け取る回路に対して適当なレベルになるようにするため
に必要である。可変減衰器Ａによって、他の信号Ｉ１’
ないしＩ４’を減衰せずに出力信号Ｏを第１のミキサ２
２へ送り返すことができる。
け取る回路に対して適当なレベルになるようにするため
に必要である。可変減衰器Ａによって、他の信号Ｉ１’
ないしＩ４’を減衰せずに出力信号Ｏを第１のミキサ２
２へ送り返すことができる。
【００１１】信号の利得制御および混合はアナログ・ド
メインで行われる。この回路のダイナミック・レンジ
は、ミキサへの供給電圧とアナログ・ディジタル変換器
２４のフルスケール・レンジの両方によって制限され
る。これは、いくつかの信号を加算し、したがって可変
利得増幅器Ｇ１ないしＧ４が必要であるときに問題とな
る。また、これらの可変利得増幅器Ｇ１ないしＧ４によ
って、強力な信号（たとえば、電子キーボードの出力）
が（マイクロフォンからの信号など）より弱い信号を減
衰することはなくなる。各回路ブロックから雑音が生成
され、ミキサ２２によって付加され、そのため、ミキサ
２２から生成される信号の総雑音含有量は非常に高くな
る。この雑音は、フィルタすることができず、ディジタ
ル変換の量子化レベルよりも大きなエラーを発生させる
ことがある。信号の零交差検波は、利得制御を実行する
には望ましいが、アナログ・ドメインで実行するのが困
難である。すべて、同じ集積回路上で処理される、いく
つかのアナログ信号間のクロストークもしばしば問題と
なる。これは、信号間で直接起こることも、あるいは供
給線を介して起こることもある。
メインで行われる。この回路のダイナミック・レンジ
は、ミキサへの供給電圧とアナログ・ディジタル変換器
２４のフルスケール・レンジの両方によって制限され
る。これは、いくつかの信号を加算し、したがって可変
利得増幅器Ｇ１ないしＧ４が必要であるときに問題とな
る。また、これらの可変利得増幅器Ｇ１ないしＧ４によ
って、強力な信号（たとえば、電子キーボードの出力）
が（マイクロフォンからの信号など）より弱い信号を減
衰することはなくなる。各回路ブロックから雑音が生成
され、ミキサ２２によって付加され、そのため、ミキサ
２２から生成される信号の総雑音含有量は非常に高くな
る。この雑音は、フィルタすることができず、ディジタ
ル変換の量子化レベルよりも大きなエラーを発生させる
ことがある。信号の零交差検波は、利得制御を実行する
には望ましいが、アナログ・ドメインで実行するのが困
難である。すべて、同じ集積回路上で処理される、いく
つかのアナログ信号間のクロストークもしばしば問題と
なる。これは、信号間で直接起こることも、あるいは供
給線を介して起こることもある。
【００１２】さらに、利得制御を実行する前には各信号
のＤＣオフセットを取り消しておくことが望ましい。こ
れも、アナログ・ドメインで行うことは困難である。
のＤＣオフセットを取り消しておくことが望ましい。こ
れも、アナログ・ドメインで行うことは困難である。
【００１３】
【発明が解決しようとする課題】本発明の目的は、特に
小さな半導体表面積を占める、いくつかのアナログ信号
用の処理・混合回路を提供することである。
小さな半導体表面積を占める、いくつかのアナログ信号
用の処理・混合回路を提供することである。
【００１４】本発明の他の目的は、クロストーク、零交
差検波、ＤＣオフセット取り消し、利得制御およびダイ
ナミック・レンジの制限の諸問題を回避または軽減する
ことができるそのような回路を提供することである。
差検波、ＤＣオフセット取り消し、利得制御およびダイ
ナミック・レンジの制限の諸問題を回避または軽減する
ことができるそのような回路を提供することである。
【００１５】
【課題を解決するための手段】本発明の例示的な一実施
例では、最大周波数を有する複数のアナログ入力信号を
受け取りそれらのアナログ入力信号を混合する信号処理
システムが提供される。各アナログ入力信号は、変調器
の入力に接続され、高周波数オーバーサンプリング・デ
ィジタル信号が生成される。各高周波数オーバーサンプ
リング信号は第１のデシメーション・フィルタの入力に
接続され、第１のデシメーション・フィルタは、中間周
波数オーバーサンプリング複数ビット信号を生成する。
各中間周波数オーバーサンプリング信号は第１のディジ
タル・ミキサのそれぞれの入力に接続され、第１のディ
ジタル・ミキサは、単一混合複数ビット出力信号を生成
する。さらに、単一混合複数ビット出力信号は第２のデ
シメーション・フィルタに接続され、第２のデシメーシ
ョン・フィルタは、混合アナログ入力信号を表すのに適
した周波数の最終的なディジタル出力信号を生成する。
例では、最大周波数を有する複数のアナログ入力信号を
受け取りそれらのアナログ入力信号を混合する信号処理
システムが提供される。各アナログ入力信号は、変調器
の入力に接続され、高周波数オーバーサンプリング・デ
ィジタル信号が生成される。各高周波数オーバーサンプ
リング信号は第１のデシメーション・フィルタの入力に
接続され、第１のデシメーション・フィルタは、中間周
波数オーバーサンプリング複数ビット信号を生成する。
各中間周波数オーバーサンプリング信号は第１のディジ
タル・ミキサのそれぞれの入力に接続され、第１のディ
ジタル・ミキサは、単一混合複数ビット出力信号を生成
する。さらに、単一混合複数ビット出力信号は第２のデ
シメーション・フィルタに接続され、第２のデシメーシ
ョン・フィルタは、混合アナログ入力信号を表すのに適
した周波数の最終的なディジタル出力信号を生成する。
【００１６】本発明の一実施例では、信号処理システム
は、第１のデシメーション・フィルタと第１のディジタ
ル・ミキサとの間で各中間周波数オーバーサンプリング
信号に作用する利得制御回路を備える。
は、第１のデシメーション・フィルタと第１のディジタ
ル・ミキサとの間で各中間周波数オーバーサンプリング
信号に作用する利得制御回路を備える。
【００１７】本発明の一実施例では、それぞれの第１の
デシメーション・フィルタは、それぞれの高周波数オー
バーサンプリング信号に作用し、すべてのコンボルーシ
ョン回路に共通のインパルス応答係数のシーケンスを受
け取るコンボルーション回路を備える。
デシメーション・フィルタは、それぞれの高周波数オー
バーサンプリング信号に作用し、すべてのコンボルーシ
ョン回路に共通のインパルス応答係数のシーケンスを受
け取るコンボルーション回路を備える。
【００１８】本発明の一実施例では、インパルス応答係
数のシーケンスは共通のメモリに記憶される。
数のシーケンスは共通のメモリに記憶される。
【００１９】本発明の一実施例では、コンボルーション
回路は、高周波数オーバーサンプリング信号の１に対応
する係数を合計し、高周波数オーバーサンプリング信号
の０に対応する係数を減じることによって中間周波数オ
ーバーサンプリング信号を生成する。
回路は、高周波数オーバーサンプリング信号の１に対応
する係数を合計し、高周波数オーバーサンプリング信号
の０に対応する係数を減じることによって中間周波数オ
ーバーサンプリング信号を生成する。
【００２０】本発明の一実施例では、信号処理システム
はさらに、最終的なディジタル出力信号を受け取るよう
に接続され補間信号を生成する補間フィルタと、補間信
号および少なくとも１つの他のディジタル信号を受け取
り、補間混合信号を生成する第２のディジタル・ミキサ
と、補間混合ディジタル信号を受け取るディジタル・ア
ナログ変換器とを備える。
はさらに、最終的なディジタル出力信号を受け取るよう
に接続され補間信号を生成する補間フィルタと、補間信
号および少なくとも１つの他のディジタル信号を受け取
り、補間混合信号を生成する第２のディジタル・ミキサ
と、補間混合ディジタル信号を受け取るディジタル・ア
ナログ変換器とを備える。
【００２１】本発明の一実施例では、ディジタル・アナ
ログ変換器は、補間混合ディジタル信号を受け取り１ビ
ット直列出力を生成する低域フィルタと、１ビット直列
出力をフィルタする低域フィルタとを備える。
ログ変換器は、補間混合ディジタル信号を受け取り１ビ
ット直列出力を生成する低域フィルタと、１ビット直列
出力をフィルタする低域フィルタとを備える。
【００２２】本発明の一実施例では、ディジタル・ミキ
サの少なくとも１つの入力の前にミュート回路が配置さ
れる。
サの少なくとも１つの入力の前にミュート回路が配置さ
れる。
【００２３】本発明の一実施例は、少なくとも２つのア
ナログ信号を変調し各アナログ信号ごとの高周波数オー
バーサンプリング・ディジタル信号を生成するステップ
と、各高周波数オーバーサンプリング・ディジタル信号
に対して第１のディジタル・フィルタリング動作を実行
し、中間周波数オーバーサンプリング複数ビット信号を
生成するステップと、中間周波数オーバーサンプリング
信号のディジタル混合動作を実行し中間周波数の混合信
号を生成するステップと、混合信号に対して第２のディ
ジタル・フィルタリング動作を実行し、アナログ信号を
表すのに適した周波数の最終的なディジタル出力信号を
生成するステップとを含む、信号処理方法に関する。
ナログ信号を変調し各アナログ信号ごとの高周波数オー
バーサンプリング・ディジタル信号を生成するステップ
と、各高周波数オーバーサンプリング・ディジタル信号
に対して第１のディジタル・フィルタリング動作を実行
し、中間周波数オーバーサンプリング複数ビット信号を
生成するステップと、中間周波数オーバーサンプリング
信号のディジタル混合動作を実行し中間周波数の混合信
号を生成するステップと、混合信号に対して第２のディ
ジタル・フィルタリング動作を実行し、アナログ信号を
表すのに適した周波数の最終的なディジタル出力信号を
生成するステップとを含む、信号処理方法に関する。
【００２４】本発明の実施例による信号処理方法の少な
くとも１つの変形例では、第１のフィルタリングとディ
ジタル混合との間にオフセットおよび零交差検波が実行
される。
くとも１つの変形例では、第１のフィルタリングとディ
ジタル混合との間にオフセットおよび零交差検波が実行
される。
【００２５】本発明のこれらならびにその他の特性およ
び利点は、図面を参照しながら、本発明の非制限的なあ
る実施例についての下記の説明で詳しく説明する。
び利点は、図面を参照しながら、本発明の非制限的なあ
る実施例についての下記の説明で詳しく説明する。
【００２６】
【発明の実施の形態】本発明の一態様は、利得制御、Ｄ
Ｃオフセット取り消し、零交差検波、混合に関して、図
１に示したようなアナログ信号回路で生じる多数の問題
を回避することができる、信号のディジタル処理に関す
る。
Ｃオフセット取り消し、零交差検波、混合に関して、図
１に示したようなアナログ信号回路で生じる多数の問題
を回避することができる、信号のディジタル処理に関す
る。
【００２７】したがって、本発明の第１の態様によれ
ば、前述の問題を解消するために、図１の回路の機能が
ディジタル・ドメインで実行される。ディジタル信号の
利得制御は、簡単な乗算または除算であり、アナログ雑
音を導入しない。符号付き整数で表されたディジタル化
信号の零交差検波は、符号ビットの変化を検出すること
に過ぎない。ディジタル化信号の混合は、簡単な加算で
あり、やはりアナログ雑音を導入しない。ミキサ回路の
ダイナミック・レンジは、回路供給電圧の制限を受け
ず、ディジタル表現用に選択されたビットの数によって
制限される。
ば、前述の問題を解消するために、図１の回路の機能が
ディジタル・ドメインで実行される。ディジタル信号の
利得制御は、簡単な乗算または除算であり、アナログ雑
音を導入しない。符号付き整数で表されたディジタル化
信号の零交差検波は、符号ビットの変化を検出すること
に過ぎない。ディジタル化信号の混合は、簡単な加算で
あり、やはりアナログ雑音を導入しない。ミキサ回路の
ダイナミック・レンジは、回路供給電圧の制限を受け
ず、ディジタル表現用に選択されたビットの数によって
制限される。
【００２８】したがって、図１のアナログ入力信号Ｉ１
ないしＩ４をディジタル表現に変換する回路を適用でき
るので有利である。しかし、各アナログ入力信号ごとの
専用アナログ・ディジタル変換器を設けると、大きな半
導体表面積が占有される恐れがある。
ないしＩ４をディジタル表現に変換する回路を適用でき
るので有利である。しかし、各アナログ入力信号ごとの
専用アナログ・ディジタル変換器を設けると、大きな半
導体表面積が占有される恐れがある。
【００２９】本発明の第２の態様は、すべての入力信号
間で共用できる回路の部分を有し、そのため、各入力専
用のアナログ・ディジタル変換回路がそれほど複雑では
ない、特定のタイプのアナログ・ディジタル変換器に関
する。
間で共用できる回路の部分を有し、そのため、各入力専
用のアナログ・ディジタル変換回路がそれほど複雑では
ない、特定のタイプのアナログ・ディジタル変換器に関
する。
【００３０】図２は、本発明の第２の態様によるアナロ
グ・ディジタル変換・信号混合回路を示す。図２の回路
は、図１の入力経路２の回路に代わるものである。この
両方の図に共通の要素は共通の参照符号を保持する。本
発明には、シグマ・デルタ変換方式が特にうまく適応す
るように思われる。そのような方式は比較的簡単であ
り、その実施に必要な半導体表面積は、他の変換方式よ
りも小さい。
グ・ディジタル変換・信号混合回路を示す。図２の回路
は、図１の入力経路２の回路に代わるものである。この
両方の図に共通の要素は共通の参照符号を保持する。本
発明には、シグマ・デルタ変換方式が特にうまく適応す
るように思われる。そのような方式は比較的簡単であ
り、その実施に必要な半導体表面積は、他の変換方式よ
りも小さい。
【００３１】本発明の例示的な実施例では、アナログ入
力信号Ｉ１ないしＩ４はそれぞれ、それぞれのシグマ・
デルタ変調器ＭＯＤ１ないしＭＯＤ４に供給される。こ
れらの変調器はそれぞれ、ロー・ビット幅ディジタル信
号Ｉ１1 ないしＩ４1 を生成する。この信号は、既知の
シグマ・デルタ技法に応じてそれぞれのアナログ信号を
表す。このロー・ビット幅信号は、２５６＊ＦＡなどの
高オーバーサンプリング周波数である。この場合、ＦＡ
はアナログ入力信号の最大周波数である。最大周波数が
２２ｋＨｚのオーディオ信号の場合、オーバーサンプリ
ング周波数は５．６３ＭＨｚであってよい。オーバーサ
ンプリング比は、信号周波数帯域における必要な信号雑
音比、変調器ＭＯＤの順序およびトポロジー、使用する
ビット数に応じて選択される。１ビット・オーバーサン
プリング信号を使用することが好ましいが、従来型の複
数ビット変調を使用することができる。
力信号Ｉ１ないしＩ４はそれぞれ、それぞれのシグマ・
デルタ変調器ＭＯＤ１ないしＭＯＤ４に供給される。こ
れらの変調器はそれぞれ、ロー・ビット幅ディジタル信
号Ｉ１1 ないしＩ４1 を生成する。この信号は、既知の
シグマ・デルタ技法に応じてそれぞれのアナログ信号を
表す。このロー・ビット幅信号は、２５６＊ＦＡなどの
高オーバーサンプリング周波数である。この場合、ＦＡ
はアナログ入力信号の最大周波数である。最大周波数が
２２ｋＨｚのオーディオ信号の場合、オーバーサンプリ
ング周波数は５．６３ＭＨｚであってよい。オーバーサ
ンプリング比は、信号周波数帯域における必要な信号雑
音比、変調器ＭＯＤの順序およびトポロジー、使用する
ビット数に応じて選択される。１ビット・オーバーサン
プリング信号を使用することが好ましいが、従来型の複
数ビット変調を使用することができる。
【００３２】それぞれの第１のデシメーション・フィル
タＦＤＡ１ないしＦＤＡ４に高周波数１ビット信号Ｉ１
1 ないしＩ４1 が印加される。これらのフィルタは有限
インパルス応答フィルタでよい。これらのフィルタＦＤ
Ａ１ないしＦＤＡ４は、フィルタリングおよび周波数デ
シメーションを実行し、中間オーバーサンプリング周波
数の複数ビット並列出力信号Ｉ１16ないしＩ４16を生成
する。この例では、第３２オーダーのデシメーションが
使用され、１６ビット幅並列出力信号が生成される。そ
の場合、出力信号Ｉ１16ないしＩ４16のオーバーサンプ
リング周波数は８＊ＦＡになり、すなわち、オーディオ
信号では１７６ｋＨｚになる。
タＦＤＡ１ないしＦＤＡ４に高周波数１ビット信号Ｉ１
1 ないしＩ４1 が印加される。これらのフィルタは有限
インパルス応答フィルタでよい。これらのフィルタＦＤ
Ａ１ないしＦＤＡ４は、フィルタリングおよび周波数デ
シメーションを実行し、中間オーバーサンプリング周波
数の複数ビット並列出力信号Ｉ１16ないしＩ４16を生成
する。この例では、第３２オーダーのデシメーションが
使用され、１６ビット幅並列出力信号が生成される。そ
の場合、出力信号Ｉ１16ないしＩ４16のオーバーサンプ
リング周波数は８＊ＦＡになり、すなわち、オーディオ
信号では１７６ｋＨｚになる。
【００３３】本発明の実施例によれば、中間周波数信号
Ｉ１16ないしＩ４16はすべて、信号ディジタル・ミキサ
４０に供給される。このミキサ４０は、中間周波数Ｉ１
16ないしＩ４16の和を含む中間周波数の混合ディジタル
並列出力信号Ｍ16を生成する。混合信号Ｍ16は第２の共
通デシメーション・フィルタＦＤＢに供給される。この
フィルタはたとえば、有限インパルス応答フィルタでも
無限インパルス応答フィルタでもよい。この第２のデシ
メーション・フィルタは、各変調器ＭＯＤおよびデシメ
ーション・フィルタＦＤＡによって開始されたアナログ
・ディジタル変換を、他のフィルタリングおよびデシメ
ーションを実行することによって完了する。第２のデシ
メーション・フィルタは、ナイキスト周波数２＊ＦＡ
（オーディオ信号では４４ｋＨｚ）の出力信号Ｏ16を生
成し、各フィルタＦＤＡの伝達関数を補足して必要な全
体的な伝達関数を達成する。いくつかの例では、２つの
別々であるが相補的なフィルタを使用することが好まし
い。というのは、これによって、鋭いカットオフを達成
することができ、同時にアナログ信号周波数帯域のひず
みが回避されるからである。
Ｉ１16ないしＩ４16はすべて、信号ディジタル・ミキサ
４０に供給される。このミキサ４０は、中間周波数Ｉ１
16ないしＩ４16の和を含む中間周波数の混合ディジタル
並列出力信号Ｍ16を生成する。混合信号Ｍ16は第２の共
通デシメーション・フィルタＦＤＢに供給される。この
フィルタはたとえば、有限インパルス応答フィルタでも
無限インパルス応答フィルタでもよい。この第２のデシ
メーション・フィルタは、各変調器ＭＯＤおよびデシメ
ーション・フィルタＦＤＡによって開始されたアナログ
・ディジタル変換を、他のフィルタリングおよびデシメ
ーションを実行することによって完了する。第２のデシ
メーション・フィルタは、ナイキスト周波数２＊ＦＡ
（オーディオ信号では４４ｋＨｚ）の出力信号Ｏ16を生
成し、各フィルタＦＤＡの伝達関数を補足して必要な全
体的な伝達関数を達成する。いくつかの例では、２つの
別々であるが相補的なフィルタを使用することが好まし
い。というのは、これによって、鋭いカットオフを達成
することができ、同時にアナログ信号周波数帯域のひず
みが回避されるからである。
【００３４】この構成の利点は、入力信号間で発生する
クロストークが高オーバーサンプリング周波数の２５６
＊ＦＡになり、フィルタＦＤＡによってフィルタされる
からである。
クロストークが高オーバーサンプリング周波数の２５６
＊ＦＡになり、フィルタＦＤＡによってフィルタされる
からである。
【００３５】それぞれの第１のデシメーション・フィル
タＦＤＡは従来どおり多段多周波数回路として実現する
ことができるが、一実施例では、下記で本発明の有利な
実施例に関して説明するように、入力信号Ｉ１1 と所定
のインパルス応答係数とのコンボルーション積を生成す
る回路として実現される。
タＦＤＡは従来どおり多段多周波数回路として実現する
ことができるが、一実施例では、下記で本発明の有利な
実施例に関して説明するように、入力信号Ｉ１1 と所定
のインパルス応答係数とのコンボルーション積を生成す
る回路として実現される。
【００３６】本発明の一実施例では、第２のデシメーシ
ョン・フィルタＦＤＢは第１のデシメーション・フィル
タＦＤＡ１ないしＦＤＡ４よりも複雑である。第１のデ
シメーション・フィルタＦＤＡ１ないしＦＤＡ４は、高
周波数信号に作用するものであり、簡単なフィルタリン
グ演算を実行するがアナログ信号周波数帯域中の信号を
それほど減衰しないように設計される。これらのフィル
タＦＤＡ１ないしＦＤＡ４は、本発明の少なくとも１つ
の実施例では鋭いカットオフを有さない。
ョン・フィルタＦＤＢは第１のデシメーション・フィル
タＦＤＡ１ないしＦＤＡ４よりも複雑である。第１のデ
シメーション・フィルタＦＤＡ１ないしＦＤＡ４は、高
周波数信号に作用するものであり、簡単なフィルタリン
グ演算を実行するがアナログ信号周波数帯域中の信号を
それほど減衰しないように設計される。これらのフィル
タＦＤＡ１ないしＦＤＡ４は、本発明の少なくとも１つ
の実施例では鋭いカットオフを有さない。
【００３７】第２のデシメーション・フィルタＦＤＢ
は、アナログ信号のフラット周波数応答と、鋭いカット
オフとを有するように設計することができる。第２のデ
シメーション・フィルタＦＤＢは、フィルタＦＤＡ１な
いしＦＤＡ４によって導入されるアナログ信号周波数の
減衰を補償することもできる。
は、アナログ信号のフラット周波数応答と、鋭いカット
オフとを有するように設計することができる。第２のデ
シメーション・フィルタＦＤＢは、フィルタＦＤＡ１な
いしＦＤＡ４によって導入されるアナログ信号周波数の
減衰を補償することもできる。
【００３８】図３（ａ）、（ｂ）、（ｃ）は、図２の信
号の周波数スペクトルを示す。各変調器ＭＯＤによって
生成される信号Ｉ1 （Ｉ１1 ないしＩ４1 ）は、図３
（ａ）に示したように０ＨｚとＦＡとの間に存在するア
ナログ信号のスペクトルを有する。対応するスペクトル
はまた、オーバーサンプリング周波数２５６＊ＦＡの周
りで変調され、中間の雑音スペクトルは、１５ｄＢ／オ
クターブでオーバーサンプリング周波数の半分の値でピ
ークに上昇する。このスペクトルは、シグマ・デルタ変
換および使用する変調器のタイプに典型的なものであ
る。アナログ信号周波数で雑音をほとんど導入しないた
め、第２オーダー・シグマ・デルタ変調器が好ましいこ
ともある。
号の周波数スペクトルを示す。各変調器ＭＯＤによって
生成される信号Ｉ1 （Ｉ１1 ないしＩ４1 ）は、図３
（ａ）に示したように０ＨｚとＦＡとの間に存在するア
ナログ信号のスペクトルを有する。対応するスペクトル
はまた、オーバーサンプリング周波数２５６＊ＦＡの周
りで変調され、中間の雑音スペクトルは、１５ｄＢ／オ
クターブでオーバーサンプリング周波数の半分の値でピ
ークに上昇する。このスペクトルは、シグマ・デルタ変
換および使用する変調器のタイプに典型的なものであ
る。アナログ信号周波数で雑音をほとんど導入しないた
め、第２オーダー・シグマ・デルタ変調器が好ましいこ
ともある。
【００３９】第１のデシメーション・フィルタＦＤＡ
は、この雑音スペクトルをなくするように働く。一実施
例では、第１のデシメーション・フィルタＦＤＡは、雑
音スペクトルを解消するために−１５ｄＢ／オクターブ
を超える減衰を行う。雑音スペクトルはデシメーション
後、信号周波数帯域に折り込まれる。したがって、−１
８ｄＢ／オクターブの雑音周波数を減衰する第３オーダ
ー・フィルタを使用することができる。このフィルタ
は、線形有限インパルス応答フィルタでよい。一実施例
では、このフィルタは、（ｓｉｎｘ／ｘ）3 のタイプの
伝達関数を有する。これは、ＳＩＮＣ3 フィルタリング
と呼ばれている。
は、この雑音スペクトルをなくするように働く。一実施
例では、第１のデシメーション・フィルタＦＤＡは、雑
音スペクトルを解消するために−１５ｄＢ／オクターブ
を超える減衰を行う。雑音スペクトルはデシメーション
後、信号周波数帯域に折り込まれる。したがって、−１
８ｄＢ／オクターブの雑音周波数を減衰する第３オーダ
ー・フィルタを使用することができる。このフィルタ
は、線形有限インパルス応答フィルタでよい。一実施例
では、このフィルタは、（ｓｉｎｘ／ｘ）3 のタイプの
伝達関数を有する。これは、ＳＩＮＣ3 フィルタリング
と呼ばれている。
【００４０】図３（ｂ）に示したように、各フィルタＦ
ＤＡの出力信号Ｉ16（Ｉ１16ないしＩ４16）のスペクト
ルは、０ＨｚないしＦＡのアナログ信号と、中間周波数
８＊ＦＡおよび高調波の周りで変調されたアナログ信号
のスペクトルを含む。信号Ｉ1 の雑音スペクトルはフィ
ルタＦＤＡによってなくなっているが、フィルタＦＤＡ
の動作によって各高調波間により小さな雑音スペクトル
が導入されている。
ＤＡの出力信号Ｉ16（Ｉ１16ないしＩ４16）のスペクト
ルは、０ＨｚないしＦＡのアナログ信号と、中間周波数
８＊ＦＡおよび高調波の周りで変調されたアナログ信号
のスペクトルを含む。信号Ｉ1 の雑音スペクトルはフィ
ルタＦＤＡによってなくなっているが、フィルタＦＤＡ
の動作によって各高調波間により小さな雑音スペクトル
が導入されている。
【００４１】ミキサ４０の出力信号は、Ｉ16のスペクト
ルに整合する。
ルに整合する。
【００４２】第２のデシメーション・フィルタＦＤＢ
は、不要な雑音および高調波をなくする。出力信号Ｏ16
のスペクトルは、ナイキスト周波数２＊ＦＡおよびその
高調波の周りで変調されたアナログ信号のスペクトルを
含む。信号周波数帯域に折り込まれる雑音スペクトルは
ほとんどない。
は、不要な雑音および高調波をなくする。出力信号Ｏ16
のスペクトルは、ナイキスト周波数２＊ＦＡおよびその
高調波の周りで変調されたアナログ信号のスペクトルを
含む。信号周波数帯域に折り込まれる雑音スペクトルは
ほとんどない。
【００４３】フィルタＦＤＡ、ＦＤＢのデシメーション
・オーダーおよび構成は、設計の必要に応じて選択され
るが、下記の制約に従う。
・オーダーおよび構成は、設計の必要に応じて選択され
るが、下記の制約に従う。
【００４４】図３（ｃ）に示したように、符号化および
伝送の効率を最大にするために、信号Ｏ16はナイキスト
周波数２＊ＦＡであってよい。必要な複雑なディジタル
処理を実行できるように、フィルタＦＤＢへの入力サン
プルは比較的低速であってよい。この例では、フィルタ
ＦＤＢは、信号Ｍ16の各サンプルごとに２６回の乗算を
実行する。これらの各計算を完了するには数クロック・
サイクルが必要であり、そのため、フィルタＦＤＢは一
定の最大動作速度を有する。この最大動作速度は、入力
信号Ｍ16の周波数を決定し、したがってフィルタＦＤＡ
の必要なデシメーション・オーダーも決定する。しか
し、フィルタＦＤＢへの入力周波数が過度に低速のもの
である場合には、ハイオーダーの第１のデシメーション
・フィルタＦＤＡが必要であり、そのため、簡単なフィ
ルタ構成を使用する場合は信号のひずみが生じる。
伝送の効率を最大にするために、信号Ｏ16はナイキスト
周波数２＊ＦＡであってよい。必要な複雑なディジタル
処理を実行できるように、フィルタＦＤＢへの入力サン
プルは比較的低速であってよい。この例では、フィルタ
ＦＤＢは、信号Ｍ16の各サンプルごとに２６回の乗算を
実行する。これらの各計算を完了するには数クロック・
サイクルが必要であり、そのため、フィルタＦＤＢは一
定の最大動作速度を有する。この最大動作速度は、入力
信号Ｍ16の周波数を決定し、したがってフィルタＦＤＡ
の必要なデシメーション・オーダーも決定する。しか
し、フィルタＦＤＢへの入力周波数が過度に低速のもの
である場合には、ハイオーダーの第１のデシメーション
・フィルタＦＤＡが必要であり、そのため、簡単なフィ
ルタ構成を使用する場合は信号のひずみが生じる。
【００４５】オフセット取り消しでは、２０ｍｓなど比
較的長い期間にわたる各信号Ｉ１16ないしＩ４16の平均
が必要であることがある。この平均は、それぞれの信号
Ｉ１16ないしＩ４16から減じられる。関係する回路は、
ミキサ４０内にあっても、第１のデシメーション・フィ
ルタＦＤＡ内にあってもよい。計算が複雑であるため、
フィルタＦＤＡ、ＦＤＢに関する計算は専用の計算装置
によって実行することができる。
較的長い期間にわたる各信号Ｉ１16ないしＩ４16の平均
が必要であることがある。この平均は、それぞれの信号
Ｉ１16ないしＩ４16から減じられる。関係する回路は、
ミキサ４０内にあっても、第１のデシメーション・フィ
ルタＦＤＡ内にあってもよい。計算が複雑であるため、
フィルタＦＤＡ、ＦＤＢに関する計算は専用の計算装置
によって実行することができる。
【００４６】別法として、ディジタル・ミキサ回路、利
得制御回路、オフセット取り消し回路、零交差検波回路
をすべて、すべての入力チャネルによって共用される専
用の計算装置内に含めることができる。ミキサ４０に
は、データが中間周波数で到着する。この中間周波数
は、すべて、従来型のバイナリ演算である、これらの演
算を容易に実行できるほど低速のものであってよい。
得制御回路、オフセット取り消し回路、零交差検波回路
をすべて、すべての入力チャネルによって共用される専
用の計算装置内に含めることができる。ミキサ４０に
は、データが中間周波数で到着する。この中間周波数
は、すべて、従来型のバイナリ演算である、これらの演
算を容易に実行できるほど低速のものであってよい。
【００４７】図４は、本発明の実施例による信号混合・
変換システムを示す。
変換システムを示す。
【００４８】この実施例では、第１のデシメーション・
フィルタＦＤＡ１ないしＦＤＡ４は、計算回路Ｃ１ない
しＣ４として実現される。これらの計算回路はそれぞ
れ、それぞれの着信信号Ｉ1 とインパルス応答係数との
コンボルーション積を生成する。この回路は、係数に応
じて加重された、信号Ｉ1 の多数の連続ビットのスライ
ディング平均を生成することによって、前述のフィルタ
リングおよびデシメーションを実行する。一例を挙げれ
ば、１２８ビットのＩ1 を使用して信号Ｉ16の各値が算
出され、この計算は信号Ｉ1 の３２サイクルごとに実行
される。
フィルタＦＤＡ１ないしＦＤＡ４は、計算回路Ｃ１ない
しＣ４として実現される。これらの計算回路はそれぞ
れ、それぞれの着信信号Ｉ1 とインパルス応答係数との
コンボルーション積を生成する。この回路は、係数に応
じて加重された、信号Ｉ1 の多数の連続ビットのスライ
ディング平均を生成することによって、前述のフィルタ
リングおよびデシメーションを実行する。一例を挙げれ
ば、１２８ビットのＩ1 を使用して信号Ｉ16の各値が算
出され、この計算は信号Ｉ1 の３２サイクルごとに実行
される。
【００４９】有限インパルス応答係数は、いくつかの例
では計算が困難であり、このような係数を算出するのに
必要な回路は大きな表面積を占め、かなりの量の電流を
消費する。このような係数は共通の非揮発性メモリ４２
に記憶されるので有利である。各計算回路Ｃ１ないしＣ
４は、このような係数およびそれぞれの信号Ｉ1 を受け
取る。従来どおり、信号Ｉ1 の「１」状態は値＋１／２
の影響を受け、「０」状態は値−１／２の影響を受け
る。したがって、計算装置は、１に対応するすべての係
数を合計し、０に対応する係数を減じるに過ぎない。こ
の結果は、信号Ｉ16の次の値である。
では計算が困難であり、このような係数を算出するのに
必要な回路は大きな表面積を占め、かなりの量の電流を
消費する。このような係数は共通の非揮発性メモリ４２
に記憶されるので有利である。各計算回路Ｃ１ないしＣ
４は、このような係数およびそれぞれの信号Ｉ1 を受け
取る。従来どおり、信号Ｉ1 の「１」状態は値＋１／２
の影響を受け、「０」状態は値−１／２の影響を受け
る。したがって、計算装置は、１に対応するすべての係
数を合計し、０に対応する係数を減じるに過ぎない。こ
の結果は、信号Ｉ16の次の値である。
【００５０】一実施例では、計算回路Ｃ１ないしＣ４に
よって実行される演算は非常に簡単であり、したがっ
て、計算回路Ｃ１ないしＣ４は非常に小さなものでよ
く、あるいは単一の計算回路をすべての単一の経路Ｉ１
1 ないしＩ４1 、Ｉ１16ないしＩ４16に使用することが
できる。各アナログ入力信号が同じフィルタリングを受
けるので、すべてのアナログ入力信号に対して含める必
要がある非揮発性メモリ４２は１つだけである。
よって実行される演算は非常に簡単であり、したがっ
て、計算回路Ｃ１ないしＣ４は非常に小さなものでよ
く、あるいは単一の計算回路をすべての単一の経路Ｉ１
1 ないしＩ４1 、Ｉ１16ないしＩ４16に使用することが
できる。各アナログ入力信号が同じフィルタリングを受
けるので、すべてのアナログ入力信号に対して含める必
要がある非揮発性メモリ４２は１つだけである。
【００５１】図４の例に示したように、信号Ｉ16の値は
それぞれ、それぞれの利得制御回路Ｘ１ないしＸ４によ
る利得制御を受け、ミュート回路Ｎ１ないしＮ４を通じ
て渡される。利得制御回路は、信号Ｉ16の各値に、マイ
クロプロセッサ１０から供給される係数を乗じる、単な
るディジタル・マルチプライヤでよい。ミュート回路
は、その入力に存在する値とヌル値のどちらかを渡す、
単なるマルチプレクサでよい。
それぞれ、それぞれの利得制御回路Ｘ１ないしＸ４によ
る利得制御を受け、ミュート回路Ｎ１ないしＮ４を通じ
て渡される。利得制御回路は、信号Ｉ16の各値に、マイ
クロプロセッサ１０から供給される係数を乗じる、単な
るディジタル・マルチプライヤでよい。ミュート回路
は、その入力に存在する値とヌル値のどちらかを渡す、
単なるマルチプレクサでよい。
【００５２】ミキサ４０から供給される混合信号Ｍ16は
その場合、それぞれの増幅ブロックＸ１ないしＸ４の利
得に比例しミュート回路Ｎ１ないしＮ４の状況に応じ
た、信号Ｉ１16ないしＩ４16の和を含む。
その場合、それぞれの増幅ブロックＸ１ないしＸ４の利
得に比例しミュート回路Ｎ１ないしＮ４の状況に応じ
た、信号Ｉ１16ないしＩ４16の和を含む。
【００５３】図５は、本発明の実施例による回路を示
す。この回路は、図１の従来型のアナログ回路の代わり
に使用することができる。他の図面と共通の要素は、共
通の参照符号を共用する。図を明確にするために、デー
タ・バスまたは制御バス２０と様々な回路ブロックとの
接続は示されていない。
す。この回路は、図１の従来型のアナログ回路の代わり
に使用することができる。他の図面と共通の要素は、共
通の参照符号を共用する。図を明確にするために、デー
タ・バスまたは制御バス２０と様々な回路ブロックとの
接続は示されていない。
【００５４】図１の回路の場合と同様に、入力経路２
と、出力経路４、帰還経路６が設けられる。
と、出力経路４、帰還経路６が設けられる。
【００５５】入力経路２に含まれるディジタル変換・デ
シメーション・フィルタリング回路は、図４の回路に対
応する。
シメーション・フィルタリング回路は、図４の回路に対
応する。
【００５６】出力経路４は、ディジタル・アナログ変換
回路と、入力経路の回路と相補的な回路とを含む。デー
タ・バス２６上に複数ビット・ディジタル信号Ｄ16が存
在する。これは、入力経路２のディジタル出力信号Ｏ16
に対応するものでも、あるいはコンパクト・ディスク・
プレーヤなど他の発信源からのものでもよい。このディ
ジタル信号は第１の補間フィルタ４４に提供され、中間
周波数８＊ＦＡの補間信号Ｄ16ｉが生成される。この補
間信号は、ミュート回路Ｎ５’を通じて第２のディジタ
ル・ミキサ４８の入力に渡される。利得制御複数ビット
信号Ｉ１16ないしいＩ４16は、対応するミュート回路Ｎ
１’ないしＮ４’を通じて、入力経路２からディジタル
・ミキサ４８の他の入力に供給される。
回路と、入力経路の回路と相補的な回路とを含む。デー
タ・バス２６上に複数ビット・ディジタル信号Ｄ16が存
在する。これは、入力経路２のディジタル出力信号Ｏ16
に対応するものでも、あるいはコンパクト・ディスク・
プレーヤなど他の発信源からのものでもよい。このディ
ジタル信号は第１の補間フィルタ４４に提供され、中間
周波数８＊ＦＡの補間信号Ｄ16ｉが生成される。この補
間信号は、ミュート回路Ｎ５’を通じて第２のディジタ
ル・ミキサ４８の入力に渡される。利得制御複数ビット
信号Ｉ１16ないしいＩ４16は、対応するミュート回路Ｎ
１’ないしＮ４’を通じて、入力経路２からディジタル
・ミキサ４８の他の入力に供給される。
【００５７】図の例では、第２のディジタル・ミキサ４
８は、可変減衰器Ａへの混合複数ビット出力信号Ｄ16ｍ
を生成する。この減衰器は、帰還経路６および第２の補
間フィルタＦＩＢ５２への減衰複数ビット・ディジタル
信号Ｄ16ａを生成する。減衰器は、必要なレベルの帰還
信号を生成するのに適すると共に、アナログ出力への変
換に適したレベルへの減衰を行う。
８は、可変減衰器Ａへの混合複数ビット出力信号Ｄ16ｍ
を生成する。この減衰器は、帰還経路６および第２の補
間フィルタＦＩＢ５２への減衰複数ビット・ディジタル
信号Ｄ16ａを生成する。減衰器は、必要なレベルの帰還
信号を生成するのに適すると共に、アナログ出力への変
換に適したレベルへの減衰を行う。
【００５８】第２の補間フィルタＦＩＢは、オーバーサ
ンプリング周波数２５６＊ＦＡの１６ビットディジタル
出力信号を生成する。このオーバーサンプリング信号は
ディジタル変調器ＮＳによって処理される。ディジタル
変調器ＮＳは、「ノイズ・シェーパ」と呼ばれ、変調器
ＭＯＤと同じ伝達関数を有し、同じオーバーサンプリン
グ周波数２５６＊ＦＡの単一ビット信号Ｄ1 を同様に生
成し、図３の信号Ｉ1の周波数スペクトルと同様な周波
数スペクトルを有する。
ンプリング周波数２５６＊ＦＡの１６ビットディジタル
出力信号を生成する。このオーバーサンプリング信号は
ディジタル変調器ＮＳによって処理される。ディジタル
変調器ＮＳは、「ノイズ・シェーパ」と呼ばれ、変調器
ＭＯＤと同じ伝達関数を有し、同じオーバーサンプリン
グ周波数２５６＊ＦＡの単一ビット信号Ｄ1 を同様に生
成し、図３の信号Ｉ1の周波数スペクトルと同様な周波
数スペクトルを有する。
【００５９】ディジタル信号Ｄ1 はディジタル・アナロ
グ変換器ＤＡ２８に供給され、ディジタル・アナログ変
換器ＤＡ２８はアナログ出力信号Ｏを供給する。ディジ
タル・アナログ変換器２８は、シグマ・デルタ符号化信
号を変換するために、単一ビット変換器であり、低域フ
ィルタの後に続く。
グ変換器ＤＡ２８に供給され、ディジタル・アナログ変
換器ＤＡ２８はアナログ出力信号Ｏを供給する。ディジ
タル・アナログ変換器２８は、シグマ・デルタ符号化信
号を変換するために、単一ビット変換器であり、低域フ
ィルタの後に続く。
【００６０】オーディオの処理ではしばしば、ステレオ
信号が使用される。そのような場合、図５の回路を左チ
ャネルと右チャネルの両方に繰り返すことができる。し
かし、共通の非揮発性メモリ４２に記憶する必要がある
のは１組の係数だけであり、２つのチャネルに単一の計
算装置が使用される。
信号が使用される。そのような場合、図５の回路を左チ
ャネルと右チャネルの両方に繰り返すことができる。し
かし、共通の非揮発性メモリ４２に記憶する必要がある
のは１組の係数だけであり、２つのチャネルに単一の計
算装置が使用される。
【００６１】本発明の少なくとも１つの実施例では、匹
敵するアナログ信号処理システムに必要であったよりも
ずっと少ない空間を使用して、集積回路内で、必要な混
合機能および変換機能を実現することができる。
敵するアナログ信号処理システムに必要であったよりも
ずっと少ない空間を使用して、集積回路内で、必要な混
合機能および変換機能を実現することができる。
【００６２】図６は、前述の例によって図５の機能を組
み込んだ集積回路のフロアプランを示す。図５で使用し
た参照符号で指定されたそれぞれの異なる回路ブロック
によって占有されるこの表面は、一定の比例に応じて描
かれている。参照符号のない他の回路ブロックは、他の
機能を実行し、あるいは他のチャネルを処理するために
使用される。１つのブロックＭＩＸは、図５に点線枠Ｍ
ＩＸで示した１組の回路ブロックを収集する。このブロ
ックＭＩＸは、ミキサ４０および４８と、ミュート回路
Ｎと、利得制御回路Ｘと、様々な減衰器Ａとを含む。
み込んだ集積回路のフロアプランを示す。図５で使用し
た参照符号で指定されたそれぞれの異なる回路ブロック
によって占有されるこの表面は、一定の比例に応じて描
かれている。参照符号のない他の回路ブロックは、他の
機能を実行し、あるいは他のチャネルを処理するために
使用される。１つのブロックＭＩＸは、図５に点線枠Ｍ
ＩＸで示した１組の回路ブロックを収集する。このブロ
ックＭＩＸは、ミキサ４０および４８と、ミュート回路
Ｎと、利得制御回路Ｘと、様々な減衰器Ａとを含む。
【００６３】第２のデシメーション・フィルタＦＤＢ
は、最大の回路ブロックである。本発明の一実施例によ
れば、すべての入力チャネルに単一の第２のデシメーシ
ョン・フィルタＦＤＢが使用され、それによって半導体
表面積をかなり節約することができる。
は、最大の回路ブロックである。本発明の一実施例によ
れば、すべての入力チャネルに単一の第２のデシメーシ
ョン・フィルタＦＤＢが使用され、それによって半導体
表面積をかなり節約することができる。
【００６４】前述の例では、雑音を効果的になくするの
に十分な分解能が与えられるため、１６ビット符号化が
使用されているが、他の符号化幅を使用することもでき
る。デシメーション・フィルタおよび補間フィルタは任
意の形で実施することができる。また、有限インパルス
応答および無限インパルス応答以外のフィルタリングを
使用することも、代替変調器タイプを使用することもで
きる。
に十分な分解能が与えられるため、１６ビット符号化が
使用されているが、他の符号化幅を使用することもでき
る。デシメーション・フィルタおよび補間フィルタは任
意の形で実施することができる。また、有限インパルス
応答および無限インパルス応答以外のフィルタリングを
使用することも、代替変調器タイプを使用することもで
きる。
【００６５】したがって、本発明の少なくとも１つの例
示的な実施例を説明したが、当業者には様々な変更、修
正、改良が容易に構想されよう。そのような変更、修
正、改良は、本発明の趣旨および範囲内のものである。
したがって、前記の説明は例示的なものに過ぎず、制限
的なものではない。本発明は、特許請求の範囲およびそ
の相当物に定義したようにのみ制限される。
示的な実施例を説明したが、当業者には様々な変更、修
正、改良が容易に構想されよう。そのような変更、修
正、改良は、本発明の趣旨および範囲内のものである。
したがって、前記の説明は例示的なものに過ぎず、制限
的なものではない。本発明は、特許請求の範囲およびそ
の相当物に定義したようにのみ制限される。
【図１】従来技術のアナログ信号処理システムを示す図
である。
である。
【図２】本発明による信号処理システムの実施例の構成
を示す図である。
を示す図である。
【図３】図２の様々な信号の周波数スペクトルを示す図
である。
である。
【図４】本発明による信号処理システムの有利な実施例
の構成を示す図である。
の構成を示す図である。
【図５】本発明による信号処理システムの他の実施例の
構成を示す図である。
構成を示す図である。
【図６】本発明の実施例による回路を含む集積回路のフ
ロアプランである。
ロアプランである。
２ 入力経路 ４ 出力経路 ６ 帰還経路 Ｉ１ないしＩ４ 入力信号 Ｇ１ないしＧ４ 可変利得アナログ増幅器 Ｉ１’ないしＩ４’ 増幅信号または減衰信号 Ｍ１ないしＭ６ ミュート回路 １０ マイクロプロセッサ ２０ データ・バスまたはコマンド・バス ２２ アナログ・ミキサ ２４ アナログ・ディジタル変換器 ２６ データ・バス ２８ ディジタル・アナログ変換器 ３２ アナログ・ミキサ Ｍ１’ないしＭ４’ ミュート回路 Ａ 可変減衰器 Ｏ 出力信号 ＭＯＤ１ないしＭＯＤ４ シグマ・デルタ変調器 Ｉ１1 ないしＩ４1 ロービット幅ディジタル信号 ＦＤＡ１ないしＦＤＡ４ 第１のデシメーション・フィ
ルタ Ｉ１16ないしＩ４16 複数ビット並列出力信号 Ｍ16 混合信号 ＦＤＢ 第２の共通デシメーション・フィルタ Ｏ16 出力信号
ルタ Ｉ１16ないしＩ４16 複数ビット並列出力信号 Ｍ16 混合信号 ＦＤＢ 第２の共通デシメーション・フィルタ Ｏ16 出力信号
Claims (12)
- 【請求項１】 最大周波数（ＦＡ）を有する複数のアナ
ログ入力信号（Ｉ１、Ｉ２、Ｉ３、Ｉ４）を受け取りそ
れらのアナログ入力信号を混合する信号処理システムで
あって、 − 各アナログ入力信号が、変調器（ＭＯＤ）の入力に
接続され、高周波数オーバーサンプリング・ディジタル
信号（Ｉ1 ）が生成され、 − 各高周波数オーバーサンプリング信号が、第１のデ
シメーション・フィルタ（ＦＤＡ）の入力に接続され、
第１のデシメーション・フィルタ（ＦＤＡ）が、中間周
波数オーバーサンプリング複数ビット信号（Ｉ16）を生
成し、 − 各中間周波数オーバーサンプリング信号が、第１の
ディジタル・ミキサ（４０）のそれぞれの入力に接続さ
れ、第１のディジタル・ミキサ（４０）が、単一混合複
数ビット出力信号（Ｍ16）を生成し、 単一混合複数ビット出力信号が、第２のデシメーション
・フィルタ（ＦＤＢ）に接続され、第２のデシメーショ
ン・フィルタ（ＦＤＢ）が、混合アナログ入力信号を表
すのに適した周波数の最終的なディジタル出力信号（Ｏ
16）を生成することを特徴とする信号処理システム。 - 【請求項２】 信号処理システムが、第１のデシメーシ
ョン・フィルタと第１のディジタル・ミキサとの間で各
中間周波数オーバーサンプリング信号に作用する利得制
御回路（Ｘ）を備えることを特徴とする請求項１に記載
の信号処理システム。 - 【請求項３】 それぞれの第１のデシメーション・フィ
ルタが、それぞれの高周波数オーバーサンプリング信号
（Ｉ1 ）に作用し、すべてのコンボルーション回路に共
通のインパルス応答係数のシーケンスを受け取るコンボ
ルーション回路（Ｃ）を備えることを特徴とする請求項
１に記載の信号処理システム。 - 【請求項４】 インパルス応答係数のシーケンスが、共
通のメモリ（４２）に記憶されることを特徴とする請求
項３に記載の信号処理システム。 - 【請求項５】 コンボルーション回路が、高周波数オー
バーサンプリング信号の１に対応する係数を合計し、高
周波数オーバーサンプリング信号の０に対応する係数を
減じることによって中間周波数オーバーサンプリング信
号を生成することを特徴とする請求項３に記載の信号処
理システム。 - 【請求項６】 信号処理システムがさらに、 − 最終的なディジタル出力信号（Ｄ16）を受け取るよ
うに接続され補間信号（Ｄ16ｉ）を生成する補間フィル
タ（４４）と、 − 補間信号および少なくとも１つの他のディジタル信
号を受け取り、補間混合信号（Ｄ16ｍ）を生成する第２
のディジタル・ミキサ（４８）と、 − 補間混合ディジタル信号を受け取るディジタル・ア
ナログ変換器（２８）とを備えることを特徴とする請求
項１に記載の信号処理システム。 - 【請求項７】 ディジタル・アナログ変換器が、補間混
合ディジタル信号（Ｄ16ｍ）を受け取り１ビット直列出
力（Ｄ1 ）を生成する低域フィルタ（５２）と、１ビッ
ト直列出力をフィルタする低域フィルタ（２８）とを備
えることを特徴とする請求項６に記載の信号処理システ
ム。 - 【請求項８】 ディジタル・ミキサの少なくとも１つの
入力の前にミュート回路（Ｎ）が配置されることを特徴
とする前記請求項のいずれか一項に記載の信号処理シス
テム。 - 【請求項９】 信号処理方法であって、 − 少なくとも２つのアナログ信号を変調し各アナログ
信号ごとの高周波数オーバーサンプリング・ディジタル
信号を生成するステップと、 − 各高周波数オーバーサンプリング・ディジタル信号
に対して第１のディジタル・フィルタリング動作を実行
し、中間周波数オーバーサンプリング複数ビット信号を
生成するステップと、 − 中間周波数オーバーサンプリング信号のディジタル
混合動作を実行し中間周波数の混合信号を生成するステ
ップと、 − 混合信号に対して第２のディジタル・フィルタリン
グ動作を実行し、アナログ信号を表すのに適した周波数
の最終的なディジタル出力信号を生成するステップとを
含む、信号処理方法。 - 【請求項１０】 第１のフィルタリングとディジタル混
合との間にオフセットおよび零交差検波が実行されるこ
とを特徴とする請求項９に記載の信号処理方法。 - 【請求項１１】 それぞれ第１の周波数のいくつかの直
列信号を同時に、より低い第２の周波数の、対応する数
の複数ビット並列信号に変換し、各直列信号ごとに、対
応する直列信号（Ｉ1 ）および係数のシーケンスを入力
上で受け取るコンボルーション回路（Ｃ）を含む信号処
理システムであって、すべてのコンボルーション回路に
単一の係数シーケンスが同時に供給されることを特徴と
する信号処理システム。 - 【請求項１２】 コンボルーション回路が、直列信号中
のハイレベル・ビットに対する係数を合計し、直列信号
中のローレベル・ビットに対応する係数を減じることに
よって複数ビット出力信号を生成することを特徴とする
請求項１０に記載の信号処理システム。
Applications Claiming Priority (2)
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|---|---|---|---|
| FR9515861 | 1995-12-29 | ||
| FR9515861A FR2743228B1 (fr) | 1995-12-29 | 1995-12-29 | Systeme de melange et de numerisation de signaux analogiques |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1028017A true JPH1028017A (ja) | 1998-01-27 |
Family
ID=9486251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8356734A Withdrawn JPH1028017A (ja) | 1995-12-29 | 1996-12-27 | 信号処理システムおよび方法 |
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|---|---|
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| EP (1) | EP0785641B1 (ja) |
| JP (1) | JPH1028017A (ja) |
| DE (1) | DE69636031D1 (ja) |
| FR (1) | FR2743228B1 (ja) |
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- 1996-12-19 DE DE69636031T patent/DE69636031D1/de not_active Expired - Lifetime
- 1996-12-26 US US08/773,170 patent/US6041080A/en not_active Expired - Lifetime
- 1996-12-27 JP JP8356734A patent/JPH1028017A/ja not_active Withdrawn
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040302 |