FR2552958A1 - Console numerique de traitements de signaux - Google Patents

Abstract

L'INVENTION CONCERNE UNE CONSOLE NUMERIQUE DE TRAITEMENTS D'UN GRAND NOMBRE DE SIGNAUX NUMERIQUES. ELLE COMPORTE DES MOYENS DE SYNCHRONISATION, DE MULTIPLEXAGE EN MODE "SERIE PAR PAQUET DE F BITS" ET DE REPERAGE DE SIGNAUX NUMERIQUES DANS UN MULTIPLEX, DES MOYENS D'INTERFACE ET D'AFFECTATION DES SIGNAUX NUMERIQUES A DES DISPOSITIFS DE TRAITEMENTS OU TRANSCODAGES, DES DISPOSITIFS DE MELANGE DE SIGNAUX NUMERIQUES D'UN MEME MULTIPLEX POUR EN FOURNIR UN MULTIPLEX IDENTIQUE ET DE MELANGE DE SIGNAUX NUMERIQUES DE PLUSIEURS MULTIPLEX, DES MOYENS DE GESTION DE SIGNAUX NUMERIQUES D'UN MULTIPLEX ET ENTRE PLUSIEURS MULTIPLEX, DES MOYENS DE COMMANDES DES MOYENS CI-DESSUS. ELLE PERMET DES TRAITEMENTS DIFFERENTS SUR DE NOMBREUX SIGNAUX NUMERIQUES ET LA REMISE EN CAUSE EN TEMPS REEL DE CES TRAITEMENTS ET DE LEUR AFFECTATION AUX SIGNAUX NUMERIQUES. APPLICATION AUX TRAITEMENTS NUMERIQUES DE SIGNAUX.

Description

La présente invention concerne une console numérique de
traitements permettant la gestion de dispositifs de traitements
et transcodage de signaux numériques et le mélange et la gestion de ces signaux numériques.

Le traitement de signaux sonores analogiques, par exemple
dans des studios de prise de sons,met en jeux de nombreux appareils
tels des filtres, consoles de mixage et appareils d'effets spéciaux.

Parmi ces appareils,seule la console de mixage a pour fonction de
traiter un grand nombre de signaux sonores, chacun correspondant à
une voie,en provenance de microphones ou de magnétophones
multipistes.Les fonctions éxécutées par une console de mixage peu
vent se classer en 2 groupes:
-fonctions de traitement d'une voie (filtrage, amplification retard) -fonction de mélange de voies.

Dans la mesure où il est necessaire d'avoir un support physique pour
chaque voie analogique,la modularité d'une console de traitements de voies ne peut Autre que par voie,un module comprenant les moyens physiques assurant l'ensemble des traitements pour une voie et une seule et une console étant composée d'autant de modules identiques
que de voies à traiter.

Actuellement, le traitement numérique de signaux sonores ;numérisés en est à ses débuts et les prototypes de consoles numéri-
ques présentés se caractérisent par un petit nombre de voies prises'
en compte et un petit nombre de traitements par voie,une architectur
re similaire aux consoles analogiques,à savoir une modularité par
voie.

La présente invention a pour objet une console numérique
de traitements permettant des traitements et transcodages différents
ainsi que le mélange d'un grand nombre de signaux numérisés, chacun
correspondant à une voie,à partir:
-d'une part,d'un ensemble donné de moyens de traitements
et transcodages,ne faisant pas partie de l'invention,
-d'autre part,des moyens de gestion des moyens ci-dessus
et des signaux numérisés permettant l'affectation de signaux numé
risés aux moyens de traitements et transcodage pour réaliser des traitements différents et quelconques sur chaque signal, et la remise cause de ces affectations en temps réel,c'est à dire sans modifier ile matériel, o
-enfin,des myens de mélange des signaux numérisés et de
gestion spécifiques de ceux-ci,en temps réel.

Selon l'invention,une console de traitements de signaux numériques,destinée à recevoir et à fournir des signaux numériques ou analogiques, comportant des organes de traitements d'un ou plusieurs signaux numériques et des organes de transcodage d'un ou plusieurs signaux numériques est caractérisée en ce qu'elle comporte en outre::
-des moyens de synchronisation et de repérage permettant le multiplexage temporel en mode "série par paquet (P, F) ",décrit ci-après,de signaux numériques et les signaux de synchronisation s'y rapportant,
-des moyens d'interface et d'affectation entre ces multiplex et des organes de traitements ou transcodage d'un ou plusieurs signaux numériques parmi ceux composant ces multiplex,
-des moyens de mélange de signaux numériques composant un multiplex pour en fournir des signaux multiplexés de la mame manière,et de mélange de signaux numériques de multiplex différents pour en fournir des signaux multipléxés de la même manière dans un multiplex,
-des moyens de commandes de ces moyens d'interface et d'affectation et de ces moyens de mélange,
-des moyens de gestion des signaux numériques d'un multiplex et de plusieurs multiplex, o
-des moyens de commandes de ces myens de gestions.

L'invention sera mieux comprise et d'autres caractéristiques apparaitront à l'aide de la description ci-après et des dessins
s'y rapportant sur lesquels:
-la figure 1 représente un exemple de mode de transmission "série par paquet(P,F)" et de multiplexage temporel de signaux
numériques, ; -la figure 2 représente un mode de réalisation des moyens de synchronisation et de repérage,
-la figure 3 représente un exemple de composition de conso le numérique comportant des organes de traitements et transcodage ide signaux numériques,des moyens de gestion et de mélange des signaux numériques,des moyens d'interface et d'affectation entre
ces organes de traitements et un multiplex,
-les figures 4,5,6 représentent des exemples de réalisation de moyens d'interfaces et d'affectations,
-la figure 7 représente un exemple de réalisation de mélanpeurs de signaux appartenant au meme multiplex,
-les figures 8 et 9 représentent 2 exemples de réalisation de mélangeurs de signaux numériques appartenant à des multiplex différents,
-la figure 10 représente un exemple de réalisation d'un permutateur de signaux dans un multiplex1
-la figure 11 représente un exemple de réalisation d'un permutateur de signaux entre multiplex différents.

Sur la figure l,le temps s'écoule de gauche à droite, les signaux numériques sont représentés par des mots de P.F bits, codés en virgule fixe et complément à deux, les bits notés de bg à bp,F-l du bit de poids faible au bit de poids fort,bit de signe; chaque mot de chaque voie, correspondant à un échantillon, est transmis l'un à la suite-de l'autre sur F conducteurs,bits de poids fait bles d'abord, au rythme d'une horloge d'inscription H,la transmission, d'un mot necessitant P coups d'horloge H,le début d'un mot,c'est à dire ses F bits de poids faibles,étant repéré par le signal Hv,le début d'un ensemble de N mots consécutifs correspondant aux N échantillons des N signaux numériques multipléxés étant repéré par le signal He de période égale à la période d'échantillonage des voies i correspondantes au signaux numérisés.A chaque mot échantillon d'un signal peut être associé un numéro, appelé par la suite numéro logi- que, qui est son rang dans le multiplex à partir du repère du signal
He qui est au niveau logique 1 pendant une période de H,et au niveau logique 0 sinon,le numéro logique étant 0 pour le mot dont la transi mission des F bits de poids faibles coincide avec le niveau logiques 1 de He,puis 1,2,... N-l pour les autres mots.

Par la suite, ce mode de transmission des mots échantillons sera ap- pelé transmission "série par paquet (P,F)",et un signal numérique t d'un multiplex sera repéré par le numéro logique de son échantillon dans l'ensemble de N échantillons transmis pendant une période de
He.Dans l'exemple de la figure l,F=4,P=7;si He est de fréquence 48 kHz,si N=45,alors Hv est de fréquence moyenne de 2,16 MHZ et
H de fréquence moyenne de 15,12 MHZ
La figure suivante représente un mode de réalisation des ; ;moyens de synchronisation et de repérage.sur la figure 2,le circuit 1 est un oscillateur fournissant le signal 11, horloge de fréquence
égale à la fréquence d'mchantillonage, le circuit 2 est un multiplieur de fréquence programable réalisé à partir,par exemple,d'une boucle à verrouillage de phase,recevant
le signal 11 et fournissant le signal 21,horloge de fréquence
égale à N.P.fréquence d'échantillonage,N étant le nombre de voies -
dans le multiplex et P étant le nombre de paquet de Fcbits définissant un échantillon,
le circuit 3 est un diviseur d'horloge par N.P,recevant le signal
21 et fournissant le signal 31,signal He,tel qu'il est défini
sur la figure l,et donc'de fréquence égale à la fréquence d'échan
tillonage,
le circuit 4 est un diviseur d'horloge par P, recevant: le signal 21 sur son entrée horloge et le signal 31, signal He,sur son entrée
de synchronisation, et fournissant-- le signal 41signal Hv,tel qu'il est défini d'après la figure 1.

La figure suivante représente un exemple de console numéros.

-que comportant tous les moyens d'interface et d'affectation,de gestion et de mélange, décrits ci-après,et suspectibles de se trou '-ver dans une console numérique, sauf le permutateur de signaux entre multiplex décrit d'après -la figure ll.Sur la figure 3,où les mimes repères que sur la figure 2 ne concernent pas des signaux ou organeS identiques, le circuit l,contenant les moyens de synchronisation et repérage décrits d'après la figure 2, est l'ensemble de commande de la console de traitements fournissant le signal 1000 représentant les F conducteurs du multiplex décrit d'après la figure 1 sur lesquels circulent les mots binaires par paquet de F bits des signaux numériques multiplexés, ces F conducteurs étant au niveau logique 0 -à la sortie du circuit l,le signal 2000 représentant les 3 signaux
H,Hv et He d'inscription et de repérage des signaux numériques du multiplex,le signal 3000 représentant un ensemble de commandes vers certains des autres circuits décrits ci-après et comportant unr donnée spécifiant le circuit destinataire, une donnée spécifiant le paramètre à mettre à jour dans ce circuit et une donnée spécifi ant la nouvelle valeur de ce paramètre, ,l'ensemble des signaux repérés par un nombre supérieur à 1000 et inférieur à 2000 représentent F conducteurs sur lesquels circulent t-les mots échantillons des signaux de multiplex,l'ensemble des signaux repérés par un nombre supérieur à 2000 et inférieur à 3000
représentent les 3 signaux H,Hv et He d'inscription et de repérage
des signaux numériques des multiplex,ces signaux étant associés à
chaque fois au signal sur F bits dont le repère a même chiffre d'
unité et de dizaine,ci-après un couple de signaux lOxx et 20xx
sera appelé multiplex, I'ensemble des signaux repérés par un nombre
supérieur à 4000 sont les signaux de données et d'échange de celles
ci entre les moyens d'interface et d'affectation et les organes de
transcodage ou traitements,
l'ensemble des circuits repérés par des nombres supérieurs à 100 et
inférieur à 1000 sont des organes de transcodage et traitements, les circuits 21 et 22,en tout point identiques, sont des distributeurs
recevant un multiplex de signaux 1000,respectivement 1022,et les
signaux de repérage et d'inscription associés 2000, respectivement
2022, et fournissant plusieurs multiplex, tous identiques à celui
entrant après passage de celui-ci dans des portes logiques ampli
ficatrices,
les circuits 31 à 34,en tout point identiques, sont des interfaces, dites à ecriture seule dans le multiplex, entre des organes de transcodage d'entrées 101 à 105 et un multiplex,recevant d'une part un multiplex,de repères respectifs 1001 et 2001,1002 et 2002, :1003 et 2003,1004 et 2004,d'autre part les grandeurs numériques, résultats de transcodage,de repères respectifs 4002,4004,4006 et 4010, le signal 3000 de commandes, et fournissant un multiplex,res
pectivement 1004 et 2004 à 1007 et 2007,identique à celui entrant,
sauf le contenu de certains mots échantillons, selon les commandes
d'affectation du signal 3000, qui sont égaux aux résultats du transcodage, et fournissant égalemant des signaux/801,4003,4005 et 4009
d'inscription des résultats de transcodages dans l'interface corres
pondante,
les circuits 41 à 43,en tout point identiques, sont des interfaces, i
dites à lecture seule dans un multiplex, entre un multiplex et des
organes de transcodage de sorties 116,119 et 120,recevant d'une part un multiples,de repères respectifs 1029 et 2029,1030 et 2030,et d'
autre part le signal 3000 de commandes et fournissant sur les signaux reperés respectivement 4036,4037 et 4035 les mots échantillons des signaux numériques du multiplex à transcoder, selon les commandes 3000, les circuits 501 à 506 inclus, en tout point identiques, sont des interfaces, dites à lecture et écriture dans un multiplex, entre un multiplex et des organes de traitements numériques de repères 104, 106,107,108 et 109 inclus ,recevant d'une part un multiplex,de repères respectifs 1005 et 2005 ....... 1027 et 2027,d'autre part des grandeurs numériques, résultats de traitements,de repères respec tifs 4008,4012,4020,4024 4032, le signal 3000 de commandes, et fournissant d'une part un multiplex,de repères respectifs 1008 et 2008,...1029 et 2029,identique à celui entrant, sauf le contenu de certains mots échantillons, selon les commandes d'affectation du signal 3000,qui sonts égaux aux grandeurs numériques résultats de traitements,et d'autre part,sur les signaux repérés respectivement 4007, 4011,...4031 et vers les organes de traitements,les mots échantillons correspondant aux signaux à traiter d'après les commandes d'affectation du signal 3000, les circuits 61 et 62,en tout point identiques,sont des circuits dits mélangeur à insertion, recevant un multiplex,de repère respectif 1011 et 2011,1018 et 2018,et le signal de commandes 3000,et four naissant un multiplex,de repère respectif 1014 et 2014,1019 et 2019, identique à celui entrant, sauf les contenus de certains mots échantillons, selon les commandes d'affectation du signal 3000,qui sont la somme d'un certain nombre de mots échantillons de signaux numériques du multiplex entrant, selon les commandes d'affectation du si :gnal 3000, r i îe circuit 63,dit mélangeur à interuption du multiplex, est de description identique au mélangeur précédent, sauf que le contenu des mots échantillons, autres que ceux correspondant à la somme d'un
certain nombre de mots échantillons du multiplex entrant, est nul, le circuit 71 est un circuitmultiplieur,dont la partie multiplieur ae fait pas partie de l'invention, recevant un multiplex de repère 1010 et 2010 et le signal de commande 3000,et fournissant un multiplex
de repère 1013 et 2013 dont les mots échantillons successifs sont le résultat de la multiplication du mot échantillon de méme numéro logique dans le multiplex entrant par une constante fournie par les commandes du signal 3000, le circuit 81 est un circuit mélangeur de multiplex,recevant m multiplex devant avoir mêmes signaux d'inscription et de repérage, et fournissant un multiplex dont les mots échantillons sont les sommes ::des m mots échantillons de même numéro logique des m multiplex entrants, le circuit 82 est un circuit mélangeur de 2 multiplex,recevant 2 multiplex, 1019 et 2019,1023 et 2023,dont les signaux d'inscription et de repérage ont un retard quelconque entre eux, et fournissant un multiplex dont les mots échantillons sont les sommes des 2 mots échantillons de mêmes numéros logiques des 2 multiplex entrants et dont les signaux d'inscription et de repérage sont ceux du multiplex 1019 et 2019 à un retard de portes 'logiques près, le circuit 91 est un permutateur dans un multiplex,recevant un multiplex 1012 et 2012,et le signal de commande 3000,et fournissant un multiplex, de mêmes signaux d'inscription et de repérage, dont les mots échantillons sont identiques à ceux du multiplex entrant, mais permutés les uns-par rapport aux autres,donc de numéros logiques différents dans le multiplex,d'après les signaux de commandes 3000, les multiplex 1007 et 2007,1008 et 2008 1029 et 2029,sont représentés interompus par des tiretés pour indiquer qu'il peut s'interca-
ler des interfaces du type 31,41 ou501,ou des circuits-du type
61,62,71 et 91.

La figure suivante est un exemple de réalisation de l'in
terface dite à écriture seule dans un multiplex . Sur la figure 4, où les mêmes repères que sur la figure 3 concernent le circuit 31 et les signaux s'y rapportant, les 4 circuits de repère 101 sont des
transcodeurs fournissant chacun, au rythme de He,un mot échantillon,
pouvant avoir jusqu'à 32 bits de définition, de repère 31008 à 3101R, le signal 2001 est décomposé en 3 signaux 20011,20012 et 20013 re- i présentant respectivement He,Hv et H tels qu'ils sont définis sur li figure l,le circuit 3102 est un amplificateur logique recevant 2001 et fournissant 2004, le circuit 3104 est un compteur ayant 20013,H,comme signal horloge
et 20012,Hv,comme signal de remise à zéro de sa sortie 31002 lors- qu'il est au niveau logique l,et fournissant sur ce signal 31002, le numéro du paquet de F=4 bits,variant de o à P-l,d'un mot échantillon à inscrire dans le multiplex, le circuit 3103 est un multiplexeur,recevant le signal 31012,mot échantillon présenté en parrallèle en P paquet de F bits,et le signal 31002 de multiplexage, et fournissant un signal 31001, sur F bits de front et successivement,selDn la description d'après la figure 1, les P paquets de F. bits multiplexés, le circuit 3101 est un sélecteur, recevant le signal d'entrée 1001 et
le signal 31001,et un signal de sélection 31003,en provenance des des moyens de commandes associés et décrits ci-après, et fournissant
le signal 1004 identique au signal 1001 lorsque le signal 31003 est l lu niveau logique 1 et identique au signal 31001 lorsque 31003 est u lu niveau logique 0, les circuits 3105 à 3107 et 3112 à 3114 composent les moyens de commandes associés à l'interface à ecriture seule dans le multiplex, le circuit 3105 est un compteur ayant 20012, Hv, comme signal d'horloge et 20011,He,comme signal de remise à zéro de sa sortie 31007 lorsque 20011 est au niveau logique l,le signal 31007 indiquant le numéro logique du signal numérique dans le multiplex dont un mot échantillon est présent au même moment sur le multiplex d'entrée, le circuit 3106 est une mémoire lecture/écriture contenant les commandes de sélection de l'un ou l'autre des transcodeurs 101 et du sélecteur 3101,mémorisées de telle sorte, du fait du circuit 3107 décrit ci-après,qu'à l'adresse de valeur R,indiquée par le signal 31007,variant de 0 à N-l,soient mémorisées les commandes de sélection pour l'écriture éventuelle dans le multiplex 1004 au numéro logique.

R+ld'un mot échantillon fournie par un organe de transcodage, -ou au numéro logique 0 si R=N-l,recevant en son entrée lecture/écriture le signal 31013,en sonentrée/sortie données, lorsque 31013 est au niveau logique 0, le signal 31006 à mémoriser,et fournissant,lors que 31013 est au niveau logique l,îe signal 31005 correspondant aux: 4 commandes de sélection d'un des 4 mots échantillons fournis par les circuits 101 et le signal de sélection du signal 101 ou 31001 -pour le sélecteur 3101, le circuit 3107 est un ensemble de bascules,d'horloge d'inscription; le signal 20012,Hv,ayant les signaux 31005 ou 31006 en entrée,se- i lon l'état logique 1 ou 0 de 31013, et dont les signaux de sortie 31004 et 31003 sont la recopie au front montant de Hv du signal en entrée, le circuit 3112 est un ensemble de bascules,d'horloge d'inscription le signal 20011,He,d'entrée le signal 3000 contenant une donnée indiquant 1 'ensemble destinataire, une donnée indiquant, dans le cas où l'interface décrite est l'ensemble destinataire,l'adresse de la mémoire 3106 à mettre à jour,et une donnée indiquant la nouvelle valeur à mémoriser à cette adresse,et de sortie,les signaux 3001, repérant l'ensemble destinataire,3002, indiquant l'adresse, et 3003, indiquant son nouveau contenu, recopie du signal 3000 au front montant de He, le circuit 3114 est un comparateur,contenant un nombre caractéristique de l'interface au fin de localisation de celle-ci,recevant le signal 3001 indiquant l'ensemble destinataire, le signal 3002 et le signal 31007,decrits ci-avant,et fournissant le signal 31013,sur 1 honducteur,qui est au niveau logique 0 s'il y a égalité entre d'une part le nombre caractéristique de l'interface et le signal 3001 et d'autre part entre les signaux 31007 et 3002,
le circuit 3113 est un ensemble d'amplificateurs logiques recevant
le signal 3003 et le signal de validation 31013,et dont la sortie
31006 est inhibée en haute impédence si 31013 est au niveau logique
l,et est la recopie de l'entrée si 31013 est au niveau logique 0,
les circuits 3108 a 3111 sont 4 ensembles de bascules,d'horloge
d'inscription le signal 20011,He,de signal de sélection un des 4 bits du signal 31004 décrit ci-avant,d'entrées respectives les si
gnaux 31008 à 31011 représentant les 4 mots échantillons fournis en parrallèle,au rythme de He par les transcodeurs lOl,et dont les sorties respectives 31012,connectées ensemble, sont inhibées en haute impédance lorsque le signal de sélection est au niveau logique 1, et sont la recopie de l'entrée correspondante au circuit 3108 à ,3111 sélecté au front montant du signal 20011,lorsque le signal de sélection correspondant est au niveau logique 0.

La figure suivante est un exemple de réalisation de l'interface dite à lecture seule dans le multiplex.Sur la figure 5,où les mimes repères que sur la figure 3 concernent le circuit 41 et les signaux s'y rapportant, les circuits 120 sont 4 transcodeurs de sortie pouvant recevoir chacun, au rythme de He,un mot de définition ,jusqu'à 32 bits,de repères 41008 à 41011, le signal 2030 est décomposé sé en 3 signaux 20301,20302 et 20303 repérant respectivement He,Hv et H tels qu'ils sont définis d'après la figure 1,
le circuit 410 représente les moyens de commandes associés *~ est absolument identique à l'ensemble des circuits de la figure 4 ayant
les repères 3105 à 3107 et 3112 à 3ll4,à ceci près que le contenu de la mémoire homologue à 3106 a des données sur 4 bits correspondant aux 4 signaux de sélection d'un des transcodeurs de sortie,et re çoit les signaux 2030 et 3000,et fournit le signal 41005, sur 4 con- ducteurs,d'inscription des données d'entrées de l'ensemble de base~
les 4103 à 4106 décrites ci-après, le circuit 4102 est un ensemble de bascules groupées en F séries de
P bascules au moins,d'horloge d'inscription le signal 20303,H, d'entrée le signal multiplex 1030 sur F bits de front et de sortie
le signal 41002 de P.F bits égal à un mot échantillon du multiplex
lorsque le signal Hv,20302,est au niveau logique l,compte tenu de
l'exemple proposé d'après la figure 1, les circuits 4103 à 4106 sont composés de P.F bascuies,de signal d'inscription un des signaux de sélection 41005, ces signaux passant
ou non au niveau logique 1 au front montant de 20302,Hv,d'entrée
commune le signal 41002,et dont les sorties respectives 41012 à
41015 sont la recopie de l'entrée au front montant du signal de
sélection, ce front montant étant déterminé par la programmation
de la mémoire homologue à 3106 pour recopier le mot échantillon
correspondant au signal numérique à transcoder par un transcodeur
donné,
les circuits 4107 à 4110, identiques, sont formés de P.F bascules
en parrallèle,de signal d'inscription 2031,He,d'entrées respectives
les signaux 41012 à 41015, et de sortie 41008 à 4l0ll,recopie des
entrées au front montant de He.

La figure suivante est un exemple de réalisation de l'in-
terface dite à lecture/écriture dans un multiplex.Sur la figure 6,
où les mimes repères que sur la figure 3 concernent le circuit 501
et les signaux s'y rapportant, le circuit 107 est un organe de trai
tement pouvant traiter V signaux parmi les N composant le multiplex reçu,de repère 1010 et 2010,recevant sur le signal 4014,en mode
"série par paquet (P,F)",les mots échantillons correspondant aux
signaux à traiter accompagnés du signal d'inscription 5026, décrit
ci-après, et du signal 5023 qui est au niveau logique 1 pendant la
durée de cette reception,et fournissant sur le signal 4013,en mode ,"série par paquet (P, F)" et simultanément à la reception de 4014, les
mots échantillons résultats dans le mdme ordre que les mots échan- j
tillons reçus correspondant aux mimes signaux numériques,
le signal 2010 est décomposé en 3 signaux 20101,20102 et 20103 repé
rant respectivement He,Hv et H tels qu'ils sont définies d'après la
figure 1,
le circuit 5010 représente les moyens de commandes associés,identi
ques à ceux décrits d'après la figure 4,à ceci près que le contenu::
de la mémoire homologue à 3106 a des données sur 4 bits correspon dant,en sortie des bascules homologues à 3l07,au signal 5022 de sét
lection pour le circuit 5011 et aux signaux 5021 à 5023 de validation d'horloge H pour les circuits 5018 et 5019 décrits ci-après,le
signal 5023 étant de plus fourni à l'organe 107, les circuits 5013 et 5014 sont des portes de temps de propagation
similaires et dont les sorties respectives 5024 et 5025 sont la re
copie du signal 20103,H,et lol0,l'éxistence du circuit 5014 étant Siée à celle de 5013 qui,elle,est souhaitable pour permettre une va lidation,sans transition parasite,de H par les signaux 5021 à 5023
au moyen des portes logiques ET 5015 à 5017, le signal 5021 étant au niveau logique 1 pour permettre la reception dans le circuit 5018,FIFO de F bits de front et de P.V étages de profondeur,d'unmot échantillon correspondant à un signal numérique à traiter, le signal 5023 étant au niveau logique 1 pour permettre d'une part la fourniture d'un mot échantillon,par le circuit 5018,à l'organe 107 et d'autre part la reception par le circuit 5019,identique à 5018,d'un mot échantillon résultat d'un traitement fourni par l'organne 107, le signal 5022 étant au niveau logique I pour permettre la sortie sur le signal 5030 de sortie du circuit 5019,d'un mot échantillon à insérer dans le multiplex,par le circuit 5011 décrit ci-après, selon le numéro logique du signal numérique auquel il correspond, ce numé- ro logique pouvant être différent de celui du signal numérique dont le mot échantillon, reçu par 107,correspond au mot échantillon résultat, le circuit 5011 est un sélecteur recevant les signaux 1010 et 5030, et le signal de sélection 5022,et dont la sortie 1013 est la recopie -de 1010 ou 5030 selon que 5022 est au niveau logique 0 ou 1, le circuit 5012 est un amplificateur logique recevant 2010 et fournissant 2013,recopie de 2010.

La figure suivante est un exemple de réalisation d'un me- langeur de signaux numériques appartenant au même multiplex,mélangeur dit à insertion dans le multiplex.Sur la figure 7,où les mimes repères que sur la figure 3 concernent le circuit 61 et les signaux s'y rapportant, le circuit 610 représente les moyens de commandes associés, identiques à ceux décrits d'après la figure 4,à ceci près que le contenu de la mémoire homologue à 3106 a des données sur 11 bits correspondant aux signaux de sortie 61001 sur 1 bit,61002 sur 7 bits et 61003 sur 3 bits qui seront décrits ci-après, le signal 2011 est décomposé en 3 signaux 20111,20112 et 20113 repéré rant respectivement He,Hv et H tels qu'ils sont décrits d'après la figure 1, l'ensemble 611 est un ensemble mélangeur,dont l'exemple de réalisation est décrit ci-après, recevant le signal 101l,multiplex de N signaux numériques,en mode"série par paquet(P,F)",fournissant sur le signal 61012,en mode "série par paquet(P,F)",un mot échantillon nomme de plusieurs mots échantillons,parmi les N compris dans une période de He,correspondant aux signaux numériques à additionner, tt recevant pour effectuer et fournir cette somme,le signal 20113,H,
les signaux 61001 et 61005,décrits ci-après,de remise à zéro,un si
gnal de sélection, parmi les 7 composant le signal 61002 décrit ci
après, des mots échantillons à additionner parmi les N,un signal, parmi les 7 composant le signal 61004 explicité ci-après,de sortie du résultat sur le signal 61012 au moment voulu pour l'insérer dans
le multiplex 1014 de sortie,
l'ensemble 612 est composé de 6 ensembles absolument identiques à
611,recevant les mimes signaux 1011,20113,61001 et 61005 et des-signaux tous différents parmi les 7 composant le signal 61002 et 61004, et pouvant fournir respectivement sur les signaux 61013 à 61018, en mode "série par paquet (P,F)",les 6 mots échantillons résultats d'additions, le circuit 614 est une porte ET-NON recevant les signaux 20113,H,-et ::20112,Hv,et fournissant le signal 61005. qui est donc au niveau logique 0 pendant une demie période de H quand Hv passe au niveau lo ;gique 1 et de période égale à celle de Hv, le circuit 615 est un aiguilleur à une entrée, recevant le signal :20113,H,et 7 sorties fournissant le signal 61004 sur 7 conducteurs,: recevant les signaux de sélection 6fi01 et 61003,fournis par le cir cuit 610 au rythme de Ho, le signal 61001 permettant la recopie de l'entrée sur les 7 sorties lorsqu'il est au niveau logique 0,et permettant, au niveau logique 1,1 'aiguillage de entrée sur une des 7 sorties,pendant une période de Hvsoit P périodes de H, selon la valeur de 1 à 7 du signal 61003, sur 3 bits1 les 7 sorties étant toutes au niveau logique 0 lorsque 61003 est égal à O et 61001 au niveau logique 1, le circuit 616 est un amplificateur logique recevant 2011 et dont la sortie 2014 est la recopie de 2011, 1'ensemble 611 est composé des circuits 6101 et 6102, F portes logiques ET recevant respective- ment, en mode "série par paquet (P,F)",le signal 61006, mot échantil-- lon résultat partiel des additions déjà effectuées, et lOll,et recevant respectivement le signal 61001,au niveau logique 0 pendant l'arrivée sur le signal 1011 du mot échantillon correspondant au signal numérique de numéro logique 0 dans le multiplex lOll,et sinon au niveau logique 1 et provoquant ainsi une remise à zéro avant une nouvelle addition de mots échantillons parmi les N suivants dans le multiplex, et un signal,parmi les 7 composant le signal de sélection 61002, qui est au niveau logique 0 pendant l'arrivée sur 1011 d'un mot échantillon à ne pas prendre en compte, et au niveau logique 1
pendant l'arrivée sur 1011 d'un mot échantillon à prendre en compte,
et fournissant respectivement les signaux 61007 et 61008,recopies
des entrées respectives 61006 et 1011 lorsque les 2 autres entrées
sont au niveau logique 1,
du circuit 6103,additionneur binaire de 2 mots de F bits,recevant
sur ses entrées les signaux 61007 et 61008 et sur l'entrée retenue
le signal 610011, et fournissant le signal 61009 résultat sur F bits
de l'addition et le signal 61010 report éventuel, du circuit 6104,bascule d'horloge d'inscription H, signal 20113,re-
cevant le signal 610101 report de l'additionneur, et le signal 61005
de remise à zéro,et fournissant le signal 61011,de niveau logique 0
lorsque 61005,décrit ci-avant, est au niveau logique 0, pendant la
1/2 période de la période de H coSncidant avec l'addition des F bits
de poids faibles des 2 mots échantillons présents sur les signaux
61007 et 61008,et recopie de I'entrée 61010 au front montant de H
lorsque 61005 est au niveau logique 1, les circuits 6103 et 6104, avec les signaux s'y rapportant, formant donc un additionneur binaire de 2 mots de P.F bits introduits en mode "série par paquet (P,F)",
le résultat étant également fourni dans ce mode,
du circuit 6105,formé de F registres à décalages de P étages de profondeur,dthorloge d'inscription H, signal 20113, recevant le signal 61009 sur F bits, et fournissant le signal 61006,identique à 61009 i
mais décalé de P périodes de H,ce circuit 6105 ayant un r6le d'accus
mulateur pour les additions successives,
du circuit 6106,identique à 6105,d'entrée le signal 61006 et de
sortie le signal 61012, le signal d'inscription étant un des 7 signaux
du signal 61004,décrit ci-avant, fonctionnant comme registre mémoire
du résultat final de l'addition, parmi les N, des mots échantillons du multiplex 1011 sélectionnés,dont l'écriture par un nouveau résultat::
est provoqué par le signal 61001 sur l'aiguilleur 615 qui fournît
alors à tous les circuits homologues de 6106 dans les ensembles
611 et 612 les P coups d'horloge H necessaires à cette mémorisation,
et dont la lecture, sur le signal 61012, est provoquée par une valeur
donnée du signal 61003 sur l'aiguilleur 615 qui fournit alors au
circuit 6106 ou homologue concerné les P coups d'horloge H necessai
res à cette lecture en même temps qu'il sélectionne sur le circuit
613,recevant les 7 signaux 61012 à 61018,1'entrée correspondante pour une insertion dans le multiplex de sortie 1014,
îe circuit 613 est donc un sélecteur,d'entrées les signaux 1011 et
61012 à 61018,de signal de sélection 61003 et dont la sortie 1014, sur E bits, est la recopie de l'entrée 1011 lorsque 61003 est égal à zéro,ou la recopie d'un des signaux 61012 à 61018 lorsque 61003 a une valeur comprise entre 1 et 7.

lorsque sur la figure 7,sur le circuit sélecteur 613,1'entrée recevant le signal 1011 est, au lieu de celà,représentée mise au niveau logique O,on obtiend alors un mode de réalisation du circuit 63 de figure 3,dit mélangeur à interruption de multiplex.

La figure suivante est un exemple de réalisation d'un circuit mélangeur de 8 multiplex,ceux-ci ayant mêmes signaux d'inscription et de repérage.Sur la figure 8, où les mimes repères que sur la figure 3 concernent le circuit 81 et les signaux s'y rapportant, le signal 2013 est décomposé en 3 signaux 20131,20132 et 20133 correspondant à He,Hv et H, l'ensemble 810 est composé des circuits 8109,additionneur de 2 mots de F bits, et 8110,bascule d'horloge d'inscription H, ayant mdme fonctionnement et mdme finalité que les circuits 6103 et 6104 de la figure 7,à savoir l'addition de 2 mots de P.F bits introduits en "série par paquet (P, F) ",ici ceux des multiplex synchrones 1013 et 1014,1e résultat, de repère 81001, sur P.F bits étant également four-! ni en mode "série par paquet(P,F)",et le signal 81004,de remise à zéro de la retenue,homologue du signal 61005 de la figure 7, étant fourni par le circuit 8101,porte ET-NON,recevant le signal 20133,H, et 20132,Hv,et également du circuit 8111,bascules à F entrées,d'hort loge d'inscription H,signal 20133,et de signal de sortie sur F bits 81020 ,recopie du signal 81001 au front montant de H, les ensembles 811 à 816 sont rigoureusement identiques à l'ensemble.

810,à ceci près qu'ils additionnent des mots échantillons venant de multiplex différents ou étant les résultats successifs des ensembles additionneurs en amont,que le signal de remise à zéro de la retenue .81005,fourni par la porte ET-NON 8102 à partir des signaux 20133,H, et 81007,signal Hv ayant une période de H de retard du fait du repointage par la bascule 8104,d'horloge H, pour les ensembles 814 et 815 est donc décalé d'une période de H par rapport à 81004 pour te nîr compte du repointage du résultat 81001 et homologues par les bascules 8111 et homologues d'horloge d'inscription H,et que le si gnal de remise à zéro de la retenue 81006, pour l'ensemble 816, four- hi par la porte ET-NON 8103 recevant le signal 20133 et 81009,si- jgnaî Hv ayant 2 périodes d'horloge H de retard du fait du repointage Ïsuccessif de Hv par les bascules 8104 et 8105 d'horloge H, est décalé 'une période de H par rapport à 81005 pour les mêmes raisons que celles ci-dessus pour le retard de 81005 par rapport au signal 81004, le signal 81025 représente donc un multiplex dont les mots échantillons sont la somme des 8 mots échantillons de mêmes numéros logiques des multiplex d'entrée 1013 à 1015, et d'autres arrivant sur les ensembles 811 à 813,jusqu'à concurrence de 8,et dont les signaux de repérage,Hv et He sont retardés de 3 périodes de H par rapport à ceux entrant, signal 2013,ce qui est fait par la mise en série des 3 bascules de repère 8104 à 8106 de sortie 81011 et 81012, les signaux de sortie 1016 et 2016 sont les recopies=respectives de 81025 et 20133,81011,81012,par les amplificateurs logiques 8108 et 8107.

La figure suivante est un exemple de réalisation du circuit 82,mélangeur de 2 multiplex décalés.Sur la figure 9,où les mimes re -pères que sur la figure 3 concernent le circuit 82 et les signaux s'y rapportant, les signaux de synchronisation et repérage 2019 et 2023,décalés entre eux du fait de la mise en cascade des circuits décrits ci-avant et ci-après,sont décomposés en 3 signaux,respecti- vement 20191,20192,20193 et 20231,20232,20233,correspondant aux signaux He,Hv et H tels qu'ils sont décrits d'après la figure 1, l'ensemble de repère 820,dispositif de comparaison de phase,rece- ;;
vant le signal 20192,Hv se rapportant au multiplex lOl9,et le signal 20232,Hv se rapportant au multiplex 1023,fournissant le signal 82005 qui est la recopie soit du signal 20192,soit de ce meme signal mais décalé de partie entière de P/2 périodes de H, signal 20193,mais qui ne peut être la recopie de l'un de ces 2 signaux si celui-ci est décalé,en valeur absolue,de moins d'une période de H du signal 20232, et fournissant également le signal 82006,de front descendant coRnci- dant avec le front montant du signal 20192 et dont le niveau logique
O dure partie entière de P/2 périodes de H, est composé du circuit 8201,registre à décalage de partie entière de P/2 bascules
d'horloge d'inscription H, signal 20193,recevant en entrée le signal 20192,et fournissant le signal 82001 identique à 20192 mais décalé
de partie entière de P/2 périodes de H par rapport à 20192,
des circuits 8202 et 8203,portes ET,recevant en commun le signal
20232,et respectivement les signaux 82001 et 20192,et fournissant respectivement les signaux 82002 et 82003,
du circuit 8204,bistable R-S à base de 2 portes OU-NON,recevant les signaux 82002 et 82003 et fournissant le signal 82004 qui est au niveau logique 1 lorsqu'apparait sur le signal 82002 un niveau logique l,ce qui est le cas lorsque les signaux 82001 et 20232 sont dé
calés de moins d'une période de H, qui est au niveau logique O lors
qu'apparaît sur le signal 82003 un niveau logique l,ce qui est le
cas lorsque les signaux 20192 et 20232 sont décalés de moins d'une
période de H, et qui conserve son état logique lorsque 82002 et 82003
sont tous 2 au niveau logique 0,
du circuit sélecteur 8206,recevant les signaux 82001 décrit ci-avant
et 20192 et le signal de sélection 82004,et dont la sortie fournit
le signal 82005,décrit ci-avant, recopie de 82001 lorsque 82004 est
au niveau logique O et recopie de 20192 lorsque 82004 est au niveau
logique 1, du circuit 8205,bistable R-S à base de 2 portes OU-NON,recevant les signaux 20192 et 82001,de même fonctionnement que 8204,ce qui fait que le signal de sortie 82006 est tel qu'il est décrit ci-avant;
le circuit 8207 est composé de F registres à décalage entrée série/ sorties parraîlèles de P bascules de profondeur,d'horloge d'inscription H, signal 20232,et de signal d'entrée 1023,sur F bits, et fournis sant le signal 82007 sur P.F bits sur lequel défile les mots échan-tillons composant le signal 1023, le circuit 8208 est composé de P.F bascules en parrallèle,d1horloge d'inscription Hv,signal 20232,recevant en entrée le signal 82007,et;; dont la sortie,signal 82008 sur P.F bits, est la recopie de l'entrée au front montant de 20232,ce qui fait que sur le signal 82008 défi
lent en parrallèle les mots échantillons du multiplex 1023,
les circuits 8209 et 8210,placés en cascade après 8207,sont identi-!' ques à 8207,mais d'horloge d'inscription respectivement 82005 et
20192,ce qui fait que sur le signal 82010 de sortie de 8210 défilent
en parrallèle sur P.F bits,mais au rythme de 20192 signal Hv corres- pondant au multiplex de repère 1019,les mots échantillons du multiplex 1023,de plus le circuit 8210 comporte une entrée d'inhibition recevant le signal 82006 qui,au niveau logique l,met les sorties I à l'état haute impédence,
le circuit 8211 est un compteur ayant 20192,Hv,comme signal d'horloge et 20191,He,comme signal de remise à zéro de sa sortie 82011
lorsque 20191 est au niveau logique 1,et fournissant le signal 82011 indiquant le numéro logique du mot échantillon en cours de reception
sur le multiplex 1019, ;;le circuit 8212 est identique à 8211 mais reçoit respectivement les
signaux 20232 et 20231 et dont le signal de sortie 82012 indique le numéro logique du mot échantillon en cours de reception sur le multiplex 1023, les circuits 8213 à 8215 sont identiques aux circuits 8208 à 8210, avec toutefois un nombre de bits d'entrée et de sortie différent, ont respectivement les mêmes horloges d'inscription que ceux-ci,à savoir 20232,82005 et 20192,et sont disposés en cascade,avec pour entrée de l'ensemble de ces 3 circuits le signal 82012,ce qui fait que le signal 82015 de sortie indique le numéro logique,au rythme de 20192, dans le multiplex 1023 du mot échantillon de ce multiplex présent au même instant sur le signal 82010, le circuit 8216 est un sélecteur, recevant les signaux 82011 et 82015 et le signal de sélection 82006,et dont la sortie 82016 est la recopie de 82011 lorsque 82006 est au niveau logique 1 et la recopie de 82015 lorsque 82006 est au niveau logique 0, le circuit 822 est une mémoire lecture/écriture recevant sur son entrée adresse le signal 82006 et sur l'entrée de commande lecture/ écriture le signal 82006 qui au niveau logique 0 provoque l'écriture du mot échantillon présent sur le signal 82010 à l'adresse fournie par le signal 82016,qui est alors le numéro logique de ce mot échantillon dans le multiplex 1023,et qui ensuite au niveau logique 1 provoque la lecture d'un mot échantillon,mémorisé auparavent,à 1' adresse qui est le rang du mot échantillon arrivant au meme moment sur le multiplex 1019,ce cycle écriture/lecture étant donc fait au rythme du signal 20192,signal Hv correspondant au multiplex 1019, le circuit 8217 est composé de F registres de P bascules entrées i parrallèles/sortie série, de sortie donc sur F bits, recevant en entre sur P.F bits le signal 82010,recevant sur son entrée de chargement le signal 20192 qui, au niveau logique l,provoque le chargement en parallèle des entrées,donc ici du mot échantillon venant d'treIu! dans la mémoire 822,ce mot échantillon étant ensuite sérialisé,sur -F bits de front,au rythme de l'horloge 20193,H,sur le signal de sort tie 82017,qui représente donc de fait un multiplex des mots échantillons du multiplex 1023 mais défilant en mode "série par paquet (P,F)" avec les signaux de synchronisation et repérage 2019, l'ensemble 821 est rigoureusement identique à l'ensemble additionneur 810 de la figure 8,les mots à additionner étant les mots échantillons de même rang des multiplex 1019 et 82017,lue signal de remise à zéro de la retenue, signal 82018,étant fourni par la porte ET-NON 8218 recevant les signaux 20192 et 20193,lue signal de sortie de l'ensemble additionneur, repère 82019,étant donc un multiplex,en mode"série par
paquet (P,F)",de mots échantillons somme des mots échantillons de mame numéro logiques des multiplex 1019 et 1023,avec les signaux de
synchronisation et de repérage décalés de une période de H par rap
port à 20192 et 20191 au moyen des bascules 8219 d'horloge d'inscrip
tion H, signal 20193,d'entrées 20192 et 20191,et de sortie 82021 et
82020, lescircuits 3220 et 8221 sont des amplificateurs logiques recevant
respectivement 82019 et 20193,82020 et 82021 et fournissant respecti veent les signaux 1020 et 2020 recopies respectives de 82019 et 20193,82020,82021.

La figure suivante représente un exemple de réalisation du permutateur de mots échantillons dans un multiplex.Sur la figure 10, où les mêmes repères que sur la figure 3 concernent le circuit 91 et les signaux s'y rapportant, le signal 2012 est décomposé en 3 signaux 20121,20122,20123 repérant respectivement He,Hv et H tels qu' ils sont définis d'après la figure 1, le circuit 910 représente les moyens de commandes associés,identiques à ceux décrits d'après la figure 4,à ceci près que les données de la mémoire homologue à 3106 indiquent ,pour chaque mot échantillon du multiplex 1012, dont le numéro logique sert d'adresse de lecture, 3on numéro logique -l,pour la raison expliquée ci-après,dans le multiplex de sortie 1015,ces données correspondant au signal~91001 après repointage par les bascules homologues au circuit 3107,et qu'il fournit de plus sur le signal 91002,le signal de sortie du compteur; homologue à 3105,lue signal 91002 indiquant donc le numéro logique du mot échantillon en cours de reception sur le signal 1012, le circuit 914 est composé de bascules d'horloge d'inscription Hv, signal 20122,d'entrée le signal 91002 et dont la sortie 91003 est la recopie de l'entrée au front montant du signal 20122,1es signaux 91003 et 91001 indiquant donc simultanément et respectivement le rang d'un mot échantillon dans le multiplex entrant 1012 et son rang, ou numéro logique,-l dans le multiplex sortant 1015, ce mot échantillon se trouvant au même moment en parrallèle à la sortie du circuit 917,formé de P.F bascules en parrallèle d'horloge d'inscripton Hv,signal 20122,qui forme evec le circuit 916,composé de F registres à décalage entrée série/sorties parrallèle de P bascules de profondeur d'horloge d'inscription H, signal 20123,un ensemble identique et de même fonctionnement que les circuits 8207 et 8208 de la figure 9,avec de plus pour le circuit 917 une entrée dtinhi- Diction des sorties en haute impédence,lorsque celle-ci est au ni veau logique l,recevant le signal 91004 décrit ci-après,
le circuit 911,recevant les signaux 20122 et 20123,est absolument identique à l'ensemble des circuits 8201 et 8205 de la figure 9,et fournit donc le signal 910C4,de front descendant corncidant avec le front montant du signal 20122 et dont le niveau logique O dure partie entière de P/2 périodes de H, signal 20123, l'ensemble formé par les circuits 913,912,917 et 915 est absolument identique à l'ensemble formé respectivement par les circuits 8216,822,8210 et 8217,sur la figure 9,et de fonctionement identique, les signaux 91003,91001,91004,91005,91006,1015,20122 et 20123 de la figure 10 étant les homologues des signaux 82015,82011,82006,82016, 82010,82017,20192 et 20193 de la figure 9,ce qui fait que le signal 1015 représente de fait un multiplex des mots échantillons reçus sur le multiplex 1012,et défilant en mode "série par paquet(P,F)" dans un nouvel ordre de succession spécifié par la mémoire homologue de 3106,dont les signaux d'inscription et de repérage sont respectivement 20123,20122 et 20121,signal He-qui,n'étant pas décalé d'une pé riode de Hv,explique que les rangs ou numéros logiques mémorisés dats la mémoire homologue à 3106 ne sont pas les numéros logiques réels, tels qu'ils sont définis d'après la figure l,mais les numéros logi ;ques -1 pour tenir compte du repointage des données par le circuit homologue à 3107 d'horloge d'inscription Hv,signal 20122, le circuit 918 est composé d'amplificateurs logiques de signal dleni entrée 2012 et dont la sortie,signal 2015 est la recopie de l'entrée.

La figure suivante représente un mode de réalisation d'un permutateur de signaux entre multiplex ayant mêmes signaux d'inscription et de repérage, ce dispositif n'étant pas mentionné sur la figu- re 3.Sur la figure 11, les signaux 1031 à 1038 représentent 8 multiplex,le signal 2031 représente les signaux d'inscription et de repue rage correspondant au multiplex 1031, les autres n'étant pas représentés, le circuit 921 représente les moyens de commandes associés,identiquqs à ceux décrits d'après la figure 4,à ceci près que les données de mémoire homologue à 3106 spécifient pour les 8 mots échantillons défilant simultanément sur les multiplex d'entrée 1031 à 1038 le multiplex de sortie affecté de repère 1041 à 1048 et correspondent, après repointage par le circuit homologue à 3107,aux signaux de repères 9201 à 9208 chacun sur 3 conducteurs, les circuits 922 à 929 sont 8 sélecteurs identiques,recevant tous en entrées les multiplex 1031 à 1038 et respectivement un signal de sélection 9201 à 9208,et dont les sorties respectives 12041 à E048 sont la recopie de l'une des entrées selon le signal de sélection,
pendant au moins une période de Hv pour laisser passer au moins
un mot échantillon d'un multiplex d'entrée sur une sortie.

Bien entendu, de nombreuses variantes sont possibles par
rapport aux exemples décrits dans la mise en oeuvre des principes
de base de l'invention.

En particulier,si le choix de F=4 pour le nombre de bits
de front du multiplex acheminé en mode" série par paquet (P,F)"est
judicieux lorsque des circuits logiques discrets sont utilisés,ceux- ci ayant souvent leurs fonctions groupés par 4,il n'est pas le seul
possible, notamment si une intégration au moyen de circuits à grande échelle d'intégration est envisagée.

De meme,le choix de P est lié à la précision des traitements souhai
tés et aux capacités mémoires disponibles.

De même,la forme et la disposition dans le temps des signaux Hv et .He,proposées d'après la figure l,ne sont pas les seuls possibles, en effet, pour tenir compte des retards dans les circuits logiques,ilpeut entre plus pratique d'avancer le signal Hv d'une période de H
et le signal He d'une période de Hv.

De meme,la console numérique représentée sur la figure 3,si elle
prend en compte la plus grande partie des interfaces et circuits de mélange et de gestion décrits,n'est pas la seule possible,une I
console numérique comportant seulement des interfaces du type 31,50;
et 41 et des circuits du type 61 et 71 étant déjà comparable en
capacité et fonctionnalités aux plus puissantes consoles analogi
ques actuelles.

De même,selon les organes de transcodage ou traitements utilisés,
la prise en compte des mots échantillons peut autre réalisée autrement qu'en parrallèle pour les interfaces dites à lecture et à ecri-
ture seule.

De m8me,le circuit mélangeur représenté sur la figure 7 peut compor
ter plus ou moins d'ensembles identiques à celui de repère 611,lue
nombre de 7 étant pratique lors d'une réalisation avec des circuits
logiques discrets.

De m8me,1e circuit mélangeur de plusieurs multiplex, représenté sur
la figure 8 peut recevoir un nombre différent de multiplex,s'il lui
est associé des moyens de commandes et de validation de chaque multiplex, chaque mot échantillon de chaque multiplex peut ou non hêtre pris en compte dans le mélange.

iDe mamelle circuit mélangeur de multiplex décalés, figure 9,et le
circuit permutateur,figure lO,necessitant tous 2 la mémorisation des mots échantillons,peuvent être réalisés en utilisant des mémoires plus rapides permettant de réaliser l'écriture et la lecture des mots échantillons directement en mode "série par paquet(P,F)".

De même,sur la figure 9,le signal de sélection 82004 peut être réalisé autrement pour ne pas avoir la contrainte P supérieur ou égal à 2 induite par le mode de réalisation proposé;en particulier, ce signal peut être fait à partir de 2 détecteur de phase classique recevant respectivement les signaux 82001 et 20232 et-20192 et 20232,suivi d'un comparateur indiquant lequel des détecteurs indique,en valeur absolu,l'écart de phase le plus important,lui même suivi d'une porte logique à hystérésis,pour éviter la remise en cause intempestive d'une sélection quand les 2 écarts de phase sont égaux en valeur absolu, cette solution,certe plus compliquée, étant valable pour P=l lorsque le niveau logique 1 de Hv ne dure qu'une demie période de H et que le signal 82001 est la négation --logique du signal 20192.

Enfin, si les interfaces et les circuits de gestion ou mélangeurs décrites forment un tout cohérent dont de nombreuses combinaisons sont possibles,d'autres circuits,combinaisons fonctionnelles de ceux décrits peuvent autre proposés.

Claims (10)

REVENDICATIONS

1-Console de traitements de signaux numériques destinée à recevoir et à fournir des signaux numériques ou analogiques,com- portant des organes de traitements d'un ou plusieurs signaux numériques et des organes de transcodage d'un ou plusieurs signaux numériques caractérisée en ce qu'elle comporte en oire 4 d fi 2)

-des moyens de synchronisation et de repérage / permettant le multiplexage temporel en mode "série par paquet (P,F)" des signaux numériques pour en former des multiplex de signaux numériques et les signaux de synchronisation et repérage s'y rapportant,

-des moyens d'interface et d'affectation (31-41-501) entre ces multiplex et des organes de traitements ou de transcodage d'un ou plusieurs signaux numériques parmi ceux composant ces multiplex,

-des moyens de commandes (410) de ces moyens d'interface et d'affectation.

2-Console de traitements de signaux numériques destinée à recevoir et à fournir des signaux numériques caractérisée en ce qu'elle comporte: (1 à 4 de fig-2);

-des moyens de synchronisation et de repérage / permettant le multiplexage temporel en mode "série par paquet (P,F)" des signaux numériques pour en former des multiplex de signaux numériques et les signaux de synchronisation et repérage s'y rapportant;;

-des moyens de gestion (91 et 921à929)des signaux numériques d'un multiplex et de plusieurs multiplex,

-des moyens de mélange (61-63) de signaux composant un multiplex pour en fournir des signaux multiplexés de la mme manière, et de mélange de signaux de multiplex différents(81-82) pour en fournir des signaux multiplexés de la même manière dans un multiplex,

-des moyens de commandes (610) de ces moyens de gestion et de mélange.

3-Console de traitements selon l'une des revendications 1 ou 2 caractérisée en ce que les moyens de commandes(410) comportent:

-une mémoire(3106) ayant un nombre de mots au moins égal au nombre de signaux numériques dans un multiplex,

-un dispositif de comptage (3105),synchronisé sur les signaux de repérage d'un multiplex reçu par les moyens commandés par ces moyens de commandes, générant le numéro logique du mot échantil 1::lon en cours de reception sur ce multiplex pour en adresser la mémoire 3106, -des 3-1d0e6s' moyens de reception(3112) d'une donnée à mémoriser

dans cette memoire (3106) et d'un comparateur (3114) autorisant la mise à jour d'une donnée de cette mémoire si la donnée reçue concerç ne les moyens commandés par ces moyens de commandes et lorsque 1' adresse fournie par le dispositif de comptage est égale à celle spécifiée pour la nouvelle donnée recue.

4-Console de traitements selon les revendications 1 et 3 caractérisée en ce que l'un des moyens d'interface est un moyen d' interface à écriture seule dans un multiplex (31) comportant:

-des moyens de commandes (410),

-des moyens de reception de plusieurs signaux numériques (3108 à 3111) et

-de moyens de multiplexage et d'inscription (3101-31033104) de ceci dans un multiplex à partir de ses signaux de syn- chronisation et repérage, selon les commandes fournies d'après les données lues dans la mémoire des moyens de commandes associés à ce moyen d'interface à écriture seule.

5-Console de traitements selon les revendications 1 et 3 caractérisée en ce que l'un des moyens d'interface est un moyen de interface à lecture seule dans un multiplex (41) comportant:

-des moyens de commandes (410),

-des moyens de lecture (4102) de signaux numériques du mur tiplex reçu,

-des moyens de mémorisation temporaire de ceux-ci (4103 à 4106) selon des commandes fournies d'après les données lues dans la mémoire des moyens de commandes associés et

des moyens de fourniture de ceux-ci (4107 à 4109) synchro i nisés sur les signaux de repérage du multiplex reçu.

6-Console de traitements selon les revendications l et 9 caractérisée en ce que l'un des moyens d'interface est un moyen d' interface à lecture et écriture dans un multiplex (501) comportant::

-des moyens de commandes (5010),

-des moyens de lecture des signaux numériques du multiplex reçu (5014),

-des moyens de mémorisation temporaire de ceux-ci et de fourniture de ceux-ci (5018) selon des commandes fournies d'après les donnes lues dans la mémoire des moyens de commandes associés,

-des moyens de reception de signaux numériques (5019),

-des moyens de mémorisation temporaire (5019) et d'ins- Cription (soûl) de ceux-ci selon des commandes fournies d'après les tonnées lues dans la mémoire des moyens de commandes associés.

-des moyens de mémorisation temporaire (6106) du résul-.

-des moyens d'accumulation(6105) du résultat de l'addi tion,résultat partiel du mélange,

-des moyens d'addition de ces 2 signaux,par paquet de F bits (6103-6104),

et fourni par les moyens d'accumulation (6105) mentionné ci-après, selon des commandes fournies d'après les données lues dans la mémoire des moyens de commandes associés,

du mélange(610l),également introduit en mode "série par paquet(P,F)"

-des moyens de prise en compte d'un signal numérique du multiplex reçu (6102) et d'un signal numérique résultat partiel

-plusieurs dispositifs de mélange identiques .(611),chacun délivrant un signal numérique,en mode "série par paquet (P,F)", résultat d'un mélange de signaux numériques du multiplex reçu et chacun comportant::

-des moyens de commandes. (610),

7-Console de traitements selon les revendications 2 et 3 caractérisée en ce que l'un des moyens de mélange est un moyen de mélange de signaux numériques appartenant au même multiplex (61) comportant:

-un dispositif d'insertion(613) dans le multiplex des signaux numériques résultat de chaque dispositif de mélange selon des commandes fournies d'après les données lues dans la mémoire des moyens de commandes associés.

numériques;

fournies d'après les données lues dans la mémoire des moyens de commandes associés,pour l'introduire dans le multiplex de signaux

tat final du mélange et de sortie de celui-ci,selon des commandes

8-Console de traitements selon la revendication 2 caracté

risée en ce que l'un des moyens de mélange est un moyen de mélange de signaux numériques appartenant à des multiplex différents mais ayant mêmes signaux de synchronisation et repérage (81) et comportant

-autant de dispositifs d'additions de signaux numériques i par paquet de F bits (811) que de multiplex de signaux numériques

reçus moins un,chaque dispositif comportant en sortie F bascules

(8111) destinées à fournir les signaux numériques résultats, en mode

"série par paquet (P,F)" vers le dispositif d'addition suivant ou

vers la sortie de ce moyen de mélange,

-un dispositif de retard des signaux de repérage d'un des multiplex reçus pour les associer au multiplex de résultats.

-un dispositif d'addition par paquet de F bits(321) des signaux numériques du multiplex reçu dont les signaux de sTmchroni- sation et de repérage ont servi de référence et du multiplex mis en phase avec ceux-ci.

822-?207 à 217) destin à fournir ce même multiplex mais avec les signaux de synchronisation et de repérage de l'autre multiplex,

-un dispositif de mise en phase d'un des multiplex (82C

risée en ce que l'un des moyens de mélange est un moyen de mélange de signaux numériques appartenant à 2 multiplex dont les signaux de sf,-nchronisation et de repérage ont un retard quelconque entre eux et comportant:

| 9-Console de traitements selon la revendication 2 caracté

10-Console de traitements selon les revendications 2 et 3 caractérisée en ce que l'un des moyens de gestion est un moyen de permutation des signaux numériques d'un multiplex (91) comportant:

-des moyens de commandes(910),

-une mémoire tampon en lecture/écriture (912) des signaux numériques du multiplex reçu dont les adresses d'écriture sont fournies par le dispositif de comptage des moyens de commandes associés, et dont les adresses de lecture sont fournies d'après les données

lues dans la mémoire des moyens de commandes.

de commandes associé.

-autant de dispositifs d'aiguillage que de sorties de multiplex(922 à 929),chaque dispositif ayant autant dentées que de multiplex reçus,et sélectant l'un des multiplex reçu,pendant le temps de passage d'un signal numérique selon des commandes de salec- tions fournies d'après les données lues dans la mémoire du dispositif

-des moyens de commandes (921),

de permutation de signaux numériques entre plusieurs multiplex (921à929) comportant:

caractérisée en ce que l'un des moyens de gestion est un moyen

h-Console de traitements selon les revendications 2 et 3