JPH0715340A - 改善されたトーン除去機能を有するシグマ・デルタ変調器およびその方法 - Google Patents
改善されたトーン除去機能を有するシグマ・デルタ変調器およびその方法Info
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Abstract
(57)【要約】
【目的】 帯域内ト−ンを除去するシグマ・デルタ変調
器を提供すること。 【構成】 本発明による変調器(50,100)は、第1ステ−
ジ(60)にフィ−ドバックされる信号の周波数領域特性を
fS/2近辺に減衰させる。ただしfSは変調器のクロック周
波数である。変調器はシグマ・デルタ変調器の分野で周
知の帯域内ト−ンを実質的に除去し、その際複雑なディ
ザ(dither)技術を必要としない。一実施例にあっては、
変調器(50，100)のフィ−ドバック・ル−プにおいて2タ
ップ有限インパルス応答(FIR)フィルタ(80)を含む。こ
れは遷移を滑らかに切り換え、第2ステ−ジ(70)の出力
から第1ステ−ジ(60)にフィ−ドバック信号を提供す
る。この構造は、ディジタル・アナログ・シグマ・デル
タ変調器(50)またはアナログ・ディジタル・シグマ・デ
ルタ変調器(100)の何れにおいても有効である。
器を提供すること。 【構成】 本発明による変調器(50,100)は、第1ステ−
ジ(60)にフィ−ドバックされる信号の周波数領域特性を
fS/2近辺に減衰させる。ただしfSは変調器のクロック周
波数である。変調器はシグマ・デルタ変調器の分野で周
知の帯域内ト−ンを実質的に除去し、その際複雑なディ
ザ(dither)技術を必要としない。一実施例にあっては、
変調器(50，100)のフィ−ドバック・ル−プにおいて2タ
ップ有限インパルス応答(FIR)フィルタ(80)を含む。こ
れは遷移を滑らかに切り換え、第2ステ−ジ(70)の出力
から第1ステ−ジ(60)にフィ−ドバック信号を提供す
る。この構造は、ディジタル・アナログ・シグマ・デル
タ変調器(50)またはアナログ・ディジタル・シグマ・デ
ルタ変調器(100)の何れにおいても有効である。
Description
【０００１】
【産業上の利用分野】本発明は一般にデ−タ変換器に関
し、特に、ディジタル・アナログまたはアナログ・ディ
ジタル変換のためのシグマ・デルタ変調器に関する。
し、特に、ディジタル・アナログまたはアナログ・ディ
ジタル変換のためのシグマ・デルタ変調器に関する。
【０００２】
【従来の技術および解決しようとする課題】デ−タ変換
については基本的に2つの技術が存在する。すなわちシ
グマ・デルタ技術と、抵抗または容量で分割するもので
ある。そのシグマ・デルタ技術が有用であるのは、高精
度のタイミングによって高分解率を達成し、その際に極
めて調整された抵抗器のようなオン・チップ素子を必要
としないからである。さらに、薄膜を形成するには練達
した技術を必要とし、レ−ザ・トリミングされたアナロ
グ素子を得ることは一般に困難である。しかしながら、
半導体工学の分野において、高速ディジタル・スイッチ
ング能力は通常要求されるところである。その結果アナ
ログ・ディジタル変換器(ADC : anarog to digital con
berter)およびディジタル・アナログ変換器(DAC)の両者
において、シグマ・デルタ変調器が用いられている。
については基本的に2つの技術が存在する。すなわちシ
グマ・デルタ技術と、抵抗または容量で分割するもので
ある。そのシグマ・デルタ技術が有用であるのは、高精
度のタイミングによって高分解率を達成し、その際に極
めて調整された抵抗器のようなオン・チップ素子を必要
としないからである。さらに、薄膜を形成するには練達
した技術を必要とし、レ−ザ・トリミングされたアナロ
グ素子を得ることは一般に困難である。しかしながら、
半導体工学の分野において、高速ディジタル・スイッチ
ング能力は通常要求されるところである。その結果アナ
ログ・ディジタル変換器(ADC : anarog to digital con
berter)およびディジタル・アナログ変換器(DAC)の両者
において、シグマ・デルタ変調器が用いられている。
【０００３】DACにおいて用いられるシグマ・デルタ変
調器の原理は、誤差信号を生成するため出力信号の反転
フィ−ドバックと共に加算される入力信号を受信するこ
とである。その誤差信号は減衰させられ、出力信号を提
供するため積分器を介して処理される。シグマ・デルタ
変調器は、濾波された通過帯域から量子化雑音を整形す
ることが可能である。
調器の原理は、誤差信号を生成するため出力信号の反転
フィ−ドバックと共に加算される入力信号を受信するこ
とである。その誤差信号は減衰させられ、出力信号を提
供するため積分器を介して処理される。シグマ・デルタ
変調器は、濾波された通過帯域から量子化雑音を整形す
ることが可能である。
【０００４】しかし、シグマ・デルタ変調器は、その通
過帯域で不要なト−ン(tone)を生成することが知られて
いる。これら不要なト−ンは、入力信号のDCバイアスと
線形に関連する周波数を有する。また、これら不要なト
−ンを生成することは、信号のグランド・レベルに近接
する微小入力信号に対して悪影響を及ぼす。さらに、入
力信号がそのグランド・レベルに近接している間、利用
者は容易にその不要なト−ンを耳にしてしまう。シグマ
・デルタ変調器がこれらの不要なト−ンを生成する理由
として一般に言われていることは、入力信号における微
小な増分変化を認識するため、シグマ・デルタ変調器が
パタ−ン・ノイズを生成することである。2次のシグマ
・デルタ変調器にあっては、2つの段でフィ−ドバック
信号として用いられるシングル・ビット出力は、その信
号のグランド・レベル近辺の微小入力信号を表現する限
られた数のパタ−ンしか有しておらず、パタ−ンは大き
な瞬時誤差(instantaneous error)を有し、その結果変
調器においてパタ−ン・ノイズを更に共鳴させることに
なる。したがって、これら帯域内にあるト−ン(in-band
tone)を減少させるあるいは除去するシグマ・デルタ変
調器が望まれている。
過帯域で不要なト−ン(tone)を生成することが知られて
いる。これら不要なト−ンは、入力信号のDCバイアスと
線形に関連する周波数を有する。また、これら不要なト
−ンを生成することは、信号のグランド・レベルに近接
する微小入力信号に対して悪影響を及ぼす。さらに、入
力信号がそのグランド・レベルに近接している間、利用
者は容易にその不要なト−ンを耳にしてしまう。シグマ
・デルタ変調器がこれらの不要なト−ンを生成する理由
として一般に言われていることは、入力信号における微
小な増分変化を認識するため、シグマ・デルタ変調器が
パタ−ン・ノイズを生成することである。2次のシグマ
・デルタ変調器にあっては、2つの段でフィ−ドバック
信号として用いられるシングル・ビット出力は、その信
号のグランド・レベル近辺の微小入力信号を表現する限
られた数のパタ−ンしか有しておらず、パタ−ンは大き
な瞬時誤差(instantaneous error)を有し、その結果変
調器においてパタ−ン・ノイズを更に共鳴させることに
なる。したがって、これら帯域内にあるト−ン(in-band
tone)を減少させるあるいは除去するシグマ・デルタ変
調器が望まれている。
【０００５】
【課題を解決するための手段】本発明による改善された
ト−ン除去機能を有するシグマ・デルタ変調器は、一形
態にあっては、第1ステ−ジと、第2ステ−ジと、減衰部
と、フィ−ドバック部とから構成される。第1ステ−ジ
は、入力信号を受信する入力端子と、第1フィ−ドバッ
ク信号を受信するフィ−ドバック入力端子と、第1出力
信号を提供する出力端子とを有する。第2ステ−ジは、
第1ステ−ジの出力端子に結合する入力端子と、第2フィ
−ドバック信号を受信するフィ−ドバック入力端子と、
第2出力信号を提供する出力端子とを有する。濾波部は
その第1，第2ステ−ジに結合する。濾波部は、第2出力
信号の周波数領域特性をシグマ・デルタ変調器のクロッ
ク周波数の1/2に等しい周波数近辺に減衰させ、濾波さ
れた信号を提供する。その濾波部は、第1フィ−ドバッ
ク信号として前記濾波された信号を提供する。フィ−ド
バック部は、第2出力信号に応答して第2フィ−ドバック
信号を提供する。シグマ・デルタ変調器は、第2出力信
号に応答して出力信号を提供する。
ト−ン除去機能を有するシグマ・デルタ変調器は、一形
態にあっては、第1ステ−ジと、第2ステ−ジと、減衰部
と、フィ−ドバック部とから構成される。第1ステ−ジ
は、入力信号を受信する入力端子と、第1フィ−ドバッ
ク信号を受信するフィ−ドバック入力端子と、第1出力
信号を提供する出力端子とを有する。第2ステ−ジは、
第1ステ−ジの出力端子に結合する入力端子と、第2フィ
−ドバック信号を受信するフィ−ドバック入力端子と、
第2出力信号を提供する出力端子とを有する。濾波部は
その第1，第2ステ−ジに結合する。濾波部は、第2出力
信号の周波数領域特性をシグマ・デルタ変調器のクロッ
ク周波数の1/2に等しい周波数近辺に減衰させ、濾波さ
れた信号を提供する。その濾波部は、第1フィ−ドバッ
ク信号として前記濾波された信号を提供する。フィ−ド
バック部は、第2出力信号に応答して第2フィ−ドバック
信号を提供する。シグマ・デルタ変調器は、第2出力信
号に応答して出力信号を提供する。
【０００６】また本発明における他の形態にあっては、
シグマ・デルタ変調器の改善されたト−ン除去方法を提
供する。先ず入力信号は、シグマ・デルタ変調器の第1
ステ−ジを介して処理される。次に第1ステ−ジの出力
は、シグマ・デルタ変調器の第2ステ−ジを介して処理
される。そして第2ステ−ジの出力の周波数領域特性
は、シグマ・デルタ変調器のクロック周波数の1/2に等
しい周波数近辺に減衰される。次に濾波された信号はフ
ィ−ドバック信号として第1ステ−ジに提供される。そ
してシグマ・デルタ変調器の出力は、第2ステ−ジの出
力に応答して提供される。
シグマ・デルタ変調器の改善されたト−ン除去方法を提
供する。先ず入力信号は、シグマ・デルタ変調器の第1
ステ−ジを介して処理される。次に第1ステ−ジの出力
は、シグマ・デルタ変調器の第2ステ−ジを介して処理
される。そして第2ステ−ジの出力の周波数領域特性
は、シグマ・デルタ変調器のクロック周波数の1/2に等
しい周波数近辺に減衰される。次に濾波された信号はフ
ィ−ドバック信号として第1ステ−ジに提供される。そ
してシグマ・デルタ変調器の出力は、第2ステ−ジの出
力に応答して提供される。
【０００７】
【実施例】図1は従来の技術による2次のシグマ・デルタ
変調器20のブロック図である。変調器20はディジタル・
アナログ変換器(DAC)で使用するのに適しており、
「DIN」として示されるNビット・ディジタル入力信号を
受信し、それに応答して「AOUT」として示されるアナロ
グ出力信号を提供する。変調器20は、第1ステ−ジ30お
よび第2ステ−ジ40を有する2次のシグマ・デルタ変調器
である。各ステ−ジは、対応するフィ−ドバック信号を
その入力信号から減算し、誤差信号を生成し、その誤差
信号を減衰させて減衰信号を生成し、その減衰信号を積
分して出力信号を得ている。
変調器20のブロック図である。変調器20はディジタル・
アナログ変換器(DAC)で使用するのに適しており、
「DIN」として示されるNビット・ディジタル入力信号を
受信し、それに応答して「AOUT」として示されるアナロ
グ出力信号を提供する。変調器20は、第1ステ−ジ30お
よび第2ステ−ジ40を有する2次のシグマ・デルタ変調器
である。各ステ−ジは、対応するフィ−ドバック信号を
その入力信号から減算し、誤差信号を生成し、その誤差
信号を減衰させて減衰信号を生成し、その減衰信号を積
分して出力信号を得ている。
【０００８】第1ステ−ジ30は、加算装置31，増幅器3
2，加算装置33および遅延素子34を含む。加算装置31
は、DINを受信する正の入力端子と、AOUTを受信する負
の入力端子と、Nビット・サム(sum)を提供する出力端子
とを有する。増幅器32は、加算装置31の出力端子に結合
する入力端子と、出力端子とを有し、入力端子における
値に1/2を乗算し、出力端子においてその値を提供す
る。加算装置33は、増幅器32の出力端子に結合する正の
第1入力端子と、正の第2入力端子と、その総和を提供す
る出力端子とを有する。遅延素子34は、加算装置33の出
力端子に結合する入力端子と、加算装置33の正の第2入
力端子に結合する出力とを有する。加算装置33および遅
延素子34は一体となって第1ディジタル積分器を形成す
る。
2，加算装置33および遅延素子34を含む。加算装置31
は、DINを受信する正の入力端子と、AOUTを受信する負
の入力端子と、Nビット・サム(sum)を提供する出力端子
とを有する。増幅器32は、加算装置31の出力端子に結合
する入力端子と、出力端子とを有し、入力端子における
値に1/2を乗算し、出力端子においてその値を提供す
る。加算装置33は、増幅器32の出力端子に結合する正の
第1入力端子と、正の第2入力端子と、その総和を提供す
る出力端子とを有する。遅延素子34は、加算装置33の出
力端子に結合する入力端子と、加算装置33の正の第2入
力端子に結合する出力とを有する。加算装置33および遅
延素子34は一体となって第1ディジタル積分器を形成す
る。
【０００９】第2ステ−ジ40は、加算装置41，増幅器4
2，加算装置43，遅延素子44を含む。加算装置41は、加
算装置33の出力端子に結合する正の入力端子と、信号A
OUTを受信する負の入力端子と、出力端子とを有する。
増幅器42は、加算装置41の出力端子に結合する入力端子
と、出力端子とを有し、その入力端子における値に1/2
を乗算して出力端子にその値を提供する。加算装置43
は、増幅器42の出力端子に結合する正の第1入力端子
と、正の第2入力端子と、それらの総和を提供する出力
端子とを有する。遅延素子44は、加算装置43の入力端子
に結合する出力端子と、第2ステ−ジ40の出力を与える
入力端子とを有する。加算装置43および遅延素子44は一
体となって第2ディジタル積分器を形成する。
2，加算装置43，遅延素子44を含む。加算装置41は、加
算装置33の出力端子に結合する正の入力端子と、信号A
OUTを受信する負の入力端子と、出力端子とを有する。
増幅器42は、加算装置41の出力端子に結合する入力端子
と、出力端子とを有し、その入力端子における値に1/2
を乗算して出力端子にその値を提供する。加算装置43
は、増幅器42の出力端子に結合する正の第1入力端子
と、正の第2入力端子と、それらの総和を提供する出力
端子とを有する。遅延素子44は、加算装置43の入力端子
に結合する出力端子と、第2ステ−ジ40の出力を与える
入力端子とを有する。加算装置43および遅延素子44は一
体となって第2ディジタル積分器を形成する。
【００１０】更なる遅延素子45は、第2ステ−ジ40の出
力端子に結合する入力端子と、出力端子とを有する。変
調器20は、安定化のためフィ−ドバック経路において遅
延素子45を第1ステ−ジに与える。変調器20は、遅延素
子45の出力の最上位ビット(MSB)としてその出力AOUTを
提供するが、変調器20はさらにその出力として加算装置
43または遅延素子44の出力を使用することも可能であ
る。
力端子に結合する入力端子と、出力端子とを有する。変
調器20は、安定化のためフィ−ドバック経路において遅
延素子45を第1ステ−ジに与える。変調器20は、遅延素
子45の出力の最上位ビット(MSB)としてその出力AOUTを
提供するが、変調器20はさらにその出力として加算装置
43または遅延素子44の出力を使用することも可能であ
る。
【００１１】変調器20は、バンドから量子化雑音を整形
することによって高い信号対(雑音＋歪み)比を達成する
ことが可能な、従来の2次のシグマ・デルタ変調器であ
る。しかし、変調器20は、シグマ・デルタ技術の性質に
由来するト−ンに対して敏感である。したがって、これ
らのト−ンに対する感度が減少した変調器が望まれてい
る。
することによって高い信号対(雑音＋歪み)比を達成する
ことが可能な、従来の2次のシグマ・デルタ変調器であ
る。しかし、変調器20は、シグマ・デルタ技術の性質に
由来するト−ンに対して敏感である。したがって、これ
らのト−ンに対する感度が減少した変調器が望まれてい
る。
【００１２】図2は本発明による2次のシグマ・デルタ変
調器50のブロック図である。変調器50は、変調器20と同
様に、入力信号DINを受信し、それに応答して出力信号A
OUTを提供する。しかし変調器50は、通過帯域における
不要なト−ンを極めて減少させるものである。変調器50
は一般に、第1ステ−ジ60と、第2ステ−ジ70と、2タッ
プ(two-tap)FIRフィルタ80と、出力部90とを有する。
調器50のブロック図である。変調器50は、変調器20と同
様に、入力信号DINを受信し、それに応答して出力信号A
OUTを提供する。しかし変調器50は、通過帯域における
不要なト−ンを極めて減少させるものである。変調器50
は一般に、第1ステ−ジ60と、第2ステ−ジ70と、2タッ
プ(two-tap)FIRフィルタ80と、出力部90とを有する。
【００１３】第1ステ−ジ60は、加算装置61，増幅器6
2，加算装置63，遅延素子64を有する。加算装置61は、D
INを受信する正の入力端子と、第1フィ−ドバック信号
を受信する負の入力端子と、nビットの総和を与える出
力端子とを有する。増幅器62は、加算装置61の出力端子
に結合する入力端子と、出力端子とを有し、入力端子に
おける値に1/2を乗じて出力端子に値を提供する。加算
装置63は、増幅器62の出力端子に結合する正の第1入力
端子と、正の第2入力端子と、それらの総和を提供する
出力端子とを有する。遅延素子64は、加算装置63の出力
端子に結合する入力端子と、加算装置63の正の第2入力
端子に結合する出力端子とを有する。加算装置63と遅延
素子64は一体となって第1ディジタル積分器を形成す
る。
2，加算装置63，遅延素子64を有する。加算装置61は、D
INを受信する正の入力端子と、第1フィ−ドバック信号
を受信する負の入力端子と、nビットの総和を与える出
力端子とを有する。増幅器62は、加算装置61の出力端子
に結合する入力端子と、出力端子とを有し、入力端子に
おける値に1/2を乗じて出力端子に値を提供する。加算
装置63は、増幅器62の出力端子に結合する正の第1入力
端子と、正の第2入力端子と、それらの総和を提供する
出力端子とを有する。遅延素子64は、加算装置63の出力
端子に結合する入力端子と、加算装置63の正の第2入力
端子に結合する出力端子とを有する。加算装置63と遅延
素子64は一体となって第1ディジタル積分器を形成す
る。
【００１４】第2ステ−ジ70は、加算装置71，増幅器7
2，加算装置73，遅延素子74を有する。加算装置71は、
加算装置63の出力端子に結合する正の入力端子と、第2
フィ−ドバック信号を受信する負の入力端子と、出力端
子とを有する。増幅器72は、加算装置71の出力端子に結
合する入力端子と、出力端子とを有し、その入力端子に
おける値に1/2を乗じてその出力端子に値を提供する。
加算装置73は、増幅器72の出力端子に結合する正の第1
入力端子と、正の第2入力端子と、それらの総和を提供
する出力端子とを有する。遅延素子74は、加算装置73の
出力端子に結合する入力端子と、加算装置73の正の第2
入力端子に結合する出力端子とを有する。加算装置73と
遅延素子74は一体となって第2ディジタル積分器を形成
する。
2，加算装置73，遅延素子74を有する。加算装置71は、
加算装置63の出力端子に結合する正の入力端子と、第2
フィ−ドバック信号を受信する負の入力端子と、出力端
子とを有する。増幅器72は、加算装置71の出力端子に結
合する入力端子と、出力端子とを有し、その入力端子に
おける値に1/2を乗じてその出力端子に値を提供する。
加算装置73は、増幅器72の出力端子に結合する正の第1
入力端子と、正の第2入力端子と、それらの総和を提供
する出力端子とを有する。遅延素子74は、加算装置73の
出力端子に結合する入力端子と、加算装置73の正の第2
入力端子に結合する出力端子とを有する。加算装置73と
遅延素子74は一体となって第2ディジタル積分器を形成
する。
【００１５】FIRフィルタ80は、シングル・ビット遅延
素子81，82と、加算装置83と、増幅器84とを含む。遅延
素子81は、それらのMSBを受信する加算装置73の出力端
子に結合する入力端子と、加算装置71の負の入力端子に
結合して第2フィ−ドバック信号を提供する出力端子と
を有する。遅延素子82は、遅延素子81の出力端子に結合
する入力端子と、出力端子とを有する。加算装置83は、
遅延素子81の出力端子に結合する正の第1入力端子と、
遅延素子82の出力端子に結合する正の第2入力端子と、
出力端子とを有する。乗算器84は、加算装置83の出力端
子に結合する入力端子と、第1フィ−ドバック信号を提
供する出力端子とを有し、その入力端子における値に1/
2を乗じてその出力端子に値を提供する。あるいはま
た、遅延素子81によって与えられる遅延は、第1ステ−
ジまたは第2ステ−ジ70でフォワ−ド・ディレ−(forwar
d delay)として実施することも可能である。
素子81，82と、加算装置83と、増幅器84とを含む。遅延
素子81は、それらのMSBを受信する加算装置73の出力端
子に結合する入力端子と、加算装置71の負の入力端子に
結合して第2フィ−ドバック信号を提供する出力端子と
を有する。遅延素子82は、遅延素子81の出力端子に結合
する入力端子と、出力端子とを有する。加算装置83は、
遅延素子81の出力端子に結合する正の第1入力端子と、
遅延素子82の出力端子に結合する正の第2入力端子と、
出力端子とを有する。乗算器84は、加算装置83の出力端
子に結合する入力端子と、第1フィ−ドバック信号を提
供する出力端子とを有し、その入力端子における値に1/
2を乗じてその出力端子に値を提供する。あるいはま
た、遅延素子81によって与えられる遅延は、第1ステ−
ジまたは第2ステ−ジ70でフォワ−ド・ディレ−(forwar
d delay)として実施することも可能である。
【００１６】出力部90は抵抗器91，92を含む。抵抗器91
は、遅延素子82の出力端子に結合する第1端子と、信号A
OUTを提供する出力端子とを含む。抵抗器92は、遅延素
子81の出力端子に結合する第1端子と、抵抗器91の第2端
子に結合する出力端子とを有する。抵抗器91，92は好適
には同一の抵抗値を有する。出力部90は、選択的なもの
であり、加算装置73のMSB出力，遅延素子81または遅延
素子83は、シングル．ビット・アナログ出力として提供
することも可能である。
は、遅延素子82の出力端子に結合する第1端子と、信号A
OUTを提供する出力端子とを含む。抵抗器92は、遅延素
子81の出力端子に結合する第1端子と、抵抗器91の第2端
子に結合する出力端子とを有する。抵抗器91，92は好適
には同一の抵抗値を有する。出力部90は、選択的なもの
であり、加算装置73のMSB出力，遅延素子81または遅延
素子83は、シングル．ビット・アナログ出力として提供
することも可能である。
【００１７】FIRフィルタ80は、変調器50のフィ−ドバ
ック・ル−プ内にあり、fs/2にゼロ配置された2タップF
IRフィルタである。ただしfsは変調クロック周波数であ
る。第1フィ−ドバック信号は、乗算器84の出力におい
て、3レベル信号であり、2つのクロック・サイクルにわ
たって量子化トランジスタを滑らかに切り換える。乗算
器84は、DINの最上位ビットおよび次の最上位ビット位
置に対応して、2ビット・フィ−ドバック信号を提供す
る。しかし、変調器50は、第2フィ−ドバック信号とし
て第2ステ−ジ70の濾波されていない出力を使用する(遅
延素子81において1クロックの間遅延された後)。その理
由はフィルタの付加的な位相遅延が第2ステ−ジ70の応
答特性を劣化させるおそれがあるからである。変調器50
は、図1に示す変調器20に比較して、僅かに改善された
信号雑音比(SNR)を有する。これは、2ビット出力である
ことに起因するが、全6デシベル(dB)の改善とはなって
いない。その2ビットが等しく重み付けされており、3つ
の量子化レベルしか表現できないからである。
ック・ル−プ内にあり、fs/2にゼロ配置された2タップF
IRフィルタである。ただしfsは変調クロック周波数であ
る。第1フィ−ドバック信号は、乗算器84の出力におい
て、3レベル信号であり、2つのクロック・サイクルにわ
たって量子化トランジスタを滑らかに切り換える。乗算
器84は、DINの最上位ビットおよび次の最上位ビット位
置に対応して、2ビット・フィ−ドバック信号を提供す
る。しかし、変調器50は、第2フィ−ドバック信号とし
て第2ステ−ジ70の濾波されていない出力を使用する(遅
延素子81において1クロックの間遅延された後)。その理
由はフィルタの付加的な位相遅延が第2ステ−ジ70の応
答特性を劣化させるおそれがあるからである。変調器50
は、図1に示す変調器20に比較して、僅かに改善された
信号雑音比(SNR)を有する。これは、2ビット出力である
ことに起因するが、全6デシベル(dB)の改善とはなって
いない。その2ビットが等しく重み付けされており、3つ
の量子化レベルしか表現できないからである。
【００１８】変調器50の周波数スペクトルは、変調器50
がFIRフィルタ80に起因するfs/2に応答するsin(x)/(x)
を与える点を除いて、図1の変調器20のものに一致す
る。DINが信号のグランドに近い場合、この平均化され
たフィ−ドバックは、帯域内にあるト−ンを部分的に除
去する。変調器50は、FIRフィルタ80なる付加的な素子
を具備することによってのみこれらのト−ンを顕著に減
少させ、複雑なディザ(dither)技術を必要としない。変
調器50は、全スケ−ルの1/4および3/4周辺でDINのバイ
アスに対して帯域内ト−ンを生成するが、これらの帯域
内ト−ンは変調器20により生成される同様な帯域内ト−
ンより小さい振幅を有し、そのような中心からずれた動
作はオ−ディオ変換器に対しては通常ではない動作条件
となる。
がFIRフィルタ80に起因するfs/2に応答するsin(x)/(x)
を与える点を除いて、図1の変調器20のものに一致す
る。DINが信号のグランドに近い場合、この平均化され
たフィ−ドバックは、帯域内にあるト−ンを部分的に除
去する。変調器50は、FIRフィルタ80なる付加的な素子
を具備することによってのみこれらのト−ンを顕著に減
少させ、複雑なディザ(dither)技術を必要としない。変
調器50は、全スケ−ルの1/4および3/4周辺でDINのバイ
アスに対して帯域内ト−ンを生成するが、これらの帯域
内ト−ンは変調器20により生成される同様な帯域内ト−
ンより小さい振幅を有し、そのような中心からずれた動
作はオ−ディオ変換器に対しては通常ではない動作条件
となる。
【００１９】変調器50の素子は、従来のディジタル論理
回路を用いて実施することが可能である。加算装置61，
63，71，73，83は、全加算器と共に実行され、乗算器6
2，72，84はバイナリ入力信号を1ビット位置だけ右にシ
フトさせることによって実行され、遅延素子64，74，8
1，82は、変調器のクロックによってクロックされたD型
フリップ・フロップと共に実行される。変調器50は、好
適には相補性金属酸化物半導体(CMOS)論理回路と共に実
行され、これは比較的低電力消費であり、比較的高速で
あるが、他のトランジスタ技術を用いて実行することも
可能である。
回路を用いて実施することが可能である。加算装置61，
63，71，73，83は、全加算器と共に実行され、乗算器6
2，72，84はバイナリ入力信号を1ビット位置だけ右にシ
フトさせることによって実行され、遅延素子64，74，8
1，82は、変調器のクロックによってクロックされたD型
フリップ・フロップと共に実行される。変調器50は、好
適には相補性金属酸化物半導体(CMOS)論理回路と共に実
行され、これは比較的低電力消費であり、比較的高速で
あるが、他のトランジスタ技術を用いて実行することも
可能である。
【００２０】図３は図2に関連する信号のタイミング図
である。「クロック」と記された信号は、周波数fsを有
する変調器50の高速クロックを表現する。図3における
「デ−タ」と記された第2信号は、遅延素子81の可能な
出力を表現する。図3において「遅延デ−タ」と記され
る第3信号は、遅延素子82の出力である。図3において
「FIRフィルタ出力」と記される第4信号は、加算装置83
の出力を表現し、これは乗算器84の出力と等価なもので
ある。デ−タおよび遅延デ−タの両者は、図3において
示されているように「0」または「1」の値を有するシン
グル・ビット・ディジタル信号である。これに対してFI
Rフィルタ出力は、図3において示されているように
「0」,「1/2」,「1」の3つのレベルを表現することが可能
な2ビット・ディジタル信号である。
である。「クロック」と記された信号は、周波数fsを有
する変調器50の高速クロックを表現する。図3における
「デ−タ」と記された第2信号は、遅延素子81の可能な
出力を表現する。図3において「遅延デ−タ」と記され
る第3信号は、遅延素子82の出力である。図3において
「FIRフィルタ出力」と記される第4信号は、加算装置83
の出力を表現し、これは乗算器84の出力と等価なもので
ある。デ−タおよび遅延デ−タの両者は、図3において
示されているように「0」または「1」の値を有するシン
グル・ビット・ディジタル信号である。これに対してFI
Rフィルタ出力は、図3において示されているように
「0」,「1/2」,「1」の3つのレベルを表現することが可能
な2ビット・ディジタル信号である。
【００２１】図3において「t1」で示される第1の時間間
隔部分は、周波数fs/2でゼロおよび1のパタ−ンを交互
に提供する。DINが非常にミッド・スケ−ル(mid scale)
に近いときにこれが生じる。FIRフィルタ出力は1/2の一
定値に維持され、急瞬な遷移を回避しているが、もしそ
うでなければ変調器50においてパタ−ン・ノイズを生成
することになる。「t2」と記された第2の時間間隔の間
は、デ−タは2つのクロック・サイクルの間「1」であり
後に2つのクロック・サイクルの間「0」レベルに振幅す
る。t2の間、デ−タはfs/4の周波数で変化している。3
つのレベルを有することによって、FIRフィルタ出力
は、依然としていくらかの分だけ滑らかさを提供し、急
瞬な遷移を防止する。
隔部分は、周波数fs/2でゼロおよび1のパタ−ンを交互
に提供する。DINが非常にミッド・スケ−ル(mid scale)
に近いときにこれが生じる。FIRフィルタ出力は1/2の一
定値に維持され、急瞬な遷移を回避しているが、もしそ
うでなければ変調器50においてパタ−ン・ノイズを生成
することになる。「t2」と記された第2の時間間隔の間
は、デ−タは2つのクロック・サイクルの間「1」であり
後に2つのクロック・サイクルの間「0」レベルに振幅す
る。t2の間、デ−タはfs/4の周波数で変化している。3
つのレベルを有することによって、FIRフィルタ出力
は、依然としていくらかの分だけ滑らかさを提供し、急
瞬な遷移を防止する。
【００２２】図4は図1，図2の変調器の特性を示す周波
数を、周波数領域で比較したグラフである。図4では横
軸が周波数を示し、縦軸がAOUTの振幅をデシベル(dB)で
表現する。従来の変調器20および変調器50の第2フィ−
ドバック信号に関連して、第1の曲線は、ゼロからオク
タ−ブ当り12dB上昇する応答特性を有し、fs/2近辺で比
較的平坦である。しかしながら第2の曲線は変調器50に
関連するものであるが、fs/2近辺でノッチ(notch)特性
を有し、fs/2で無限の減衰を有する。ADCに関しては、
そのノッチ減衰はFIRフィルタの加算装置における成分
のマッチングに依存する。fs/2出信号のエネルギを減衰
させることによって、変調器50は、グランド・レベル近
辺の入力に対するパタ−ン・ノイズによって生じるト−
ンを実質的に除去する。
数を、周波数領域で比較したグラフである。図4では横
軸が周波数を示し、縦軸がAOUTの振幅をデシベル(dB)で
表現する。従来の変調器20および変調器50の第2フィ−
ドバック信号に関連して、第1の曲線は、ゼロからオク
タ−ブ当り12dB上昇する応答特性を有し、fs/2近辺で比
較的平坦である。しかしながら第2の曲線は変調器50に
関連するものであるが、fs/2近辺でノッチ(notch)特性
を有し、fs/2で無限の減衰を有する。ADCに関しては、
そのノッチ減衰はFIRフィルタの加算装置における成分
のマッチングに依存する。fs/2出信号のエネルギを減衰
させることによって、変調器50は、グランド・レベル近
辺の入力に対するパタ−ン・ノイズによって生じるト−
ンを実質的に除去する。
【００２３】図5は、アナログ・ディジタル変換器で使
用するのに適した、本発明によるシグマ・デルタ変調器
100のブロック図である。変調器50における素子と同様
の変調器100における素子は、同一の参照番号で示され
ている。変調器100は、第1ステ−ジ60，第2ステ−ジ7
0，量子化装置110，FIRフィルタ80，フィ−ドバックDAC
120を含む。変調器100は、「AIN」と記されたアナログ
入力信号を受信し、それに応答して「DOUT」と記され た
ディジタル出力信号を提供する。変調器100は、アナロ
グ素子で実行される2つのステ−ジを有する2次のシグマ
・デルタ変調器である。各ステ−ジは、対応するフィ−
ドバック信号をそれらの入力から減算し、誤差信号を提
供し、その誤差信号を減衰させて減衰信号を提供し、そ
の減衰信号を積分してそれらの出力を提供する。第1ス
テ−ジ60，第2ステ−ジ70，FIRフィルタ80の構造は、図
2におけるステ−ジで対応するものと同一である。しか
し、第1ステ−ジ60および第2ステ−ジ70は、アナログ成
分と共に実施され、アナログ信号で動作する。FIRフィ
ルタ80にあっては、遅延素子81，82は以前と同様にディ
ジタルであるが、加算装置83および乗算器84はアナログ
である。加算装置83は、出力部90において用いられる抵
抗器91，92と同様な等しく重み付けされた抵抗器を使用
するのと同様に、抵抗の結合と共に実行することが可能
である。フィルタ80はfs/2でノッチし、変調器100はよ
り低い周波数に応答するので、加算装置83における抵抗
器のマッチングおよび乗算器84の精度は、変調器100の
動作に対してそれほど決定的なものではない。量子化装
置110は第2ステ−ジ70の出力とFIRフィルタ80の入力と
の間に結合され、第2ステ−ジ70のアナログ出力を1ビッ
ト・ディジタル信号に変換する。DAC120は、遅延素子81
の出力を、アナログ・ステ−ジ70で使用するのに適した
アナログ信号に変換する。
用するのに適した、本発明によるシグマ・デルタ変調器
100のブロック図である。変調器50における素子と同様
の変調器100における素子は、同一の参照番号で示され
ている。変調器100は、第1ステ−ジ60，第2ステ−ジ7
0，量子化装置110，FIRフィルタ80，フィ−ドバックDAC
120を含む。変調器100は、「AIN」と記されたアナログ
入力信号を受信し、それに応答して「DOUT」と記され た
ディジタル出力信号を提供する。変調器100は、アナロ
グ素子で実行される2つのステ−ジを有する2次のシグマ
・デルタ変調器である。各ステ−ジは、対応するフィ−
ドバック信号をそれらの入力から減算し、誤差信号を提
供し、その誤差信号を減衰させて減衰信号を提供し、そ
の減衰信号を積分してそれらの出力を提供する。第1ス
テ−ジ60，第2ステ−ジ70，FIRフィルタ80の構造は、図
2におけるステ−ジで対応するものと同一である。しか
し、第1ステ−ジ60および第2ステ−ジ70は、アナログ成
分と共に実施され、アナログ信号で動作する。FIRフィ
ルタ80にあっては、遅延素子81，82は以前と同様にディ
ジタルであるが、加算装置83および乗算器84はアナログ
である。加算装置83は、出力部90において用いられる抵
抗器91，92と同様な等しく重み付けされた抵抗器を使用
するのと同様に、抵抗の結合と共に実行することが可能
である。フィルタ80はfs/2でノッチし、変調器100はよ
り低い周波数に応答するので、加算装置83における抵抗
器のマッチングおよび乗算器84の精度は、変調器100の
動作に対してそれほど決定的なものではない。量子化装
置110は第2ステ−ジ70の出力とFIRフィルタ80の入力と
の間に結合され、第2ステ−ジ70のアナログ出力を1ビッ
ト・ディジタル信号に変換する。DAC120は、遅延素子81
の出力を、アナログ・ステ−ジ70で使用するのに適した
アナログ信号に変換する。
【００２４】変調器100の多くの素子は、従来のアナロ
グ素子を用いて実施することが可能である。加算装置83
は抵抗の結合などにより実行することが可能である。乗
算器62,72,84は演算増幅器と共に実行することが可能で
ある。第1ステ−ジ60および第2ステ−ジ70における積分
器は、スイッチド・キャパシタ積分器と共に実行するこ
とが可能である。先に述べたように、遅延素子81，82は
変調器のクロックによってクロック入力されるD型フィ
リップ・フロップと共に実行することが可能である。
グ素子を用いて実施することが可能である。加算装置83
は抵抗の結合などにより実行することが可能である。乗
算器62,72,84は演算増幅器と共に実行することが可能で
ある。第1ステ−ジ60および第2ステ−ジ70における積分
器は、スイッチド・キャパシタ積分器と共に実行するこ
とが可能である。先に述べたように、遅延素子81，82は
変調器のクロックによってクロック入力されるD型フィ
リップ・フロップと共に実行することが可能である。
【００２５】本発明によるシグマ・デルタ変調器(50)の
フィルタ手段(80)は、その一形態にあっては、第2ステ
−ジ(70)の出力端子に結合する入力端子と、第1ステ−
ジ(60)のフィ−ドバック入力端子に結合して第1フィ−
ドバック信号を提供する出力端子とを有する有限インパ
ルス応答(FIR)フィルタ(80)から構成される。
フィルタ手段(80)は、その一形態にあっては、第2ステ
−ジ(70)の出力端子に結合する入力端子と、第1ステ−
ジ(60)のフィ−ドバック入力端子に結合して第1フィ−
ドバック信号を提供する出力端子とを有する有限インパ
ルス応答(FIR)フィルタ(80)から構成される。
【００２６】本発明によるシグマ・デルタ変調器(50)の
FIRフィルタ(80)は、他の形態にあっては、第1(81)およ
び第2(82)遅延素子と、加算装置(83)と、乗算器(84)と
から構成される。第1遅延素子(81)は第2入力信号を受信
する入力と、出力とを有する。第2遅延素子(82)は第1遅
延素子(81)の出力に結合する入力と、出力とを有する。
加算装置(83)は、第1遅延素子(81)の出力に結合する正
の第1入力と、第2遅延素子(82)の出力に結合する正の第
2入力と、出力とを有する。乗算器(84)は、第3加算装置
(83)の出力に結合する入力と、第1加算装置(61)の負の
入力に結合して第1フィ−ドバック信号を提供する出力
とを有する。
FIRフィルタ(80)は、他の形態にあっては、第1(81)およ
び第2(82)遅延素子と、加算装置(83)と、乗算器(84)と
から構成される。第1遅延素子(81)は第2入力信号を受信
する入力と、出力とを有する。第2遅延素子(82)は第1遅
延素子(81)の出力に結合する入力と、出力とを有する。
加算装置(83)は、第1遅延素子(81)の出力に結合する正
の第1入力と、第2遅延素子(82)の出力に結合する正の第
2入力と、出力とを有する。乗算器(84)は、第3加算装置
(83)の出力に結合する入力と、第1加算装置(61)の負の
入力に結合して第1フィ−ドバック信号を提供する出力
とを有する。
【００２７】本発明によるシグマ・デルタ変調器(50)
は、他の形態にあってはさらに、出力手段(90)から構成
され、その出力手段(90)は第1(91)および第2(92)抵抗器
から構成される。第1抵抗器(91)は、FIRフィルタ(80)の
第1遅延素子(81)の出力に結合する第1端子と、アナログ
出力信号を提供する第2端子とを有する。第2抵抗器(92)
は、FIRフィルタ(80)の第2遅延素子(82)の出力に結合す
る第1端子と、第1抵抗器(91)の第2端子に結合する第2端
子とを有する。
は、他の形態にあってはさらに、出力手段(90)から構成
され、その出力手段(90)は第1(91)および第2(92)抵抗器
から構成される。第1抵抗器(91)は、FIRフィルタ(80)の
第1遅延素子(81)の出力に結合する第1端子と、アナログ
出力信号を提供する第2端子とを有する。第2抵抗器(92)
は、FIRフィルタ(80)の第2遅延素子(82)の出力に結合す
る第1端子と、第1抵抗器(91)の第2端子に結合する第2端
子とを有する。
【００２８】本発明によるシグマ・デルタ変調器(50)の
第1ステ−ジ(60)は、他の形態にあっては、加算装置(6
1)，乗算器(62)および積分器(63，64)から構成される。
加算装置(61)は、入力信号を受信する正の入力端子と、
第1フィ−ドバック信号を受信する負の入力と、出力と
を有する。乗算器(62)は、加算装置(61)の出力に結合す
る入力と、出力とを有する。積分器(63，64)は、乗算器
(62)の出力に結合する入力と、第1出力信号を提供する
出力とを有する。
第1ステ−ジ(60)は、他の形態にあっては、加算装置(6
1)，乗算器(62)および積分器(63，64)から構成される。
加算装置(61)は、入力信号を受信する正の入力端子と、
第1フィ−ドバック信号を受信する負の入力と、出力と
を有する。乗算器(62)は、加算装置(61)の出力に結合す
る入力と、出力とを有する。積分器(63，64)は、乗算器
(62)の出力に結合する入力と、第1出力信号を提供する
出力とを有する。
【００２９】本発明によるシグマ・デルタ変調器(50)の
第２ステ−ジ(70)は、他の形態にあっては、加算装置(7
1)，乗算器(72)，積分器(73,74)から構成される。加算
装置(71)は、第1出力信号を受信する正の入力端子と、
第2フィ−ドバック信号を受信する負の入力と、出力と
を有する。乗算器(72)は、加算装置の出力に結合する入
力と、出力とを有する。積分器(73，74)は、乗算器(72)
の出力に結合する入力と、第2出力信号を提供する出力
とを有する。
第２ステ−ジ(70)は、他の形態にあっては、加算装置(7
1)，乗算器(72)，積分器(73,74)から構成される。加算
装置(71)は、第1出力信号を受信する正の入力端子と、
第2フィ−ドバック信号を受信する負の入力と、出力と
を有する。乗算器(72)は、加算装置の出力に結合する入
力と、出力とを有する。積分器(73，74)は、乗算器(72)
の出力に結合する入力と、第2出力信号を提供する出力
とを有する。
【００３０】本発明によるシグマ・デルタ変調器(100)
のフィルタ手段は、他の形態にあっては、量子化装置(1
10)の出力端子に結合する入力端子と、第1ステ−ジ(60)
のフィ−ドバック入力端子に結合して第1フィ−ドバッ
ク信号を提供する出力端子とを有する有限インパルス応
答(FIR)フィルタから構成される。
のフィルタ手段は、他の形態にあっては、量子化装置(1
10)の出力端子に結合する入力端子と、第1ステ−ジ(60)
のフィ−ドバック入力端子に結合して第1フィ−ドバッ
ク信号を提供する出力端子とを有する有限インパルス応
答(FIR)フィルタから構成される。
【００３１】本発明によるシグマ・デルタ変調器(100)
のFIRフィルタ(80)は、他の形態にあっては、第1(81)お
よび第2(82)遅延素子と、加算装置(83)と、乗算器(84)
とから構成される。第1遅延素子(81)は、第3出力信号を
受信する入力と、出力とを有する。第2遅延素子(82)
は、第1遅延素子(81)の出力に結合する入力と、出力と
を有する。加算装置(83)は、第1遅延素子(81)の出力に
結合する正の第1入力と、第2遅延素子(82)の出力に結合
する正の第2入力と、出力とを有する。乗算器(84)は、
第3加算装置(83)の出力に結合する入力と、第1ステ−ジ
(60)のフィ−ドバック入力に結合して第1フィ−ドバッ
ク信号を提供する出力とを有する。
のFIRフィルタ(80)は、他の形態にあっては、第1(81)お
よび第2(82)遅延素子と、加算装置(83)と、乗算器(84)
とから構成される。第1遅延素子(81)は、第3出力信号を
受信する入力と、出力とを有する。第2遅延素子(82)
は、第1遅延素子(81)の出力に結合する入力と、出力と
を有する。加算装置(83)は、第1遅延素子(81)の出力に
結合する正の第1入力と、第2遅延素子(82)の出力に結合
する正の第2入力と、出力とを有する。乗算器(84)は、
第3加算装置(83)の出力に結合する入力と、第1ステ−ジ
(60)のフィ−ドバック入力に結合して第1フィ−ドバッ
ク信号を提供する出力とを有する。
【００３２】本発明によるシグマ・デルタ変調器(100)
の第1ステ−ジ(60)は、他の形態にあっては、加算装置
(61)，乗算器(62)，積分器(63，64)から構成される。加
算装置(61)は、アナログ入力信号を受信する正の入力端
子と、第1フィ−ドバック信号を受信する負の入力と、
出力とを有する。乗算器(62)は、加算装置の出力に結合
する入力と、出力とを有する。積分器(63，64)は、乗算
器(62)の出力に結合する入力と、第1出力信号を提供す
る出力とを有する。
の第1ステ−ジ(60)は、他の形態にあっては、加算装置
(61)，乗算器(62)，積分器(63，64)から構成される。加
算装置(61)は、アナログ入力信号を受信する正の入力端
子と、第1フィ−ドバック信号を受信する負の入力と、
出力とを有する。乗算器(62)は、加算装置の出力に結合
する入力と、出力とを有する。積分器(63，64)は、乗算
器(62)の出力に結合する入力と、第1出力信号を提供す
る出力とを有する。
【００３３】本発明によるシグマ・デルタ変調器(100)
の第2ステ−ジ(70)は、他の形態にあっては、加算装置
(71)，乗算器(72)，積分器(73，74)から構成される。加
算装置(71)は、第1出力信号を受信する正の入力端子
と、第2フィ−ドバック信号を受信する負の入力と、出
力とを有する。乗算器(72)は、加算装置の出力に結合す
る入力と、出力とを有する。積分器(73，74)は、乗算器
(72)の出力に結合する入力と、第2出力信号を提供する
出力とを有する。
の第2ステ−ジ(70)は、他の形態にあっては、加算装置
(71)，乗算器(72)，積分器(73，74)から構成される。加
算装置(71)は、第1出力信号を受信する正の入力端子
と、第2フィ−ドバック信号を受信する負の入力と、出
力とを有する。乗算器(72)は、加算装置の出力に結合す
る入力と、出力とを有する。積分器(73，74)は、乗算器
(72)の出力に結合する入力と、第2出力信号を提供する
出力とを有する。
【００３４】
【発明の効果】本発明はこれまで、好適実施例を用いて
記述されてきたが、本発明は様々な用途に改良され、上
述した特定の実施例以外の多くの形態をも実施できるで
あろうことは、当業者にとって明らかであろう。たとえ
ば、変調器が、さらなるステ−ジを含むことによって2
次以上の次数であることも可能である。また、DACの実
施例におけるアナログ出力は、第2ステ−ジの出力から
またはFIRフィルタ・タップから取り出すことも可能で
ある。あるいはまた、各変調器の成分は、種々の回路要
素と共に実施することも可能である。したがって本発明
は、本発明の精神から逸脱することなしに本発明に関す
るこれら全ての改良を含むことを意図する。
記述されてきたが、本発明は様々な用途に改良され、上
述した特定の実施例以外の多くの形態をも実施できるで
あろうことは、当業者にとって明らかであろう。たとえ
ば、変調器が、さらなるステ−ジを含むことによって2
次以上の次数であることも可能である。また、DACの実
施例におけるアナログ出力は、第2ステ−ジの出力から
またはFIRフィルタ・タップから取り出すことも可能で
ある。あるいはまた、各変調器の成分は、種々の回路要
素と共に実施することも可能である。したがって本発明
は、本発明の精神から逸脱することなしに本発明に関す
るこれら全ての改良を含むことを意図する。
【図1】従来の技術による2次のシグマ・デルタ変調器の
ブロック図および部分論理図を示す。
ブロック図および部分論理図を示す。
【図2】ディジタル・アナログ変換器で用いるのに適し
た、本発明によるシグマ・デルタ変調器のブロック図お
よび部分概略図である。
た、本発明によるシグマ・デルタ変調器のブロック図お
よび部分概略図である。
【図3】図2に関連する信号のタイミング図である。
【図4】図1，図2の変調器の周波数応答特性と比較した
周波数領域のグラフである。
周波数領域のグラフである。
【図5】アナログ・ディジタル変換器で用いるのに適し
た、本発明によるシグマ・デルタ変調器のブロック図お
よび部分概略図である。
た、本発明によるシグマ・デルタ変調器のブロック図お
よび部分概略図である。
３１，４１，６１，７１ 加算装置 ３２，４２，６２，７２，８４ 増幅器 ３３，４３，６３，７３，８３ 加算装置 ３４，４４，４５，６４，７４，８１，８２ 遅延素子 ９１，９２ 抵抗器 １１０ 量子化装置 １２０ ディジタル・アナログ変換器
Claims (4)
- 【請求項１】 改善されたト−ン除去機能を有するシグ
マ・デルタ変調器(50)であって：入力信号を受信する入
力端子と、第1フィ−ドバック信号を受信するフィ−ド
バック入力端子と、第1出力信号を提供する出力端子と
を有する第1ステ−ジ(60)；前記第1ステ−ジの前記出力
端子に結合する入力端子と、第2フィ−ドバック信号を
受信するフィ−ドバック入力端子と、第2出力信号を提
供する出力端子とを有する第2ステ−ジ(70)；前記第1(6
0)および第2(70)ステ−ジに結合し、前記第2出力信号の
周波数領域特性を、前記シグマ・デルタ変調器(50)のク
ロック周波数の1/2に等しい周波数近辺に減衰させて濾
波信号を提供し、前記第1フィ−ドバック信号として前
記濾波信号を提供する濾波手段(80)；および前記第2ス
テ−ジ(70)に結合し、前記第2出力信号に応答して前記
第2フィ−ドバック信号を提供するフィ−ドバック手段
(81)；から構成され、前記シグマ・デルタ変調器(50)
は、前記第2出力信号に応答してその出力信号を提供す
ることを特徴とするシグマ・デルタ変調器。 - 【請求項２】 改善されたト−ン除去機能を有するシグ
マ・デルタ変調器(100)であって：アナログ入力信号を
受信する入力端子と、第1フィ−ドバック信号を受信す
るフィ−ドバック入力端子と、第1出力信号を提供する
出力端子とを有する第1ステ−ジ(60)；前記第1ステ−ジ
の前記出力端子に結合する入力端子と、第2フィ−ドバ
ック信号を受信するフィ−ドバック入力端子と、第2出
力信号を提供する出力端子とを有する第2ステ−ジ(7
0)；前記第2ステ−ジ(70)の前記出力端子に結合する入
力端子と、第3出力信号を提供する出力端子とを有する
量子化装置(110)；前記量子化装置(110)および前記第1
ステ−ジ(60)に結合し、前記第3出力信号の周波数領域
特性を、前記シグマ・デルタ変調器(50)のクロック周波
数の1/2に等しい周波数近辺に減衰させて濾波信号を提
供し、前記第1フィ−ドバック信号として前記濾波信号
を提供する濾波手段(80)；および前記第2ステ−ジ(70)
に結合する入力端子と、前記第2ステ−ジ(70)の前記フ
ィ−ドバック入力端子に結合して前記第2フィ−ドバッ
ク信号を提供する出力端子とを有するフィ−ドバック手
段(81，120)；から構成され、前記シグマ・デルタ変調
器(100)は前記第3出力信号に応答してディジタル出力信
号を提供することを特徴とするシグマ・デルタ変調器。 - 【請求項３】 シグマ・デルタ変調器のト−ンを除去す
る改善された方法であって：前記シグマ・デルタ変調器
(50)の第1ステ−ジ(60)を介して入力信号を処理する段
階；前記シグマ・デルタ変調器(50)の第2ステ−ジ(70)
を介して前記第1ステ−ジ(60)の出力を処理する段階；
前記第2ステ−ジ(70)の出力の周波数領域特性を、前記
シグマ・デルタ変調器のクロック周波数の1/2に等しい
周波数近辺に減衰させて濾波信号を提供する段階；前記
第1ステ−ジ(60)にフィ−ドバック信号として前記濾波
信号を提供する段階；および前記第2ステ−ジ(70)の前
記出力に応答して前記シグマ・デルタ変調器(50)の出力
信号を提供する段階；から構成されることを特徴とする
方法。 - 【請求項４】 シグマ・デルタ変調器のト−ンを除去す
る改善された方法であって：前記シグマ・デルタ変調器
(100)の第1ステ−ジ(60)を介して入力信号を処理する段
階；前記シグマ・デルタ変調器(100)の第2ステ−ジ(70)
を介して前記第1ステ−ジ(60)の出力を処理する段階；
第1出力信号を提供するために前記第2ステ−ジ(70)の出
力を量子化する段階；前記第1出力信号の周波数領域特
性を、前記シグマ・デルタ変調器(100)のクロック周波
数の1/2の周波数に等しい周波数近辺に減衰させて濾波
信号を提供する段階；前記第1ステ−ジ(60)にフィ−ド
バック信号として前記濾波信号を提供する段階；および
前記第1出力信号に応答して前記シグマ・デルタ変調器
(100)の第2出力信号を提供する段階；から構成されるこ
とを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US034967 | 1993-03-22 | ||
| US08/034,967 US5357252A (en) | 1993-03-22 | 1993-03-22 | Sigma-delta modulator with improved tone rejection and method therefor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0715340A true JPH0715340A (ja) | 1995-01-17 |
| JP2998555B2 JP2998555B2 (ja) | 2000-01-11 |
Family
ID=21879783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6064378A Expired - Lifetime JP2998555B2 (ja) | 1993-03-22 | 1994-03-09 | 改善されたトーン除去機能を有するシグマ・デルタ変調器およびその方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5357252A (ja) |
| EP (1) | EP0617516B1 (ja) |
| JP (1) | JP2998555B2 (ja) |
| KR (1) | KR100276790B1 (ja) |
| CN (1) | CN1051414C (ja) |
| DE (1) | DE69413584D1 (ja) |
| TW (1) | TW241417B (ja) |
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| US11890856B2 (en) | 2021-09-09 | 2024-02-06 | Illinois Tool Works Inc. | Squeegee drip collection system for stencil printer |
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