JP2016534627A - ディザレス誤差フィードバックフラクショナルn型周波数シンセサイザシステムおよび方法 - Google Patents
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Abstract
Description
本願とともに提出した出願データシートに記載された、外国優先権または国内優先権を主張した任意または全ての出願は、米国特許法施行規則第1.57条に基づき、参照によって本願に援用される。
フラクショナルN型周波数シンセサイザは、任意の現代のマルチバンドマルチ規格無線トランシーバシステムの不可欠な部分である。これらのシンセサイザは、デジタルΔΣノイズシェーピング変調器を使用することによって、分数分周比を生成する。しかしながら、ΔΣ変調器は、分周比巡回列を生成する有限状態機器を含む。これによって、分数スプリアストーンが導入される。一般的には、ディザ処理および/またはシード処理を用いて、存在しているΔΣの分数スプールを軽減する。しかしながら、高性能の装置において、ディザ処理技術およびシード処理技術は、バンド内の雑音を著しく増加し、大きな周波数誤差を導入するため、有用にならない。
実施形態は、変調器にディザ処理またはシード処理を使用することなく、ΔΣに基づくフラクショナルN型周波数シンセサイザに存在する分数スプリアストーンを減少または除去する。特定の実施形態において、周波数シンセサイザのフラクショナルN型分周器は、ディザレス・シードレス変調器により駆動される。一実施形態において、ディザレス・シードレス変調器は、ディザレス誤差フィードバック変調器(DS−EFM)を含み、ディザレス誤差フィードバック変調器の例示として、3次ディザレス誤差フィードバック変調器(DS−EFM3)が提供される。別の実施形態において、ディザレス・シードレス変調器は、ディザレス・シードレスMASHアーキテクチャ変調器(DS−MASH)を含み、ディザレス・シードレスMASHアーキテクチャ変調器の例示として、3つの1次ディザレス・シードレスMASH変調器(DS−MASH111)が提供される。他の実施形態において、これらの変調器は、任意の次数を有することができ、1次変調器または3次変調器に限定されない。さらなる実施形態は、経時的にほぼゼロの静的誤差を実現するための修正を含む。
いくつかの実施形態において、無線装置のような無線周波数(RF)装置は、位相同期ループ(phase-locked loop, PLL)を備える周波数シンセサイザを含むことができる。図1は、基準信号を受信し、所望の出力周波数を有する出力信号を生成するように構成することができるPLL 100を概略に示している。このようなPLLは、本明細書に記載された1つ以上の所望特徴を有するΔΣ変調器を含むことができる。
図7は、周波数シンセサイザ122の一部であり得るディザレス・シードレスEFMに基づくフラクショナルN型周波数シンセサイザ700の実施形態を示している。図4を参照して上述したように、フラクショナルN型周波数シンセサイザ700は、水晶発振器170と、1/R分周器174と、位相検出器172と、チャージポンプ176と、ループフィルタ180と、VCO184と、バッファ182と、分周器188および192とを備える。また、周波数シンセサイザ700は、ディザレス・シードレス誤差フィードバック変調器(DS−EFM)800を備える。図示の実施形態において、DS−EFM 800は、3次ディザレス・シードレス誤差フィードバック変調器(DS−EFM3)800である。DS−EFM3 800は、フラクショナルN型スプリアストーンを除去するために、ディザ処理を使用しない。
図12は、フィードバックフィルタリングループに追加される出力シーケンスを基準化したものを含む追加のフィードバックループを備える図11のEFM1 1100を含む例示的なディザレス・シードレス1次誤差フィードバック変調器(DS−EFM1)1200を示している。追加のフィードバックループは、ゲイン素子1220を備える。ゲイン素子1220は、図11に1104として示された量子化回路からの出力シーケンスを受信し、出力シーケンスの基準化ものを出力する。ゲイン素子1220からの出力は、加算回路1222でフィードバックフィルタリングループに追加される。
方程式11および方程式22を参照すると、ディザレス・シードレス誤差フィードバック変調器(DS−EFM)構造とディザレス・シードレスMASH変調器(DS−MASH)構造とは、非常に小さな静的誤差を提供する。この誤差は、無意味であり得る。しかしながら、ほぼゼロの静的周波数誤差を提供するために、DS−EFMおよびDS−MASHの実施形態を修正することができる。1つおきのクロックサイクルのゲインgをキャンセルするように変更することができる。
Claims (40)
- 巡回出力コードを生成するように構成されたディザレスΔΣ変調器であって、
前記ディザレスΔΣ変調器は、フィードバックフィルタリングネットワークを備え、
前記フィードバックフィルタリングネットワークは、第1のフィードバックループと、第2のフィードバックループとを含み、
前記第2のフィードバックループは、加算回路と、前記巡回出力コードによるトーンの挙動を崩すために、小さな誤差信号を前記第1のフィードバックループに導入するように構成されたゲイン回路とを含む、ディザレスΔΣ変調器。 - 前記フィードバックフィルタリングネットワークは、第3のフィードバックループをさらに含み、
前記第3のフィードバックループは、静的誤差を低減するために、前記第2のフィードバックループに存在する前記小さな誤差信号を定期的にキャンセルするように構成されたフィルタを含む、請求項1に記載のディザレスΔΣ変調器。 - 位相同期ループ(PPL)回路であって、
位相周波数検出器(PFD)を備え、前記位相周波数検出器は、基準信号とPLLフィードバック信号との間の位相差を表す第1の信号を生成するように構成され、
調整回路を備え、前記調整回路は、前記PFDと通信しており、前記第1の信号に基づき、制御電圧を生成するように構成され、
電圧制御型発振器(VCO)を備え、前記電圧制御型発振器は、前記調整回路と通信しており、前記制御電圧に基づき、出力信号を生成するように構成され、
分周回路を備え、前記分周回路は、前記出力信号を受信し、前記PLLフィードバック信号の更新信号を生成するように構成され、
ディザレスΔΣ変調器を備え、前記ディザレスΔΣ変調器は、前記分周回路と通信しており、フィードバックフィルタリングネットワークを備え、前記フィードバックフィルタリングネットワークは、第1のフィードバックループと第2のフィードバックループとを含み、前記第2のフィードバックループは、前記巡回出力コードによるトーンの挙動を崩すために、小さな誤差信号を前記第1のフィードバックループに導入するように構成されたゲイン回路を含む、PLL回路。 - 前記第1のフィードバックループは、前記分周回路からの出力および変調器フィードバック信号に基づき、第1の加算信号を提供するように構成された第1の加算回路と、前記第1の加算信号を量子化することによって、前記巡回出力コードを生成するように構成された量子化回路と、前記第1の加算信号および前記巡回出力コードを結合することによって、第2の加算信号を提供するように構成された第2の加算回路と、前記第2の加算信号をフィルタリングすることによって、前記変調器フィードバック信号を提供するように構成された第1のフィルタとを含む、請求項3に記載のPLL回路。
- 前記第2のフィードバックループは、前記巡回出力コードを受信し、基準化した出力コードを提供するように構成されたゲイン素子を含み、
前記第2の加算回路は、前記基準化した出力コードを前記第1の加算信号および前記巡回出力コードに結合することによって、前記第2の加算信号を提供するようにさらに構成される、請求項4に記載のPLL回路。 - 前記ディザレスΔΣ変調器は、前記第2のフィードバックループに存在する前記基準化した出力コードからのゲインを定期的にキャンセルする第3のフィードバックループをさらに含み、
前記第3のフィードバックループは、前記基準化した出力コードを受信し、前記基準化した出力コードに基づき、フィルタしたゲイン信号を提供するように構成された第2のフィルタを含み、
前記第2の加算回路は、ディザレスΔΣ変調器がほぼゼロの静的誤差を提供するように、前記変調器フィードバック信号の誤差を平均化するために、前記フィルタしたゲイン信号を受信するようにさらに構成される、請求項5に記載のPLL回路。 - 前記第2のフィルタは、遅延素子を含む、請求項6に記載のPLL回路。
- 無線装置であって、
アンテナを備え、前記アンテナは、無線周波数(RF)信号の受信を促進するように構成され、
受信器を備え、前記受信器は、前記アンテナと通信しており、前記RF信号を処理するように構成され、
周波数シンセサイザを備え、前記周波数シンセサイザ回路は、前記受信器と通信しており、位相同期ループ(PLL)回路を含み、前記位相同期ループ回路は、分周回路と、前記分周回路と通信しており、フィードバックフィルタリングネットワークを含むディザレスΔΣ変調器とを有し、前記フィードバックフィルタリングネットワークは、第1のフィードバックループと第2のフィードバックループとを含み、前記第2のフィードバックループは、前記巡回出力コードによるトーンの挙動を崩すために、小さな誤差信号を前記第1のフィードバックループに導入するように構成されたゲイン回路を含む、無線装置。 - 前記第1のフィードバックループは、前記分周回路からの出力および変調器フィードバック信号に基づき、第1の加算信号を提供するように構成された第1の加算回路と、前記第1の加算信号を量子化することによって、前記巡回出力コードを生成するように構成された量子化回路と、前記第1の加算信号および前記巡回出力コードを結合することによって、第2の加算信号を提供するように構成された第2の加算回路と、前記第2の加算信号をフィルタリングすることによって、前記変調器フィードバック信号を提供するように構成された第1のフィルタとを含む、請求項8に記載の無線装置。
- 前記第2のフィードバックループは、前記巡回出力コードを受信し、基準化した出力コードを提供するように構成されたゲイン素子を含み、
前記第2の加算回路は、前記基準化した出力コードを前記第1の加算信号および前記巡回出力コードと結合することによって、前記第2の加算信号を提供するようにさらに構成される、請求項9に記載の無線装置。 - 前記ディザレスΔΣ変調器は、前記第2のフィードバックループに存在する前記基準化した出力コードからのゲインを定期的にキャンセルする第3のフィードバックループをさらに含み、
前記第3のフィードバックループは、前記基準化した出力コードを受信し、前記基準化した出力コードに基づき、フィルタしたゲイン信号を提供するように構成された第2のフィルタを含み、
前記第2の加算回路は、ディザレスΔΣ変調器がほぼゼロの静的誤差を提供するように、前記変調器フィードバック信号の誤差を平均化するために、前記フィルタしたゲイン信号を受信するようにさらに構成される、請求項10に記載の無線装置。 - 前記第2のフィルタは、遅延素子を含む、請求項11に記載の無線装置。
- 無線装置の周波数シンセサイザに設けられた位相同期ループ(PLL)回路を動作させる方法であって、
基準信号とPLLフィードバック信号との間の位相差を表す第1の信号を生成するステップと、
前記第1の信号に基づき、制御電圧を生成するステップと、
前記制御電圧に基づき、出力信号を生成するステップと、
前記出力信号と前記巡回出力コードの更新信号を提供する変調器フィードバックループを含むディザレスΔΣ変調器によって提供された巡回出力コードとに基づき、前記PLLフィードバック信号の更新信号を生成するステップとを備え、
前記巡回出力コードによるトーンの挙動を崩すために、小さな誤差信号を前記変調器フィードバックループに導入するステップとを備える、方法。 - 前記出力信号および変調器フィードバック信号に基づき、分割された信号を結合することによって、第1の加算信号を提供するステップをさらに含む、請求項13に記載の方法。
- 前記第1の加算信号を量子化することによって、前記巡回出力コードを生成するステップをさらに含む、請求項14に記載の方法。
- 前記巡回出力コードを基準化するステップをさらに含む、請求項15に記載の方法。
- 前記方法は、前記第1の加算信号と前記巡回出力コードと前記基準化した巡回出力コードとを結合することによって、第2の加算信号を提供するステップをさらに含み、前記基準化した巡回出力コードは、前記小さな誤差信号を形成する、請求項16に記載の方法。
- 前記第2の加算信号をフィルタリングすることによって、前記変調器フィードバック信号を提供するステップをさらに含む、請求項17に記載の方法。
- 前記基準化した巡回出力コードをフィルタリングすることによって、フィルタしたゲイン信号を提供するステップと、
前記第1の加算信号と、前記巡回出力コードと、前記基準化した巡回出力コードと、フィルタしたゲイン信号とを結合することによって、前記第2の加算信号を提供するステップとをさらに含む、請求項18に記載の方法。 - 前記フィルタしたゲイン信号は、前記巡回出力コードからのゲインを周期的にキャンセルすることによって、静的誤差を低減する、請求項19に記載の方法。
- 巡回コードシーケンスを生成するように構成された多段ノイズシェーピング(MASH)変調器であって、
前記MASH変調器は、第1のディザレスΔΣ変調器と、第2のディザレスΔΣ変調器とを備え、
前記第1のディザレスΔΣ変調器と前記第2のディザレスΔΣ変調器とは、前記第1のディザレスΔΣ変調器からの誤差信号が前記第2のディザレスΔΣ変調器に入力される入力信号を含むように構成され、
前記ディザレスΔΣ変調器の各々は、第1のフィードバックループと、第2のフィードバックループとを含み、
前記第2のフィードバックループは、加算回路と、前記巡回コードシーケンスによるトーンの挙動を崩すために、小さな誤差信号を前記第1のフィードバックループに導入するように構成されたゲイン回路とを含む、MASH変調器。 - 前記ディザレスΔΣ変調器の各々は、前記第2のフィードバックループの前記小さな誤差信号を定期的にキャンセルすることによって、静的誤差を低減するように構成されたフィルタを備える第3のフィードバックループをさらに含む、請求項21に記載のMASH変調器。
- 前記MASH変調器は、前記第2のΔΣ変調器からの出力を遅延させ、少なくとも前記第1のΔΣ変調器からの出力と、前記第2のΔΣ変調器からの前記出力と、前記第2のΔΣ変調器からの前記遅延出力とを結合することによって、前記巡回コードシーケンスを提供するように構成された結合回路をさらに含む、請求項21に記載のMASH変調器。
- 位相同期ループ(PPL)回路であって、
位相周波数検出器(PFD)を備え、前記位相周波数検出器は、基準信号とPLLフィードバック信号との間の位相差を表す第1の信号を生成するように構成され、
調整回路を備え、前記調整回路は、前記PDFと通信しており、前記第1の信号に基づき、制御電圧を生成するように構成され、
電圧制御型発振器(VCO)を備え、前記電圧制御型発振器は、前記調整回路と通信しており、前記制御電圧に基づき、出力信号を生成するように構成され、
分周回路を備え、前記分周回路は、前記出力信号を受信し、前記PLLフィードバック信号の更新信号を生成するように構成され、
多段ノイズシェーピング(MASH)変調器を備え、前記MASH変調器は、前記分周回路と通信しており、巡回コードシーケンスを生成するように構成され、前記MASH変調器は、第1のディザレスΔΣ変調器と第2のディザレスΔΣ変調器とを備え、前記第1のディザレスΔΣ変調器と前記第2のディザレスΔΣ変調器とは、前記第1のディザレスΔΣ変調器からの誤差信号が前記第2のディザレスΔΣ変調器に入力される入力信号を含むように構成され、前記ディザレスΔΣ変調器の各々は、巡回出力コードを提供するように構成され、第1のフィードバックループと第2のフィードバックループとを含み、前記第2のフィードバックループは、前記巡回出力コードによるトーンの挙動を崩すために、前記巡回出力コードの基準化したコードを前記第1のフィードバックループに導入するように構成されたゲイン回路を含む、PLL回路。 - 前記ディザレスΔΣ変調器の各々は、前記第2のフィードバックループの前記巡回出力コードの前記基準化したコードを定期的にキャンセルすることによって、静的誤差を低減するように構成されたフィルタを備える第3のフィードバックループを含む、請求項24に記載のPLL回路。
- 前記MASH変調器は、前記第2のΔΣ変調器からの出力を遅延させ、少なくとも前記第1のΔΣ変調器からの出力と、前記第2のΔΣ変調器からの前記出力と、前記第2のΔΣ変調器からの前記遅延出力とを結合することによって、前記巡回コードシーケンスを提供するように構成された結合回路をさらに含む、請求項24に記載のPLL回路。
- 各ディザレスΔΣ変調器は、前記入力信号および変調器フィードバック信号を結合することによって、第1の加算信号を提供するように構成された第1の加算回路と、前記第1の加算信号を量子化することによって、前記巡回出力コードを生成するように構成された量子化回路とを含む、請求項24記載のPLL回路。
- 各ディザレスΔΣ変調器は、前記第1の加算信号および前記巡回出力コードを結合することによって、前記誤差信号を提供するように構成された第2の加算回路と、前記誤差信号をフィルタリングすることによって、前記変調器フィードバック信号を提供するように構成された第1のフィルタとをさらに含む、請求項27に記載のPLL回路。
- 各ディザレスΔΣ変調器は、前記巡回出力コードを基準化するように構成された第2のフィルタをさらに含み、
前記第2の加算回路は、前記第1の加算信号と、前記巡回出力コードと、前記基準化した巡回出力コードとを結合することによって、前記誤差信号を提供するようにさらに構成される、請求項28に記載のPLL回路。 - 無線装置であって、
アンテナを備え、前記アンテナは、無線周波数(RF)信号の受信を促進するように構成され、
受信器を備え、前記受信器は、前記アンテナと通信しており、前記RF信号を処理するように構成され、
周波数シンセサイザを備え、前記周波数シンセサイザ回路は、前記受信器と通信しており、分周回路と多段ノイズシェーピング(MASH)変調器とを有する位相同期ループ(PLL)回路を含み、前記MASH変調器は、前記分周回路と通信しており、巡回コードシーケンスを生成するように構成され、前記MASH変調器は、第1のディザレスΔΣ変調器と、第2のディザレスΔΣ変調器とを備え、前記第1のディザレスΔΣ変調器と前記第2のディザレスΔΣ変調器とは、前記第1のディザレスΔΣ変調器からの誤差信号が前記第2のディザレスΔΣ変調器に入力される入力を含むように構成され、前記ディザレスΔΣ変調器の各々は、第1のフィードバックループと第2のフィードバックループとを含み、前記第2のフィードバックループは、前記巡回出力コードによるトーンの挙動を崩すために、前記巡回出力コードの基準化したコードを前記第1のフィードバックループに導入するように構成されたゲイン回路とを含む、無線装置。 - 前記ディザレスΔΣ変調器の各々は、前記第2のフィードバックループの前記巡回出力コードの前記基準化したコードを定期的にキャンセルすることによって、静的誤差を低減するように構成されたフィルタを備える第3のフィードバックループを含む、請求項30に記載の無線装置。
- 前記MASH変調器は、前記第2のΔΣ変調器からの出力を遅延させ、少なくとも前記第1のΔΣ変調器からの出力と、前記第2のΔΣ変調器からの前記出力と、前記第2のΔΣ変調器からの前記遅延出力とを結合することによって、前記巡回コードシーケンスを提供するように構成された結合回路をさらに含む、請求項30に記載の無線装置。
- 各ディザレスΔΣ変調器は、前記入力および変調器フィードバック信号を結合することによって、第1の加算信号を提供するように構成された第1の加算回路と、前記第1の加算信号を量子化することによって、前記巡回出力コードを生成するように構成された量子化回路とを含む、請求項30に記載の無線装置。
- 各ディザレスΔΣ変調器は、前記第1の加算信号および前記巡回出力コードを結合することによって、前記誤差信号を提供するように構成された第2の加算回路と、前記誤差信号をフィルタリングすることによって、前記変調器フィードバック信号を提供するように構成された第1のフィルタとをさらに含む、請求項33の無線装置。
- 各ディザレスΔΣ変調器は、前記巡回出力コードを基準化するように構成された第2のフィルタをさらに含み、
前記第2の加算回路は、前記第1の加算信号と、前記巡回出力コードと、前記基準化した巡回出力コードとを結合することによって、前記誤差信号を提供するようにさらに構成される、請求項34の無線装置。 - 無線装置の周波数シンセサイザに設けられた位相同期ループ(PLL)回路を動作させる方法であって、
基準信号とPLLフィードバック信号との間の位相差を表す第1の信号を生成するステップと、
前記第1の信号に基づき、制御電圧を生成するステップと、
前記制御電圧に基づき、出力信号を生成するステップと、
前記出力信号と多段ノイズシェーピング(MASH)変調器によって提供された巡回出力コードとに基づき、前記PLLフィードバック信号の更新信号を生成するステップとを備え、前記MASH変調器は、複数のディザレスΔΣ変調器を含み、前記複数のディザレスΔΣ変調器は、第1のディザレスΔΣ変調器からの誤差信号が第2のディザレスΔΣ変調器に入力される入力信号を含むように構成され、前記ディザレスΔΣ変調器の各々は、巡回出力コードを提供し、第1のフィードバックループと第2のフィードバックループとを含み、前記第2のフィードバックループは、加算回路と、前記巡回出力コードによるトーンの挙動を崩すために、前記巡回出力コードの基準化したコードを前記第1のフィードバックループに導入するように構成されたゲイン回路とを含み、
前記ディザレスΔΣ変調器の各々から出力された少なくとも前記巡回コードを結合することによって、前記巡回出力コードを生成するステップを備える、方法。 - 前記ディザレスΔΣ変調器の各々は、前記第2のフィードバックループの前記巡回出力コードの前記基準化したコードを定期的にキャンセルすることによって、静的誤差を低減するように構成されたフィルタを備える第3のフィードバックループをさらに含む、請求項36に記載の方法。
- 前記第2のΔΣ変調器からの出力を遅延させるステップをさらに含む、請求項36に記載の方法。
- 少なくとも前記第1のΔΣ変調器からの出力と、前記第2のΔΣ変調器からの前記出力と、前記第2のΔΣ変調器からの前記遅延出力とを結合することによって、前記巡回コードシーケンスを提供するステップをさらに含む、請求項38に記載の方法。
- 各ディザレスΔΣ変調器は、前記入力信号と変調器フィードバック信号とを結合することによって、第1の加算信号を提供し、前記第1の加算信号を量子化することによって、前記巡回出力コードを生成し、前記巡回出力コードを基準化し、前記第1の加算信号と前記巡回出力コードと基準化した巡回出力コードとを結合することによって、前記誤差信号を提供し、前記誤差信号をフィルタリングすることによって、前記変調器フィードバック信号を提供する、請求項39に記載の方法。
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