JP2016534627A - ディザレス誤差フィードバックフラクショナルｎ型周波数シンセサイザシステムおよび方法 - Google Patents

ディザレス誤差フィードバックフラクショナルｎ型周波数シンセサイザシステムおよび方法 Download PDF

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Abstract

周波数シンセサイザのフラクショナルＮ型分周器は、ディザレス誤差フィードバック変調器によって駆動され、ΔΣ変調器の分周比の巡回列により導入された分数スプリアストーンを軽減する。第１のフィードバックループは、フィードバック信号を生成する。第２のフィードバックループは、分数スプリアストーンを崩す。第３のフィードバックループは、ほぼゼロの静的誤差を提供する。

Description

優先権出願の参照による援用
本願とともに提出した出願データシートに記載された、外国優先権または国内優先権を主張した任意または全ての出願は、米国特許法施行規則第１．５７条に基づき、参照によって本願に援用される。
背景
フラクショナルＮ型周波数シンセサイザは、任意の現代のマルチバンドマルチ規格無線トランシーバシステムの不可欠な部分である。これらのシンセサイザは、デジタルΔΣノイズシェーピング変調器を使用することによって、分数分周比を生成する。しかしながら、ΔΣ変調器は、分周比巡回列を生成する有限状態機器を含む。これによって、分数スプリアストーンが導入される。一般的には、ディザ処理および／またはシード処理を用いて、存在しているΔΣの分数スプールを軽減する。しかしながら、高性能の装置において、ディザ処理技術およびシード処理技術は、バンド内の雑音を著しく増加し、大きな周波数誤差を導入するため、有用にならない。
概要
実施形態は、変調器にディザ処理またはシード処理を使用することなく、ΔΣに基づくフラクショナルＮ型周波数シンセサイザに存在する分数スプリアストーンを減少または除去する。特定の実施形態において、周波数シンセサイザのフラクショナルＮ型分周器は、ディザレス・シードレス変調器により駆動される。一実施形態において、ディザレス・シードレス変調器は、ディザレス誤差フィードバック変調器（ＤＳ−ＥＦＭ）を含み、ディザレス誤差フィードバック変調器の例示として、３次ディザレス誤差フィードバック変調器（ＤＳ−ＥＦＭ３）が提供される。別の実施形態において、ディザレス・シードレス変調器は、ディザレス・シードレスＭＡＳＨアーキテクチャ変調器（ＤＳ−ＭＡＳＨ）を含み、ディザレス・シードレスＭＡＳＨアーキテクチャ変調器の例示として、３つの１次ディザレス・シードレスＭＡＳＨ変調器（ＤＳ−ＭＡＳＨ１１１）が提供される。他の実施形態において、これらの変調器は、任意の次数を有することができ、１次変調器または３次変調器に限定されない。さらなる実施形態は、経時的にほぼゼロの静的誤差を実現するための修正を含む。
一実施形態において、位相同期ループ（phase-locked loop, ＰＰＬ）回路が開示されている。ＰＬＬ回路は、基準信号とＰＬＬフィードバック信号との間の位相差を表す第１の信号を生成するように構成された位相周波数検出器（ＰＦＤ）と、ＰＤＦと通信しており、第１の信号に基づき、制御電圧を生成するように構成された調整回路と、調整回路と通信しており、制御電圧に基づき、出力信号を生成するように構成された電圧制御型発振器（ＶＣＯ）と、ＶＣＯおよびＰＦＤと通信しており、出力信号に基づき、ＰＬＬフィードバック信号を生成するように構成されたＰＬＬフィードバック回路とを備える。
一実施形態において、ＰＬＬフィードバック回路は、出力信号を受信し、ＰＬＬフィードバック信号の更新信号を生成するように構成された分周回路と、分周回路と通信しており、基準信号周波数の非整数倍である出力周波数を有する出力信号を出力できるディザレスΔΣ変調器とを含む。ディザレスΔΣ変調器は、分周回路からの出力を受信し、分周回路にフィードバックされる巡回コードシーケンスを生成する。ディザレスΔΣ変調器は、分周回路からの出力および変調器フィードバック信号を受信し、第１の加算信号を提供するように構成される第１の加算回路と、第１の加算信号を受信し、巡回コードシーケンスを生成するように構成された量子化回路と、変調器フィードバック信号を生成する第１の変調器フィードバックループと、第２の加算回路と、第１のフィルタとを含む。第２の加算回路は、第１の加算信号および巡回コードシーケンスを受信し、第２の加算信号を提供するように構成される。第１のフィルタは、第２の加算信号をフィルタリングし、変調器フィードバック信号を提供するように構成される。
ディザレスΔΣ変調器は、巡回コードシーケンスの基準化したコードシーケンスを第１のフィードバックループに導入する第２の変調器フィードバックループをさらに含む。第２の変調器フィードバックループは、巡回コードシーケンスを受信し、基準化したコードシーケンスを提供するように構成されたゲイン素子を含む。第２の加算回路は、分数スプリアストーンを崩すため、少量誤差を変調器フィードバック信号に導入するために、基準化したコードシーケンスを受信するようにさらに構成されている。
ディザレスΔΣ変調器は、第２のフィードバックループに存在する基準化したコードシーケンスからのゲインを周期的にキャンセルする第３の変調器フィードバックループを含む。第３の変調器フィードバックループは、基準化したコードシーケンスを受信し、フィルタしたゲイン信号を提供するように構成されたフィルタを含む。第２の加算回路は、ゼロディザレスΔΣ変調器がほぼゼロの静的誤差を提供するように、フィルタしたゲイン信号を受信し、変調器フィードバック信号の誤差を平均化するように構成されている。一実施形態において、第１のフィルタおよび第２のフィルタの一方または両方は、遅延素子を含む。
別の実施形態において、ディザレスΔΣ変調器は、分周回路からの出力および変調器フィードバック信号を結合することによって、第１の加算信号を提供するように構成された第１の加算回路と、第１の加算信号に基づき、巡回コードシーケンスを生成するように構成された量子化回路と、第１の加算信号および巡回出力コードを結合することによって、第２の加算信号を提供するように構成された第２の加算回路と第２の加算信号をフィルタリングすることによって、変調器フィードバック信号を提供するように構成された第１のフィルタとを含む第１の変調器フィードバックループと、巡回コードシーケンスを受信し、受信した巡回コードシーケンスに基づき、基準化したコードシーケンスを提供するように構成されたゲイン素子を含む第２の変調器フィードバックループとを備える。第２の加算回路は、基準化したコードシーケンスを受信し、受信した巡回コードシーケンスおよび第２の加算信号を結合するようにさらに構成される。ディザレスΔΣ変調器はさらに、第２のフィードバックループに存在する基準化したコードシーケンスからのゲインを定期的にキャンセルする第３の変調器フィードバックループを含む。第３のフィードバックループは、基準化したコードシーケンスをフィルタリングし、基準化したコードシーケンスに基づき、フィルタしたゲイン信号を提供するように構成されたフィルタを含む。第２の加算回路は、ディザレスΔΣ変調器がほぼゼロの静的誤差を提供するように、変調器フィードバック信号の誤差を平均化するために、フィルタしたゲイン信号を受信するようにさらに構成される。
さらなる実施形態において、位相同期ループ（ＰＰＬ）回路は、基準信号とＰＬＬフィードバック信号との間の位相差を表す第１の信号を生成するように構成された位相周波数検出器（ＰＦＤ）と、ＰＦＤと通信しており、第１の信号に基づき、制御電圧を生成するように構成された調整回路と、調整回路と通信しており、制御電圧に基づき、出力信号を生成するように構成された電圧制御型発振器（ＶＣＯ）と、出力信号を受信し、ＰＬＬフィードバック信号の更新信号を生成するように構成された分周回路とを備える。ＰＬＬ回路は、分周回路と通信するディザレスΔΣ変調器をさらに備える。ディザレスΔΣ変調器は、分周回路からの出力および変調器フィードバック信号を結合することによって第１の加算信号を提供するように構成された第１の加算回路と、第１の加算信号を量子化することによって巡回コードシーケンスを生成するように構成された量子化回路と、第１の加算信号および巡回コードシーケンスを結合することによって第２の加算信号を提供するように構成された第２の加算回路と、第２の加算信号をフィルタリングすることによって、変調器フィードバック信号を提供するように構成された第１のフィルタと、巡回コードシーケンスを受信することによって、基準化したコードシーケンスを提供するように構成されたゲイン素子とをさらに備える。第２の加算回路は、基準化したコードシーケンスを受信し、基準化したコードシーケンスを第１の加算信号および巡回コードシーケンスに結合することによって、第２の加算信号を提供するようにさらに構成される。ディザレスΔΣ変調器は、基準化したコードシーケンスをフィルタリングし、基準化したコードシーケンスに基づき、フィルタしたゲイン信号を提供するように構成されたフィルタをさらに備える。第２の加算回路は、フィルタしたゲイン信号を基準化したコードシーケンス、第１の加算信号および巡回コードシーケンスに結合することによって、第２の加算信号を提供するようにさらに構成される。ディザレスΔΣ変調器は、変調器フィードバック信号を生成し、第２の加算回路と第１のフィルタとを含む第１の変調器フィードバックループと、巡回コードシーケンスの基準化したコードシーケンスを第１のフィードバックループに導入し、ゲイン素子を含む第２の変調器フィードバックループと、第２のフィードバックループに存在する基準化したコードシーケンスからのゲインを定期的にキャンセルし、基準化したコードシーケンスを受信し、基準化したコードシーケンスに基づき、フィルタしたゲイン信号を提供するように構成されたフィルタを含む第３の変調器フィードバックループとをさらに備える。第２の加算回路は、ディザレスΔΣ変調器がほぼゼロの静的誤差を提供するように、変調器フィードバック信号の誤差を平均化するためにフィルタしたゲイン信号を受信するように構成される。
さらに他の実施形態において、無線装置は、無線周波数（ＲＦ）信号の受信を促進するように構成されたアンテナと、アンテナと通信しており、ＲＦ信号を処理するように構成された受信器と、受信器と通信する周波数シンセサイザ受信器とを備える。周波数シンセサイザ回路は、位相同期ループ（ＰＬＬ）回路を含む。位相同期ループ回路は、分周回路と、ディザレスΔΣ変調器とを有する。ディザレスΔΣ変調器は、分周回路からの出力および変調器フィードバック信号を結合することによって、第１の加算信号を提供するように構成された第１の加算回路と、第１の加算信号を量子化することによって、巡回コードシーケンスを生成するように構成された量子化回路と、第１の加算信号および巡回コードシーケンスを結合することによって、第２の加算信号を提供するように構成された第２の加算回路と、第２の加算信号をフィルタリングすることによって、変調器フィードバック信号を提供するように構成された第１のフィルタと、巡回コードシーケンスを受信することによって、基準化したコードシーケンスを提供するように構成されたゲイン素子とを含む。第２の加算回路は、基準化したコードシーケンスを受信するようにさらに構成される。
特定の実施形態は、巡回出力コードを生成するように構成されたディザレスΔΣ変調器に関する。ディザレスΔΣ変調器は、第１のフィードバックループと第２のフィードバックループとを含むフィードバックフィルタリングネットワークを備え、第２のフィードバックループは、加算回路と、巡回出力コードによるトーンの挙動を崩すために、小さな誤差信号を第１のフィードバックループに導入するように構成されたゲイン回路とを含む。一実施形態において、フィードバックフィルタリングネットワークは、第２のフィードバックループにおける小さな誤差信号を定期的にキャンセルすることによって、静的誤差を低減するように構成されたフィルタを備える第３のフィードバックループをさらに含む。
多くの実施形態によれば、本開示は、位相同期ループ（ＰＰＬ）回路に関する。位相同期ループは、基準信号とＰＬＬフィードバック信号との間の位相差を表す第１の信号を生成するように構成され、調整回路を備え、調整回路は、ＰＦＤと通信しており、第１の信号に基づき、制御電圧を生成するように構成され、電圧制御型発振器（ＶＣＯ）を備え、電圧制御型発振器は、調整回路と通信しており、制御電圧に基づき、出力信号を生成するように構成され、分周回路を備え、分周回路は、出力信号を受信し、ＰＬＬフィードバック信号の更新信号を生成するように構成され、ディザレスΔΣ変調器を備え、ディザレスΔΣ変調器は、分周回路と通信しており、フィードバックフィルタリングネットワークを備え、フィードバックフィルタリングネットワークは、第１のフィードバックループと第２のフィードバックループとを含み、第２のフィードバックループは、巡回出力コードによるトーンの挙動を崩すために、小さな誤差信号を第１のフィードバックループに導入するように構成されたゲイン回路を含む。一実施形態において、第１のフィードバックループは、分周回路からの出力および変調器フィードバック信号に基づき、第１の加算信号を提供するように構成された第１の加算回路と、第１の加算信号を量子化することによって、巡回出力コードを生成するように構成された量子化回路と、第１の加算信号および巡回出力コードを結合することによって、第２の加算信号を提供するように構成された第２の加算回路と、第２の加算信号をフィルタリングすることによって、変調器フィードバック信号を提供するように構成された第１のフィルタとを含む。別の実施形態において、第２のフィードバックループは、巡回出力コードを受信し、基準化した出力コードを提供するように構成されたゲイン素子を含み、第２の加算回路は、基準化した出力コードを第１の加算信号および巡回出力コードに結合することによって、第２の加算信号を提供するようにさらに構成される。さらなる実施形態において、ディザレスΔΣ変調器は、第２のフィードバックループに存在する基準化した出力コードからのゲインを定期的にキャンセルする第３のフィードバックループをさらに含み、第３のフィードバックループは、基準化した出力コードを受信し、基準化した出力コードに基づき、フィルタしたゲイン信号を提供するように構成された第２のフィルタを含み、第２の加算回路は、ディザレスΔΣ変調器がほぼゼロの静的誤差を提供するように、変調器フィードバック信号の誤差を平均化するために、フィルタしたゲイン信号を受信するようにさらに構成される。さらなる実施形態において、第２のフィルタは、遅延素子を含む。
さまざまな実施形態によれば、無線装置は、アンテナを備え、アンテナは、無線周波数（ＲＦ）信号の受信を促進するように構成され、受信器を備え、受信器は、アンテナと通信しており、ＲＦ信号を処理するように構成され、周波数シンセサイザを備え、周波数シンセサイザ回路は、受信器と通信しており、位相同期ループ（ＰＬＬ）回路を含み、位相同期ループ回路は、分周回路と、分周回路と通信しており、フィードバックフィルタリングネットワークを含むディザレスΔΣ変調器とを有し、フィードバックフィルタリングネットワークは、第１のフィードバックループと第２のフィードバックループとを含み、第２のフィードバックループは、巡回出力コードによるトーンの挙動を崩すために、小さな誤差信号を第１のフィードバックループに導入するように構成されたゲイン回路を含む。一実施形態において、第１のフィードバックループは、分周回路からの出力および変調器フィードバック信号に基づき、第１の加算信号を提供するように構成された第１の加算回路と、第１の加算信号を量子化することによって、巡回出力コードを生成するように構成された量子化回路と、第１の加算信号および巡回出力コードを結合することによって、第２の加算信号を提供するように構成された第２の加算回路と、第２の加算信号をフィルタリングすることによって、変調器フィードバック信号を提供するように構成された第１のフィルタとを含む。別の実施形態において、第２のフィードバックループは、巡回出力コードを受信し、基準化した出力コードを提供するように構成されたゲイン素子を含み、第２の加算回路は、基準化した出力コードを第１の加算信号および巡回出力コードと結合することによって、第２の加算信号を提供するようにさらに構成される。さらなる実施形態において、ディザレスΔΣ変調器は、第２のフィードバックループに存在する基準化した出力コードからのゲインを定期的にキャンセルする第３のフィードバックループをさらに含み、第３のフィードバックループは、基準化した出力コードを受信し、基準化した出力コードに基づき、フィルタしたゲイン信号を提供するように構成された第２のフィルタを含み、第２の加算回路は、ディザレスΔΣ変調器がほぼゼロの静的誤差を提供するように、変調器フィードバック信号の誤差を平均化するために、フィルタしたゲイン信号を受信するようにさらに構成される。さらなる実施形態において、第２のフィルタは、遅延素子を含む。
他の実施形態は、無線装置の周波数シンセサイザに設けられた位相同期ループ（ＰＬＬ）回路を動作させる方法に関する。この方法は、基準信号とＰＬＬフィードバック信号との間の位相差を表す第１の信号を生成するステップと、第１の信号に基づき、制御電圧を生成するステップと、制御電圧に基づき、出力信号を生成するステップと、出力信号と巡回出力コードの更新信号を提供する変調器フィードバックループを含むディザレスΔΣ変調器によって提供された巡回出力コードとに基づき、ＰＬＬフィードバック信号の更新信号を生成するステップとを備え、巡回出力コードによるトーンの挙動を崩すために、小さな誤差信号を変調器フィードバックループに導入するステップとを備える。一実施形態において、この方法は、出力信号および変調器フィードバック信号に基づき、分割された信号を結合することによって、第１の加算信号を提供するステップをさらに含む。別の実施形態において、方法は、第１の加算信号を量子化することによって、巡回出力コードを生成するステップをさらに含む。さらなる実施形態において、方法は、巡回出力コードを基準化するステップをさらに含む。さらに別の実施形態において、方法は、第１の加算信号と巡回出力コードと基準化した巡回出力コードとを結合することによって、第２の加算信号を提供するステップをさらに含み、基準化した巡回出力コードは、小さな誤差信号を形成する。一実施形態において、方法は、第２の加算信号をフィルタリングすることによって、変調器フィードバック信号を提供するステップをさらに含む。別の実施形態において、方法は、基準化した巡回出力コードをフィルタリングすることによって、フィルタしたゲイン信号を提供するステップと、第１の加算信号と、巡回出力コードと、基準化した巡回出力コードと、フィルタしたゲイン信号とを結合することによって、第２の加算信号を提供するステップとをさらに含む。別の実施形態において、フィルタしたゲイン信号は、巡回出力コードからのゲインを周期的にキャンセルすることによって、静的誤差を低減する。
別の実施形態において、ＰＬＬフィードバック回路は、出力信号を受信し、ＰＬＬフィードバック信号の更新信号を生成するように構成された分圧器回路と、基準信号周波数の非整数倍である出力周波数を有する出力信号を出力できる多段ノイズシェーピング（ＭＡＳＨ）変調器とを含む。ＭＡＳＨ変調器は、分周回路からの出力を受信し、分周回路にフィードバックされる巡回コードシーケンスを生成する。ＭＡＳＨ変調器は、第１のディザレスΔΣ変調器と、第２のディザレスΔΣ変調器と、結合回路とを含む。
第１のディザレスΔΣ変調器は、分周回路からの出力および第１の変調器フィードバック信号を受信し、第１の加算信号を提供するように構成された第１の加算回路と、第１の合計を受信し、第１のコードシーケンスを生成するように構成された第１の量子化回路と、第１の変調器フィードバック信号を生成し、第２の加算回路および第１のフィルタを含む第１の変調器フィードバックループとを備える。第２の加算回路は、第１の加算信号と第１のコードシーケンスを受信し、第１の誤差信号を提供するように構成されている。第１のフィルタは、第１の誤差信号をフィルタリングし、第１の変調器フィードバック信号を提供するようにさらに構成されている。
第１のディザレスΔΣ変調器は、第１のコードシーケンスの基準化したシーケンスを第１の変調器フィードバックループに導入する第２の変調器フィードバックループをさらに含む。第２の変調器フィードバックループは、第１のコードシーケンスを受信し、第１の基準化したコードシーケンスを提供するように構成された第１のゲイン素子を含む。第２の加算回路は、分数スプリアストーンを崩すために、第１の基準化したコードシーケンスを受信することによって、第１の少量誤差を第１の変調器フィードバック信号に導入するように構成されている。
第１のディザレスΔΣ変調器は、第２の変調器フィードバックループに存在する第１のスケールされたコードシーケンスからのゲインを定期的にキャンセルする第３の変調器フィードバックループをさらに含む。第３の変調器フィードバックループは、第１の基準化したコードシーケンスを受信し、第１のフィルタしたゲイン信号を提供するように構成された第２のフィルタを含む。第２の加算回路は、第１のディザレスΔΣ変調器がほぼゼロの静的誤差を提供するように、変調器フィードバック信号の誤差を平均化するために、第１のフィルタしたゲイン信号を受信するようにさらに構成されている。
第２のディザレスΔΣ変調器は、第１の誤差信号および第２の変調器フィードバック信号を受信し、第３の加算信号を提供するように構成された第３の加算回路と、第３の加算信号を受信し、第２のコードシーケンスを生成するように構成された第２の量子化回路と、第２の変調器フィードバック信号を生成し、第４の加算回路および第３のフィルタを備える第４の変調器フィードバックループとを含む。第４の加算回路は、第３の加算信号および第２のコードシーケンスを受信し、第２の誤差信号を提供するように構成され、第３のフィルタは、第２の誤差信号をフィルタリングし、第２の変調器フィードバック信号を提供するように構成されている。
第２のディザレスΔΣ変調器は、第２のフィードバックループに第２のコードシーケンスの基準化したコードシーケンスを導入する第５の変調器フィードバックループをさらに含む。第５の変調器フィードバックループは、第２のコードシーケンスを受信し、第２の基準化したコードシーケンス提供するように構成された第２のゲイン素子を含む。第４の加算回路は、分数スプリアストーンを崩すために、第２の基準化したコードシーケンスを受信することによって、第２の変調器フィードバック信号に第２の少量誤差を導入するようにさらに構成されている。
第２のディザレスΔΣ変調器は、第５の変調器フィードバックループに存在する第２の基準化したコードシーケンスからのゲインを定期的にキャンセルする第６の変調器フィードバックループをさらに含む。第６の変調器フィードバックループは、第２の基準化したコードシーケンスを受信し、第２のフィルタしたゲイン信号を提供するように構成された第４のフィルタを含む。第４の加算回路は、ディザレスΔΣ変調器がほぼゼロの静的誤差を提供するように、第２のフィルタしたゲイン信号を受信することによって、第２の変調器フィードバック信号の誤差を平均化するようにさらに構成されている。
結合回路は、第２のコードシーケンスを受信し、フィルタした第２のコードシーケンスを提供するように構成された第５のフィルタと、フィルタした第２のコードシーケンスと第２のコードシーケンスと第１のコードシーケンスとを結合することによって、巡回コードシーケンスを提供するように構成された第５の加算回路とを含む。一実施形態において、第５の加算回路は、フィルタした第２のコードシーケンスと、第２のコードシーケンスと、第１のコードシーケンスと、整数のコードシーケンスとを結合することによって、巡回コードシーケンスを提供するように構成される。一実施形態において、第１、第２、第３、第４および第５のフィルタのうち１つ以上は、遅延素子を含む。
一実施形態において、多段ノイズシェーピング（ＭＡＳＨ）変調器は、第１のディザレスΔΣ変調器からの誤差信号が第２のディザレスΔΣ変調器に入力される入力信号を含むように構成された少なくとも２つのディザレスΔΣ変調器と、複数のディザレスΔΣ変調器の各々からの少なくとも出力を結合するように構成された加算回路とを備える。各ディザレスΔΣ変調器は、変調器フィードバック信号を結合することによって、第１の加算信号を提供するように構成された第１の加算回路と、第１の加算信号に基づき、巡回コードシーケンスを生成するように構成された量子化回路と、第１の加算信号および巡回コードシーケンスを結合することによって、誤差信号を提供するように構成された第２の加算回路と、誤差信号をフィルタリングすることによって、変調器フィードバック信号を提供するように構成された第１のフィルタと、巡回コードシーケンスを受信し、受信した巡回コードシーケンスに基づき、基準化したコードシーケンスを提供するように構成されたゲイン素子と含む。第２の加算回路はさらに、巡回コードシーケンスによるトーンの挙動を崩すために、基準化したコードシーケンスを受信し、受信した巡回コードシーケンスを誤差信号に結合することによって、変調器フィードバック信号を提供するように構成される。各ディザレスΔΣ変調器は、さらに、第２のフィードバックループに存在する基準化したコードシーケンスからのゲインを定期的にキャンセルする第３の変調器フィードバックループを含む。第３の変調器フィードバックループは、基準化したコードシーケンスをフィルタリングし、基準化したコードシーケンスに基づき、フィルタしたゲイン信号を提供するように構成されたフィルタを含む。第２の加算回路は、ほぼゼロの静的誤差を提供するために、フィルタしたゲイン信号を受信して、変調器フィードバック信号の誤差を平均化するように構成される。
別の実施形態において、位相同期ループ（ＰＰＬ）回路は、基準信号とＰＬＬフィードバック信号との間の位相差を表す第１の信号を生成するように構成された位相周波数検出器（ＰＦＤ）と、ＰＤＦと通信しており、第１の信号に基づき、制御電圧を生成するように構成された調整回路と、調整回路と通信しており、制御電圧に基づき、出力信号を生成するように構成された電圧制御型発振器（ＶＣＯ）と、出力信号を受信し、ＰＬＬフィードバック信号の更新信号を生成するように構成された分周回路と、分周回路と通信しており、第１のディザレスΔΣ変調器からの誤差信号が第２のディザレスΔΣ変調器に入力される入力信号を含むように構成された複数のディザレスΔΣ変調器および加算回路を含むＭＡＳＨ変調器とを備える。各ディザレスΔΣ変調器は、入力信号および変調器フィードバック信号を結合することによって、第１の加算信号を提供するように構成された第１の加算回路と、第１の加算信号を量子化することによって、巡回コードシーケンスを生成するように構成された量子化回路と、第１の加算信号および巡回コードシーケンスを結合することによって、誤差信号を提供するように構成された第２の加算回路と、誤差信号をフィルタリングすることによって、変調器フィードバック信号を提供するように構成された第１のフィルタと、巡回コードシーケンスを受信することによって、基準化したコードシーケンスを提供するように構成されたゲイン素子とを含む。第２の加算回路はさらに、基準化したコードシーケンスを受信し、第１の加算信号と基準化したコードシーケンスを結合することによって、誤差信号を提供するように構成される。各ディザレスΔΣ変調器はさらに、基準化したコードシーケンスをフィルタリングし、基準化したコードシーケンスに基づき、フィルタしたゲイン信号を提供するように構成されたフィルタを含む。第２の加算回路はさらに、フィルタしたゲイン信号を基準化したコードシーケンスと第１の加算信号と巡回コードシーケンスとに結合することによって、誤差信号を提供するように構成される。
さらに別の実施形態において、無線装置は、無線周波数（ＲＦ）信号の受信を促進するように構成されたアンテナと、アンテナと通信しており、ＲＦ信号を処理するように構成された受信器と、受信器と通信するディザレスΔΣ変調器とを備える。ディザレスΔΣ変調器回路は、分周回路とＭＡＳＨ変調器とを有する位相同期ループ（ＰＬＬ）回路を含む。ＭＡＳＨ変調器は、複数のディザレスΔΣ変調器を含む。各ディザレスΔΣ変調器は、入力および変調器フィードバック信号を結合することによって、第１の加算信号を提供するように構成された第１の加算回路と、第１の加算信号を量子化することによって、巡回コードシーケンスを生成するように構成された量子化回路と、第１の加算信号と巡回コードシーケンスを結合することによって、誤差信号を提供するように構成された第２の加算回路と、誤差信号をフィルタリングすることによって、変調器フィードバック信号を提供するように構成された第１のフィルタと、巡回コードシーケンスを受信することによって、基準化したコードシーケンスを提供するように構成されたゲイン素子とを含む。第２の加算回路はさらに、基準化したコードシーケンスを受信するように構成される。
特定の実施形態は、巡回コードシーケンスを生成するように構成された多段ノイズシェーピング（ＭＡＳＨ）変調器に関する。ＭＡＳＨ変調器は、第１のディザレスΔΣ変調器と第２のディザレスΔΣ変調器とを含み、第１のディザレスΔΣ変調器と第２のディザレスΔΣ変調器とは、第１のディザレスΔΣ変調器から誤差信号が第２のディザレスデルタ変調器に入力される入力を含むように構成される。ディザレスΔΣ変調器の各々は、第１のフィードバックループと第２のフィードバックループとを含む。第２のフィードバックループは、加算回路と、第１のフィードバックループに小さな誤差信号を導入することによって、巡回コードシーケンスによるトーンの挙動を崩すように構成されたゲイン回路とを含む。一実施形態において、ディザレスΔΣ変調器の各々はさらに、第２のフィードバックループの小さな誤差信号を定期的にキャンセルすることによって、静的誤差を低減するように構成された第３のフィードバックループを含む。別の実施形態において、ＭＡＳＨ変調器はさらに、第２のΔΣ変調器の出力を遅延させ、少なくとも第１のΔΣ変調器からの出力と、第２のΔΣ変調器からの出力と、第２のΔΣ変調器からの遅延出力とを結合することによって、巡回コードシーケンスを提供するように構成された結合回路を含む。
多くの実施形態によれば、本開示は、位相同期ループ（ＰＰＬ）回路に関する。ＰＰＬ回路は、基準信号とＰＬＬフィードバック信号との間の位相差を表す第１の信号を生成するように構成された位相周波数検出器（ＰＦＤ）と、ＰＤＦと通信しており、第１の信号に基づき、制御電圧を生成するように構成された調整回路と、調整回路と通信しており、制御電圧に基づき、出力信号を生成するように構成された電圧制御型発振器（ＶＣＯ）と、出力信号を受信し、ＰＬＬフィードバック信号の更新信号を生成するように構成された分周回路と、分周回路と通信しており、巡回コードシーケンスを生成するように構成された多段ノイズシェーピング（ＭＡＳＨ）変調器とを備える。ＭＡＳＨ変調器は、第１のディザレスΔΣ変調器と第２のディザレスΔΣ変調器とを含み、第１のディザレスΔΣ変調器と第２のディザレスΔΣ変調器とは、第１のディザレスΔΣ変調器からの誤差信号が第２のディザレスΔΣ変調器に入力される入力を含むように構成される。ディザレスΔΣ変調器の各々は、巡回出力コードを提供し、第１のフィードバックループと、第１のフィードバックの巡回出力コードの基準化したコートを導入することによって、巡回出力コードによるトーンの挙動を崩すように構成されたゲイン回路を有する第２のフィードバックループとを含む。一実施形態において、ディザレスΔΣ変調器の各々は、第３のフィードバックループをさらに含む。第３のフィードバックループは、第２のフィードバックループの巡回出力コードの基準化したコードを定期的にキャンセルすることによって、静的誤差を低減するように構成されたフィルタを含む。別の実施形態において、ＰＬＬ回路は、第２のデルタシグマ変調器の出力を遅延させ、少なくとも第１のデルタシグマ変調器からの出力と、第２のデルタシグマ変調器からの出力と、第２のデルタシグマ変調器からの遅延出力とを結合することによって、巡回コードシーケンスを提供するように構成された結合回路を含む。さらなる実施形態において、各ディザレスΔΣ変調器は、入力および変調器フィードバック信号を結合することによって第１の加算信号を提供する構成された第１の加算回路と、第１の加算信号を量子化することによって巡回出力コードを生成するように構成された量子化回路とを含む。さらに別の実施形態において、各ディザレスΔΣ変調器は、第１の加算信号と巡回出力コードを結合することによって、誤差信号を提供するように構成された第２の加算回路と、巡回出力コードをフィルタリングすることによって、変調器フィードバック信号を提供するように構成された第１のフィルタとを含む。一実施形態において、各ディザレスΔΣ変調器は、巡回出力コードを基準化するように構成された第２のフィルタを備え、第２の加算回路は、第１加算信号と、巡回出力コードと、基準化した巡回出力コードとを結合することによって、誤差信号を提供するように構成されている。
さまざまな実施形態によれば、無線装置は、無線周波数（ＲＦ）信号の受信を促進するように構成されたアンテナと、アンテナと通信しており、ＲＦ信号を処理するように構成された受信器と、受信器と通信する周波数シンセサイザ回路とを備える。周波数シンセサイザ回路は、分周回路と、分周回路と通信しており、巡回コードシーケンスを生成するように構成された多段ノイズシェーピング（ＭＡＳＨ）変調器を有する位相同期ループ（ＰＬＬ）回路を含む。ＭＡＳＨ変調器は、第１のディザレスΔΣ変調器と第２のディザレスΔΣ変調器とを含み、第１のディザレスΔΣ変調器と第２のディザレスΔΣ変調器とは、第１のディザレスΔΣ変調器から誤差信号が第２のディザレスデルタ変調器に入力される入力を含むように構成される。ディザレスΔΣ変調器の各々は、第１のフィードバックループと第２のフィードバックループとを含む。第２のフィードバックループは、巡回出力コードの基準化したコードを第１のフィードバックループに導入することによって、巡回出力コードによるトーンの挙動を崩すように構成されたゲイン回路とを含む。一実施形態において、ディザレスΔΣ変調器の各々はさらに、第２のフィードバックループの巡回出力コードの基準化したコードを定期的にキャンセルすることによって、静的誤差を低減するように構成された第３のフィードバックループを含む。別の実施形態において、無線装置は、第２のΔΣ変調器の出力を遅延させ、少なくとも第１のΔΣ変調器からの出力と、第２のΔΣ変調器からの出力と、第２のΔΣ変調器からの遅延出力とを結合することによって、巡回コードシーケンスを提供するように構成された結合回路を含む。さらなる実施形態において、各ディザレスΔΣ変調器は、入力と変調器フィードバック信号を結合することによって、第１の加算信号を提供するように構成された第１の加算回路と、第１の加算信号を量子化することによって、巡回出力コードを生成するように構成された量子化回路とを含む。さらに別の実施形態において、各ディザレスΔΣ変調器はさらに、第１の加算信号と巡回出力コードを結合することによって、誤差信号を提供するように構成された第２の加算回路と、誤差信号をフィルタリングすることによって、変調器フィードバック信号を提供するように構成された第１のフィルタとを含む。別の実施形態において、各ディザレスΔΣ変調器はさらに、巡回出力コードを基準化するように構成された第２のフィルタを含み、第２の加算回路はさらに、第１の加算信号と、巡回出力コードと、基準化した巡回出力とを結合することによって、誤差信号を提供するように構成されている。
他の実施形態は、無線装置の周波数シンセサイザに設けられた位相同期ループ（ＰＬＬ）回路を動作させる方法に関する。この方法は、基準信号とＰＬＬフィードバック信号との間の位相差を表す第１の信号を生成するステップと、第１の信号に基づき、制御電圧を生成するステップと、制御電圧に基づき、出力信号を生成するステップと、出力信号と多段ノイズシェーピング（ＭＡＳＨ）変調器によって提供された巡回出力コードとに基づき、ＰＬＬフィードバック信号の更新信号を生成するステップとを備え、ＭＡＳＨ変調器は、複数のディザレスΔΣ変調器を含み、複数のディザレスΔΣ変調器は、第１のディザレスΔΣ変調器からの誤差信号が第２のディザレスΔΣ変調器に入力される入力信号を含むように構成され、ディザレスΔΣ変調器の各々は、巡回出力コードを提供し、第１のフィードバックループと第２のフィードバックループとを含み、第２のフィードバックループは、加算回路と、巡回出力コードによるトーンの挙動を崩すために、巡回出力コードの基準化したコードを第１のフィードバックループに導入するように構成されたゲイン回路とを含み、ディザレスΔΣ変調器の各々から出力された少なくとも巡回コードを結合することによって、巡回出力コードを生成するステップを備える。一実施形態において、ディザレスΔΣ変調器の各々は、第２のフィードバックループの巡回出力コードの基準化したコードを定期的にキャンセルすることによって、静的誤差を低減するように構成されたフィルタを備える第３のフィードバックループをさらに含む。別の実施形態において、方法は、第２のΔΣ変調器からの出力を遅延させるステップをさらに含む。さらなる実施形態において、方法は、少なくとも第１のΔΣ変調器からの出力と、第２のΔΣ変調器からの出力と、第２のΔΣ変調器からの遅延出力とを結合することによって、巡回コードシーケンスを提供するステップをさらに含む。さらに別の実施形態において、各ディザレスΔΣ変調器は、入力信号と変調器フィードバック信号とを結合することによって、第１の加算信号を提供し、第１の加算信号を量子化することによって、巡回出力コードを生成し、巡回出力コードを基準化し、第１の加算信号と巡回出力コードと基準化した巡回出力コードとを結合することによって、誤差信号を提供し、誤差信号をフィルタリングすることによって、変調器フィードバック信号を提供する。
特定の実施形態に従って、ΔΣ変調器を備えた位相同期ループ（ＰＬＬ）を概略に示す図である。 特定の実施形態に従って、図１のＰＬＬを実装することができる無線装置を示す図である。 いくつかの実施形態に従って、図１のＰＬＬを実装することができる、無線周波数（ＲＦ）受信信号の処理を促進する周波数シンセサイザを示す図である。 特定の実施形態に従って、フラクショナルＮ型ＰＬＬとして動作することができる例示的なＰＬＬ周波数シンセサイザを示す図である。 特定の実施形態に従って、図４の周波数シンセサイザに実装できるディザ素子を含む例示的な３次誤差フィードバック変調器（ＥＦＭ３）を示す図である。 特定の実施形態に従って、ディザ処理を有する３次誤差フィードバック変調器（ＥＦＭ３）およびディザ処理を有しない３次誤差フィードバック変調器（ＥＦＭ３）の出力コードシーケンスの高速フーリエ変換（ＦＦＴ）プロットを示す図である。 特定の実施形態に従って、ディザレス・シードレス誤差フィードバックに基づくフラクショナルＮ型周波数シンセサイザの実施形態を示す図である。 特定の実施形態に従って、図７の周波数シンセサイザに実装できる例示的３次ディザレス・シードレス誤差フィードバック変調器（ＤＳ−ＥＦＭ３）を示す図である。 特定の実施形態に従って、図５の３次誤差フィードバック変調器（ＥＦＭ３）の出力コードシーケンスおよび図８の３次ディザレス・シードレス誤差フィードバック変調器（ＤＳ−ＥＦＭ３）の出力コードシーケンスのＦＦＴプロットを示す図である。 特定の実施形態に従って、図５のディザ処理を有するＥＦＭ３含むＰＬＬ周波数シンセサイザおよび図８のＤＳ−ＥＦＭ３を含むＰＬＬ周波数シンセサイザの例示的な合成出力周波数を示すプロットである。 特定の実施形態に従って、例示的な１次誤差フィードバック変調器（ＥＦＭ１）を示す図である。 特定の実施形態に従って、例示的な１次ディザレス・シードレス誤差フィードバック変調器（ＤＳ−ＥＦＭ１）を示す図である。 特定の実施形態に従って、例示的な３次ディザレス・シードレスＭＡＳＨアーキテクチャ変調器（ＤＳ−ＭＡＳＨ１１１）を示す図である。 特定の実施形態に従って、図１３のＤＳ−ＭＡＳＨ１１１変調器のノイズ模擬出力性能を示す図である。 特定の実施形態に従って、５０％デューティ比で実現されたほぼゼロの静的誤差を有する例示的な３次ディザレス・シードレス誤差フィードバック変調器を示す図である。 特定の実施形態に従って、５０％デューティ比で実現されたほぼゼロの静的誤差を有する例示的な３次ディザレス・シードレスＭＡＳＨアーキテクチャ変調器（ＤＳ−ＭＡＳＨ１１１）を示す図である。
詳細な説明
いくつかの実施形態において、無線装置のような無線周波数（ＲＦ）装置は、位相同期ループ（phase-locked loop, ＰＬＬ）を備える周波数シンセサイザを含むことができる。図１は、基準信号を受信し、所望の出力周波数を有する出力信号を生成するように構成することができるＰＬＬ １００を概略に示している。このようなＰＬＬは、本明細書に記載された１つ以上の所望特徴を有するΔΣ変調器を含むことができる。
いくつかの実施形態において、本開示の１つ以上の特徴を有するＰＬＬは、無線装置のような無線周波数（ＲＦ）装置に実装されることができる。このような無線装置は、たとえば、携帯電話、スマートフォン、電話機能を有するまたは有しない携帯式無線装置、無線タブレットを含むことができる。無線装置に関連して本開示の１つ以上の特徴を説明するが、これらの特徴は、たとえば基地局を含む他のＲＦシステムに実装されることができることが理解されるであろう。
図２は、本明細書に記載された１つの特徴または有利な特徴を有する無線装置１１０の一例を概略に示している。図示の無線装置１１０は、ＲＦ信号の送信（ＴＸ）および／または受信（ＲＸ）を促進するように構成されたアンテナ１４０を含む。ＴＸ動作およびＲＸ動作は、デュプレクサ１３８を用いて同時に行うことができる。このように、二重機能および共通アンテナを有する構成を説明しているが、他の構成も可能である。
図示のように、受信信号は、デュプレクサ１３８および低雑音増幅器（ＬＮＡ）１３０を介して、アンテナ１４０から受信回路１２０にルーティングされる。送信の場合、図示のように、送信する予定の信号は、送信回路１２６によって生成され、電力増幅器（ＰＡ）１３６およびデュプレクサ１１８を介して、アンテナ１４０にルーティングされる。受信回路１２０および送信回路１２６は、同様の構成要素（たとえば、トランシーバ）の一部であってもよく、一部でなくてもよい。いくつかの実施形態において、無線装置１１０は、受信回路と送信回路の両方を含んでもよく、１つのみの回路（たとえば受信回路または送信回路）を含んでもよい。
図示の無線装置１１０は、位相同期ループ（ＰＬＬ）１００を有する周波数シンセサイザ回路１２２をさらに含む。このような回路（１２２）は、無線装置１１０に関連するＲＸ機能およびＴＸ機能のいずれか一方または両方に利点を提供するように、本明細書に記載された１つ以上の特徴を含むことができる。
図示のように、受信回路１２０、送信回路１２６および周波数シンセサイザ回路１２２は、ベースバンドサブシステム１１４と通信している。ベースバンドサブシステム１１４は、たとえば、無線装置１１０に関連する複数の操作を制御するように構成されたプロセッサ１１６と、データおよび実行可能な命令などを記憶するように構成されたメモリ１１８とを含むことができる。また、図示において、ベースバンドサブシステム１１４は、ユーザインターフェース１１２と通信しており、インターフェースを介して、無線装置１１０のさまざまな機能をユーザに与えることができる。
図２に示すように、周波数シンセサイザ１２２に関連する１つ以上の特徴のうち少なくとも一部は、ＲＦモジュール１０２に実装することができる。このようなモジュールは、複数の構成素子を収容するように構成された実装基板を含むことができる。モジュール１０２は、実装基板上に設けられた１つ以上の半導体ダイを含むことができる。１つ以上のダイは、周波数シンセサイザ１２２に関連するさまざまな機能を提供する回路の一部またはすべてを含むことができる。
図３は、１つ以上の周波数シンセサイザを無線装置の受信チェーンに実装することができる構成１５０の一例を示している。受信チェーンに関連して本開示の１つ以上の特徴を説明するが、これらの特徴は、無線装置の他の部分に実装されることができることが理解されるであろう。
アンテナ１４０で受信した信号は、所望の受信バンドを通過させるように構成された予備選択フィルタ１５２を通過させることができる。予備選択フィルタ１５２は、受信バンドをさらに分離するために、画像フィルタ１５６と連携して動作することができる。チャンネルの選択が受信チェーンのより下流側にしか行わないため、これらのフィルタの両方は、実質的に受信バンドの全体を通過させることができる。
低雑音増幅器（ＬＮＡ）１３０を実装して、入力信号をブーストすることができる。このようなＬＮＡは、できるだけ信号対雑音比（ＳＮＲ）を低減しながら、ゲインを提供するように構成されることができる。自動ゲイン制御（ＡＧＣ）回路１５４を設けることによって、無線装置は、広範囲の予期入力パワーレベルを処理することができる。たとえば、低パワーの入力信号は、高パワーの入力信号よりも、より大きなブーストを獲得することができる。
第１のミキサ１５８ａは、ＲＦチャネルをより低い周波数にダウンコンバートし、所望のチャンネルを特定の中間周波数（ＩＦ）に設定することができる。この特定のＩＦは、第１の周波数シンセサイザ１２２ａから第１のミキサ１５８ａに提供されることができる。
この段階では、すべての受信バンドおよびフィルタバンドは、ＩＦにダウンミックスされる。ＩＦフィルタ１６０は、受信バンドから所望のチャネルを分離するように構成されることができる。ＡＧＣ回路１６２を設けることによって、無線装置は、分離された所望のチャネルに関連する広範囲の予期入力パワーレベルを処理できる。
第２のミキサ１５８ｂは、上記の分離されたチャネル信号をベースバンド信号にダウンコンバートするように構成されることができる。所望のベースバンド周波数を生成して、第２のミキサ１５８ｂに提供するように構成された第２の周波数シンセサイザ１２２ｂは、このようなダウンコンバートを促進することができる。
ＡＧＣ回路１６４を設けることによって、無線装置は、第２のミキサ１５８ｂからの出力に関連した広範囲の予期入力パワーレベルを処理することができる。ベースバンドフィルタ１６６は、選択されたベースバンド周波数信号がアナログ−デジタル変換器（ＡＤＣ）１６８によってサンプリングされる前に、この信号をフィルタリングするように構成されることができる。ＡＤＣから生成されたデジタル信号は、ベースバンドサブシステムに伝送される（図３には示されていない）。
図３の信号処理構成例において、第１の周波数シンセサイザ１２２ａは、受信信号をＩＦ信号にダウンコンバートする処理を容易にするクロック信号を生成する。同様に、第２の周波数シンセサイザ１２２ｂは、ＩＦ信号をベースバンド信号にダウンコンバートする処理を容易にするクロック信号を生成する。
図１および２を参照して説明したように、周波数シンセサイザは、ＰＬＬを含むことができる。いくつかの実施形態において、ＰＬＬは、特定の周波数で出力を生成するように設計された負帰還制御システムとして実装されることができる。このような出力は、周波数シンセサイザの出力として利用される。
図４は、周波数シンセサイザ１２２の一部であり得るＰＬＬ回路４００の構成例を示している。図示のように、水晶発振器１７０は、１／Ｒ分周器１７４にクロック信号を出力する。１／Ｒ分周器１７４は、このクロック信号をＲで分周する（または水晶発振器１７０からのクロック信号の周波数をＲで乗算する）ことによって基準クロック信号を形成し、位相周波数検出器（ＰＦＤ）１７２に提供する。いくつかの実施形態において、ＰＦＤ １７２は、基準クロック信号の立上りエッジと（パス１９６の）フィードバック信号の立上りエッジを比較することによって、フィードバック信号が基準クロック信号に対して先頭しているかまたは遅延しているかを決定するように構成されることができる。
この比較に基づき、ＰＦＤ １７２は、位相誤差情報信号をチャージポンプ１７６に出力することができる。この位相誤差情報信号は、基準クロック信号に比べてフィードバック信号が遅すぎることを示すＵＰ信号または基準クロック信号に比べてフィードバック信号が速すぎることを示すＤＯＷＮ（ＤＮ）信号のいずれかであってもよい。位相誤差情報信号に応じて、チャージポンプ１７６は、基準信号とフィードバック信号との間の位相差に関連する電流を出力することができる。
上記チャージポンプからの電流は、キャパシタＣ１〜Ｃ３と抵抗Ｒ２およびＲ３とを備えるループフィルタ１８０に提供されることができる。ループフィルタ１８０は、チャージポンプからの電流を電圧制御型発振器（ＶＣＯ）１８４の駆動に適した電圧に変換するように構成されることができる。また、ループフィルタ１８０は、ＰＬＬ ４００のループ変動（たとえば、バンド幅、定着時間など）を制御するように構成されることができる。
いくつかの実施形態において、ＶＣＯ １８４は、ループフィルタ１８０からの駆動電圧に関連する周波数を有する信号を出力するように構成されることができる。ＶＣＯ １８４からの出力は、バッファ１８２によってバッファされる。
バッファされたＶＣＯの出力は、（１／Ｎ）分周回路１９２に供給される。分周回路１９２は、バッファされたＶＣＯ出力周波数を基準周波数に戻して分周するように構成されることができる。分周回路１９２からのフィードバック信号は、パス１９６を介してＰＦＤ １７２に帰還することによって、ＰＬＬループを完成する。
上記のフィードバックメカニズムによって、ＰＬＬ ４００の出力周波数を基準信号周波数の倍数である周波数に固定することができる。その倍数が整数（Ｎ）である場合、ＰＬＬ ４００は、整数Ｎ型ＰＬＬであると考えられる。分周回路１８８によって示されるように、その倍数が分数（１／Ｍ）である場合、ＰＬＬ ４００は、分数Ｎ型ＰＬＬであると考えられる。
また、図４は、フィードバックループと通信するΔΣ変調器（ＤＳＭ）５００を示している。本明細書に記載されたように、分周回路１９２を備える追加のフィードバックループとしてＤＳＭを構成することによって、ＰＬＬ ４００は、ΔΣに基づくフラクショナルＮ型周波数シンセサイザとして動作することができる。
いくつかの実施形態において、ＤＳＭ ５００は、どの整数値を用いてＶＣＯ出力信号の周波数を分周するように分周回路１９２を指示する信号を生成するように構成されることができる。一例として、ＰＬＬは、４０ＭＨｚの基準信号周波数を有しており、所望としては、２．４１ＧＨｚ周波数を有する信号を出力すると仮定する。このような構成は、６０．２５の分周比を必要とする。ＰＬＬがこの分周比を達成できる方法の１つは、３つの基準サイクルを６０で除算し、１つの基準サイクルを６１で除算することによって達成する。このパターンを反復することができる。各反復によって得られた平均分周値Ｎａｖｇは、予想通りに６０．２５となる。
上記例の場合、ＤＳＭ ５００は、６０または６１を用いて分周するように分周回路１９２を指示することができる。このようなディザ処理を２つの整数分周比の間に行うによって、整数除算しかできない分周回路であっても、分周回路１９２を実現することができる。したがって、このようなフラクショナルＮ型ＰＬＬ周波数シンセサイザ４００の出力周波数は、複数の整数分周値を平均化した結果になる。
フラクショナルＮ型ＰＬＬ周波数シンセサイザは、チャネルの間隔よりも大きい基準信号を合成するために使用される。これは、チャネルの間隔が規格ごとに異なるマルチバンドマルチ規格機械において重要である。式１は、基準周波数（ｆｒｅｆ）と分周器１８８の出力端で合成されたＶＣＯ周波数（ｆｖｃｏ）との関係を示している。
Figure 2016534627
式中、ｆｖｃｏは、合成されたＶＣＯ周波数であり、ｆｒｅｆは、基準周波数であり、Ｎおよびχ／Ｍはそれぞれ、分周値の整数部分および分数部分である。
いくつかのフラクショナルＮ型ＰＬＬ周波数シンセサイザ４００の実施形態は、高次多段ノイズシェーピング構造（ＭＡＳＨ）および図５に示された３次誤差フィードバック変調器（ＥＦＭ３）５００のような単一ループΔΣ変調器を使用して分周値列を生成し、生成した分周値列を平均化することによって、上述した必要な分周比を生成する。ＥＦＭ３ ５００は、分周比の巡回列を生成する有限状態機械を含む。これによって、巡回出力コードによる分数スプリアストーンが導入される。
図５に示された実施形態において、第１の加算回路５０２は、入力信号およびディザ素子５０４からのディザ処理信号を受信する。第２の加算回路５１４は、ディザ処理した入力信号およびフィードバック信号を受信する。量子化器５０６は、加算された信号を受信し、量子化した出力信号を出力する。３次フィードバックループ５０８は、第３の加算回路５１０と３次フィルタ５１２とを含む。第３の加算回路５１０は、加算信号と出力信号を受信し、誤差信号を生成する。フィルタ５１２は、この誤差信号を受信し、フィードバック信号を出力する。
一般に、ディザ処理およびまたはシード処理は、存在しているΔΣ分数スプールを軽減するために使用される。ディザ処理は、コードシーケンスをランダム化することによって、トーンの挙動を崩すことができるが、バンドに大きなノイズを追加してしまう。シード処理または初期条件の設定は、限られた一部のチャンネルに有用であり得る。シード処理技術によるランダム化は、入力に依存しており、殆どの周波数チャネルに存在しているすべての分数スプールを除去することができない。また、別の問題として、シード処理は、不要な静的周波数誤差を生成する。したがって、高性能の設備において、ディザ処理技術およびシード処理技術は、バンド内の雑音を著しく増加し、大きな周波数誤差を導入するため、有用にならない。
図６は、ディザ処理を有する典型的な３次誤差フィードバック変調器（ＥＦＭ３）およびディザ処理を有しない典型的な３次誤差フィードバック変調器（ＥＦＭ３）の出力コードシーケンスの高速フーリエ変換（ＦＦＴ）６００を示している。曲線６１０は、ディザ処理を行っていない周波数シンセサイザの変調出力を示し、曲線６２０は、ディザ処理を行った周波数シンセサイザの変調出力を示している。図６に示すように、（ディザ処理を行った）曲線６２０は、（ディザ処理を行っていない）曲線６１０に比べてより少ないスプリアス周波数を有するが、（ディザ処理を行った）曲線６２０のインバンドノイズは、（ディザ処理を行っていない）曲線６１０に比べて著しく高くなる。
ΔΣに基づくフラクショナルＮ型周波数シンセサイザ
図７は、周波数シンセサイザ１２２の一部であり得るディザレス・シードレスＥＦＭに基づくフラクショナルＮ型周波数シンセサイザ７００の実施形態を示している。図４を参照して上述したように、フラクショナルＮ型周波数シンセサイザ７００は、水晶発振器１７０と、１／Ｒ分周器１７４と、位相検出器１７２と、チャージポンプ１７６と、ループフィルタ１８０と、ＶＣＯ１８４と、バッファ１８２と、分周器１８８および１９２とを備える。また、周波数シンセサイザ７００は、ディザレス・シードレス誤差フィードバック変調器（ＤＳ−ＥＦＭ）８００を備える。図示の実施形態において、ＤＳ−ＥＦＭ ８００は、３次ディザレス・シードレス誤差フィードバック変調器（ＤＳ−ＥＦＭ３）８００である。ＤＳ−ＥＦＭ３ ８００は、フラクショナルＮ型スプリアストーンを除去するために、ディザ処理を使用しない。
図８は、フィードバックフィルタリングネットワークに加算される出力シーケンスを基準化したものを含む追加のフィードバックループを備える３次単一ループＥＦＭを含むＤＳ−ＥＳＭ３ ８００の実施形態を示している。
図８に示された実施形態において、第１の加算回路８０２は、入力信号およびフィードバック信号を受信し、これらを加算することによって、加算信号を生成する。量子化器８０６は、この加算信号を受信し、量子化した出力信号を出力する。３次フィードバックループ８０８は、第２の加算回路８１０と、追加のフィードバックループを含む３次フィルタ８１２とを備える。追加のフィードバックループは、ゲイン素子８２０と第３の加算回路８２２とを含む。
第２の加算回路８１０は、加算した信号および量子化した出力信号を受信し、誤差信号を生成する。ゲイン素子８２０は、量子化した出力信号を受信し、量子化した出力信号を基準化することによって、出力信号／出力シーケンスの基準化ものを生成する。フィルタ８１２は、誤差信号および出力信号／出力シーケンスの基準化ものを受信する。出力シーケンスの基準化ものは、第３の加算回路８２２でフィルタ８１２のフィードバックネットワークに追加される。追加のフィードバックは、出力信号／出力シーケンスの基準化もの基づき、分数スプリアストーンを崩すように、フィードバック信号に少量の誤差を追加する。
追加のフィードバックを有しないＤＳ−ＥＦＭ３ ８００の実施形態は、ディザ処理またはシード処理を使用しない場合、分数スプリアストーンに遭遇する。たとえば、図５に示されたＥＦＭ３ ５００の信号変換関数および雑音変換関数は、方程式（２）により示される。
Figure 2016534627
方程式１１および１２から容易に分かったのは、システムに導入された追加の誤差は、変調器のノイズシェーピング特性を影響しないほど小さいが、伝統の高次変調器５００のトーン挙動を継続的に崩すのに十分大きいことである。
図９は、図５に示された実施形態のディザ処理を含むＥＦＭ３ ５００の出力コードシーケンスおよび図８に示された実施形態のＤＳ−ＥＦＭ３ ８００の出力コードシーケンスのＦＦＴプロットを示す図である。曲線９１０は、ＤＳ−ＥＦＭ３ ８００のＦＦＴを示し、曲線９２０は、ディザ処理したＥＦＭ３ ５００のＦＦＴを示している。方程式２および１２を参照すると、ディザＥＦＭ３ ５００の信号変換関数およびノイズ変換関数とＤＳ−ＥＦＭ３ ８００の信号変換関数およびノイズ変換関数とは、ほぼ同様である。図９に示すように、ＤＳ−ＥＦＭ３ ８００の出力信号は、バンド外にスプリアストーンを有しておらず、ディザ処理したＥＦＭ３ ５００の出力信号と同様に、バンド内ノイズレベルに影響を与えない。
図１０は、図５のディザ処理を有するＥＦＭ３含むＰＬＬ周波数シンセサイザの例示的な合成出力周波数（曲線１１０２）および図８のＤＳ−ＥＦＭ３を含むＰＬＬ周波数シンセサイザの例示的な合成出力周波数（曲線１１０４）を示すプロット１０００である。ＤＳ−ＥＦＭ３の曲線１００４は、１００ＫＨｚ未満のオフセット周波数において優れたインバンドノイズ性能を示している。
ディザレス・シードレスＥＦＭの実施形態は、他の高次単一ループ変調器に実装されることができ、３次変調器に限定されるものではない。
図１１は、例示的な１次の誤差フィードバック変調器（ＥＦＭ１）１１００を示している。図示の実施形態において、第１の加算回路１１０２は、入力信号とフィードバック信号を受信し、加算信号を出力する。量子化器または量子化回路１１０４は、加算信号を受信し、量子化した出力信号を増幅器１１０６に出力する。第２の加算回路１１０８は、加算信号および増幅器１１０６からの増幅した出力信号を受信し、誤差信号を生成する。一実施形態において、第２の加算回路１１０８は、加算信号から増幅した出力信号を減算することによって、誤差信号を生成する。１次フィルタ１１１０は、誤差信号を受信し、誤差信号をフィルタリングし、フィードバック信号を出力する。
ディザレス・シードレスＭＡＳＨアーキテクチャ誤差フィードバック変調器
図１２は、フィードバックフィルタリングループに追加される出力シーケンスを基準化したものを含む追加のフィードバックループを備える図１１のＥＦＭ１ １１００を含む例示的なディザレス・シードレス１次誤差フィードバック変調器（ＤＳ−ＥＦＭ１）１２００を示している。追加のフィードバックループは、ゲイン素子１２２０を備える。ゲイン素子１２２０は、図１１に１１０４として示された量子化回路からの出力シーケンスを受信し、出力シーケンスの基準化ものを出力する。ゲイン素子１２２０からの出力は、加算回路１２２２でフィードバックフィルタリングループに追加される。
図１３は、３段のＤＳ−ＥＦＭ１１２００ａ、１２００ｂおよび１２００ｃおよび加算回路１３０２を備える多段ノイズシェーピング（ＭＡＳＨ）アーキテクチャを有する変調器１３００の実施形態を示している。この新しいアーキテクチャは、ＤＳ−ＭＡＳＨ１１１と呼ばれている。各段１２００ａ、１２００ｂ、１２００ｃは、図１２のＤＳ−ＥＦＭ１ １２００と同様に動作する。３段のＤＳ−ＥＦＭ１１２００ａ、１２００ｂおよび１２００ｃは、直列に接続される。よって、第１段のＤＳ−ＥＦＭ１１２００ａは、入力信号およびフィードバック信号を受信し、第１段加算信号を出力する。第１段の量子化器または量子化回路は、第１段加算信号を受信し、第１段量子化出力信号を第１段の増幅器に出力する。第１段の第２の加算回路は、第１段加算信号および第１段の増幅器からの第１段増幅出力信号を受信し、第１段誤差信号を生成する。第１段のゲイン素子は、第１段の量子化回路からの第１段出力シーケンスを受信し、第１段出力シーケンスの第１段基準化ものを出力する。第１段のゲイン素子１２２０の出力は、第１段誤差信号に結合され、第１段のフィルタに入力される。第１段のフィルタからのフィルタした出力信号は、ＤＳ−ＭＡＳＨ１１１変調器１３００の第１段用のフィードバック信号を含む。
第２段１２００ｂは、第１段１２００ａからの誤差信号および第２段からのフィードバック信号を受信し、第１段１２００ａと同様に動作する。同様に、第３段１２００ｃは、第２段１２００ｂからの誤差信号および第３段からのフィードバック信号を受信し、第１段１２００ａと同様に動作する。
加算回路１３０２は、第１の加算回路１３０４と、第２の加算回路１３０６と、第３の加算回路１３０８と、第１のフィルタ１３１０と、第２のフィルタ１３１２とを備える。第２のフィルタ１３１２は、第３段の量子化出力をフィルタリングする。第３の加算回路１３０８は、第３段の量子化出力信号と、第３段の量子化出力信号のフィルタリングした信号と、第２段の量子化出力信号とを合成することによって、第１の合成信号を生成する。第１のフィルタ１３１０は、第１の合成信号をフィルタリングする。第２の加算回路１３０６は、第１の合成信号と、第１の合成信号のフィルタリングした信号と、第１段の量子化出力信号とを合成することによって、第２の合成信号を生成する。第１の加算回路１３０４は、第２の合成信号およびＤＳ−ＭＡＳＨ１１１変調器１３００を備えたＰＬＬフィードバックループに設けられた分周回路からの出力を合成する。
図１２の１次ＤＳ−ＥＦＭ１ １２００を始め、ＤＳ−ＭＡＳＨ１１１ １３００の信号変換関数およびノイズ変換関数の数学的導出は、以下の通りである。
Figure 2016534627
図１４は、ＤＳ−ＭＡＳＨ１１１ １３００の実施形態の出力コードシーケンスのＦＦＴを示すプロット１４００である。図９および１４を参照すると、ＤＳ−ＭＡＳＨ１１１ １３００の模擬ノイズ出力性能は、ＤＳ−ＥＦＭ３ ８００の模擬ノイズ性能（曲線９１０）とほぼ同様である。
ゼロ静的周波数誤差
方程式１１および方程式２２を参照すると、ディザレス・シードレス誤差フィードバック変調器（ＤＳ−ＥＦＭ）構造とディザレス・シードレスＭＡＳＨ変調器（ＤＳ−ＭＡＳＨ）構造とは、非常に小さな静的誤差を提供する。この誤差は、無意味であり得る。しかしながら、ほぼゼロの静的周波数誤差を提供するために、ＤＳ−ＥＦＭおよびＤＳ−ＭＡＳＨの実施形態を修正することができる。１つおきのクロックサイクルのゲインｇをキャンセルするように変更することができる。
図１５は、ほぼゼロの静的誤差を有する３次ディザレス・シードレス誤差フィードバック変調器（ＤＳ−ＥＦＭ３）１５００の実施形態を示している。このゼロ静的誤差ＤＳ−ＥＦＭ３ １５００は、図８のＤＳ−ＥＦＭ３ ８００および追加のフィードバックループ１５０２を備える。フィードバックループ１５０２は、ゲイン素子８２０からの基準化した出力を受信し、フィルタしたゲイン信号を３次フィードバックループ８１２の加算回路８２２に出力するフィルタ１５０４を含む。
図１６は、ほぼゼロの静的誤差を有するディザレス・シードレスＭＡＳＨ変調器（ＤＳ−ＭＡＳＨ１１１）アーキテクチャ１６００の実施形態を示している。ＤＳ−ＭＡＳＨ１１１は、直列接続された３つの１次ＤＳ−ＥＦＭ１モジュレータ１６０４ａ、１６０４ｂおよび１６０４ｃを備え、３つの１次ＤＳ−ＥＦＭ１モジュレータ１６０４ａ、１６０４ｂおよび１６０４ｃは各々、静的誤差を低減するように構成されたフィルタ１６０６ａ、１６０６ｂおよび１６０６ｃを各々含む追加のフィードバックループを含む。ゼロ静的誤差ＤＳ−ＭＡＳＨ１１１ １６００は、加算回路１６０２をさらに備える。加算回路１６０２は、図１３の加算回路１３０２と同様であり、加算回路１３０２を参照して上述したように動作する。ＤＳ−ＥＦＭ１変調器１６０４ａ、１６０４ｂおよび１６０４ｃが１次変調器であり、ＤＳ−ＥＦＭ３変調器１５００が３次変調器であることを考慮すれば、ＤＳ−ＥＦＭ１変調器１６０４ａ、１６０４ｂおよび１６０４ｃは、上述した図１５のＤＳ−ＥＦＭ３変調器１５００と同様に動作する。
図１５および１６を参照して、ゲインｇをフィルタリングすることは、誤差をほぼゼロに平均化し、信号変換関数を近似１次に強制的にするため、絶対値がほぼゼロの静的誤差を提供する。ＤＳ−ＥＦＭ３ １５００のゼロ静的誤差およびＤＳ−ＭＡＳＨ１１１ １６００変調器のゼロ静的誤差の両方に対する周期的なゲインキャンセルの効果は、以下のように数学的に示される。すなわち、上述したように、方程式１１および方程式２２のδ＝ ０に設定すると、信号変換関数およびノイズ変換関数は、以下のようになる。
Figure 2016534627
方程式２６は、信号変換関数が時間に対して１次であることを示している。これによって、ほぼゼロの静的周波数誤差を提供する。
ゼロ周波数誤差を備えるまたは備えないディザレス・シードレスＥＦＭおよびディザレス・シードレスＭＡＳＨの実施形態は、他の高次ループ変調器に実装されることができ、１次または３次変調器に限定されるものではない。
本開示に説明されたさまざまな特徴のいずれかは、単独で本明細書に記載の利点をもたらすものではない。当業者には明らかであるように、本明細書に記載のさまざまな機能を組合わせて、変更してまたは省略してもよいことが理解されるであろう。本明細書に具体的に記載されたもの以外の組合せおよびサブ組合せは、当業者には明白であり、本開示の一部を形成することを意図している。本明細書は、さまざまなフローチャート、ステップおよび／または段階に関連して、さまざまな方法を記載している。理解すべきことは、多くの場合、特定のステップおよび／または段階を組合わせることによって、フローチャートに示された複数のステップおよび／または段階は、単一のステップおよび／または段階で実行することができることである。また、特定のステップおよび／または段階を別々に実行される追加のサブステップおよび／または段階に分割することができる。いくつかの例において、ステップおよび／または段階の順序を変更することができ、特定のステップおよび／または段階を完全に省略してもよい。また、本明細書に記載した方法は、開放型の方法であると理解すべきであり、本明細書に図示されたまたは記載されたものに別のステップおよび／または段階を追加することができる。
本明細書に記載のシステムおよび方法のいくつかの局面は、たとえば、コンピュータソフトウェア、ハードウェア、ファームウェア、またはコンピュータソフトウェア、ハードウェアおよびファームウェアの任意の組合わせを用いて、有利に実現されることができる。コンピュータソフトウェアは、コンピュータ可読媒体（たとえば、非一時的なコンピュータ可読媒体）に記憶されたコンピュータ実行可能コードを含むことができ、コンピュータ実行可能コードは、実行されると、本明細書に記載の機能を行う。いくつかの実施形態において、コンピュータ実行可能コードは、１つ以上の汎用コンピュータプロセッサによって実行される。当業者なら、本開示に照らして、汎用コンピュータ上で実行されるソフトウエアを用いて実装できる任意の特徴または機能は、ハードウェア、ソフトウェアまたはファームウェアの異なる組合わせを用いて実装できることを理解できるであろう。たとえば、集積回路の組合わせを使用して、このようなモジュールをハードウェアに完全に実装することができる。代替的にまたは追加的に、汎用コンピュータの代わりに、本明細書に記載の特定の機能を実行するように設計された専用コンピュータを用いて、このような特徴または機能を完全にまたは部分的に実現することができる。
本明細書に記載のいずれかのコンピューティング装置の代わりに、複数の分散コンピューティング装置を使用することができる。このような分散コンピューティング装置を使用する実施形態において、１つのコンピューティング装置の機能が（たとえば、ネットワークを介して）分散され、よって、いくつかの機能が分散型コンピューティング装置の各々に実行される。
いくつかの実施形態は、方程式、アルゴリズムおよび／またはフローチャートを参照して説明された。これらの方法は、１つ以上のコンピュータ上で実行可能なコンピュータプログラム命令を使用して実現されることができる。これらの方法は、コンピュータプログラム製品として別々に実現されてもよく、装置またはシステムの構成要素として実装されてもよい。この点で、各方程式、アルゴリズム、ブロックまたはフローチャートのステップ、およびこれらの組合わせは、コンピュータ可読プログラムコードロジックに具体化された１つ以上のコンピュータプログラム命令を含むハードウェア、ファームウェアおよび／またはソフトウェアによって実現され得る。理解されるように、このようなコンピュータプログラム命令を汎用コンピュータまたは専用コンピュータ、または他のプログラム可能な処理装置を含むがこれに限定されない１つ以上のコンピュータに搭載することによりある機械を形成することによって、これらのコンピュータまたは他のプログラム可能な処理装置上で実行されるコンピュータプログラム命令は、方程式、アルゴリズムおよび／またはフローチャートに指定された機能を実現する。また、理解すべきことは、各方程式、アルゴリズムおよび／またはフローチャートに示されたブロック、およびこれらの組合わせは、専用ハードウェアに基づくコンピュータシステムにより実現されてもよく、専用ハードウェアおよびコンピュータ可読プログラムコードロジック手段の組合わせによって実現されてもよい。
また、コンピュータ可読プログラムコードロジックとして具現化されたコンピュータプログラム命令を、特定の方法で機能するように１つ以上のコンピュータまたは他のプログラム可能な処理装置を指示することができるコンピュータ可読メモリ（たとえば、非一時的なコンピュータ可読媒体）に記憶することができ、よって、コンピュータ可読メモリに記憶された命令は、フローチャートのブロックに指定された機能を実現することができる。また、一連の操作ステップを１つ以上のコンピュータまたは他のプログラム可能なコンピューティング装置上で実行させるように、コンピュータプログラム命令を１つ以上のコンピュータまたは他のプログラム可能なコンピューティング装置上に搭載することによって、コンピュータ実装プロセスを生成することができ、これによって、コンピュータまたは他のプログラム可能なコンピューティング装置上で実行される命令は、方程式、アルゴリズムおよび／またはフローチャートのブロックに指定された機能を実現するためのステップを提供することができる。
本明細書に記載された方法およびタスクの一部または全部は、コンピュータシステムによって完全自動化で実行されることができる。いくつかの場合において、コンピュータシステムは、ネットワークを介して通信および相互動作する複数の別個のコンピュータまたはコンピューティング装置（たとえば、物理的なサーバ、ワークステーションまたはストレージアレイ）を含み、説明した機能を実行することができる。各々のコンピューティング装置は、一般的には、メモリまたは他の非一時的なコンピュータ可読記憶媒体または装置に記憶されたプログラム命令またはプログラムモジュールを実行するプロセッサ（または複数のプロセッサ）を含む。本明細書に開示されるさまざまな機能は、プログラム命令で実現されることができる。代替的には、開示された機能の一部またはすべては、コンピュータシステムのアプリケーション専用回路（たとえば、ＡＳＩＣまたはＦＰＧＡ）で実現されることができる。コンピュータシステムが複数のコンピューティング装置を含む場合、必要ではないが、これらのピューティング装置を同一の場所に配置することができる。固体メモリチップおよび／または磁気ディスクのような物理的な記憶装置を別の状態に形質転換することによって、開示された方法およびタスクの結果を永続的に記憶することができる。
文脈上明らかに別段の意味を有する場合を除き、明細書および特許請求の範囲に亘って、「備える」および「含む」などの用語は、排他的または網羅的な意味ではなく、包括的な意味、すなわち、「〜を含むがこれらに限定されない」という意味で解釈されるべきである。「結合される」という用語は、一般的に本明細書に使用される場合、２つ以上の要素が直接に接続されるまたは１つ以上の中間要素を介して接続されることを指す。また、「本明細書に」、「本明細書の上方」、「本明細書の下方」および類似意味を有する用語は、本願に使用される場合、本願の特定の部分ではなく本願の全体を指す。文脈上可能な限り、上記の詳細な説明に単数または複数で使用された単語は、各々複数または単数の意味を含むことができる。「または」という用語は、２つ以上の項目のリストを指す場合、リスト内のいずれかの項目、リスト内のすべての項目、およびリスト内の項目の任意組合わせを含むように解釈される。「例示的」という用語は、本明細書に排他的に使用される場合、「例示、事例または図示として機能する」ことを意味する。本明細書に「例示的」として記載された任意の実現例は、必ずしも他の実現例よりも好ましいまたは有利であると解釈されるべきではない。
本開示は、本明細書に示された実現例に限定されるものではない。本開示に記載の実現例に対するさまざまな修正は、当業者には容易に明らかであり、本明細書に定義された一般的な原理は、本開示の精神または範囲から逸脱することなく他の実現例に適用することができる。本明細書に記載された本発明の教示は、他の方法およびシステムに適用されることができ、上記の方法およびシステムに限定されない。上述のさまざまな実施形態の要素および作用を組合わせることによって、さらなる実施形態を提供することができる。したがって、本明細書に記載の新規な方法およびシステムは、他のさまざまな形で実現されることができ、本明細書に記載の方法およびシステムに対するさまざまな省略、置換および変更は、本開示の精神から逸脱することなく行うことができる。添付の特許請求の範囲およびそれらの均等物は、本開示の範囲および精神内に含まれるこのような形態または修正を網羅することを意図している。

Claims (40)

  1. 巡回出力コードを生成するように構成されたディザレスΔΣ変調器であって、
    前記ディザレスΔΣ変調器は、フィードバックフィルタリングネットワークを備え、
    前記フィードバックフィルタリングネットワークは、第１のフィードバックループと、第２のフィードバックループとを含み、
    前記第２のフィードバックループは、加算回路と、前記巡回出力コードによるトーンの挙動を崩すために、小さな誤差信号を前記第１のフィードバックループに導入するように構成されたゲイン回路とを含む、ディザレスΔΣ変調器。
  2. 前記フィードバックフィルタリングネットワークは、第３のフィードバックループをさらに含み、
    前記第３のフィードバックループは、静的誤差を低減するために、前記第２のフィードバックループに存在する前記小さな誤差信号を定期的にキャンセルするように構成されたフィルタを含む、請求項１に記載のディザレスΔΣ変調器。
  3. 位相同期ループ（ＰＰＬ）回路であって、
    位相周波数検出器（ＰＦＤ）を備え、前記位相周波数検出器は、基準信号とＰＬＬフィードバック信号との間の位相差を表す第１の信号を生成するように構成され、
    調整回路を備え、前記調整回路は、前記ＰＦＤと通信しており、前記第１の信号に基づき、制御電圧を生成するように構成され、
    電圧制御型発振器（ＶＣＯ）を備え、前記電圧制御型発振器は、前記調整回路と通信しており、前記制御電圧に基づき、出力信号を生成するように構成され、
    分周回路を備え、前記分周回路は、前記出力信号を受信し、前記ＰＬＬフィードバック信号の更新信号を生成するように構成され、
    ディザレスΔΣ変調器を備え、前記ディザレスΔΣ変調器は、前記分周回路と通信しており、フィードバックフィルタリングネットワークを備え、前記フィードバックフィルタリングネットワークは、第１のフィードバックループと第２のフィードバックループとを含み、前記第２のフィードバックループは、前記巡回出力コードによるトーンの挙動を崩すために、小さな誤差信号を前記第１のフィードバックループに導入するように構成されたゲイン回路を含む、ＰＬＬ回路。
  4. 前記第１のフィードバックループは、前記分周回路からの出力および変調器フィードバック信号に基づき、第１の加算信号を提供するように構成された第１の加算回路と、前記第１の加算信号を量子化することによって、前記巡回出力コードを生成するように構成された量子化回路と、前記第１の加算信号および前記巡回出力コードを結合することによって、第２の加算信号を提供するように構成された第２の加算回路と、前記第２の加算信号をフィルタリングすることによって、前記変調器フィードバック信号を提供するように構成された第１のフィルタとを含む、請求項３に記載のＰＬＬ回路。
  5. 前記第２のフィードバックループは、前記巡回出力コードを受信し、基準化した出力コードを提供するように構成されたゲイン素子を含み、
    前記第２の加算回路は、前記基準化した出力コードを前記第１の加算信号および前記巡回出力コードに結合することによって、前記第２の加算信号を提供するようにさらに構成される、請求項４に記載のＰＬＬ回路。
  6. 前記ディザレスΔΣ変調器は、前記第２のフィードバックループに存在する前記基準化した出力コードからのゲインを定期的にキャンセルする第３のフィードバックループをさらに含み、
    前記第３のフィードバックループは、前記基準化した出力コードを受信し、前記基準化した出力コードに基づき、フィルタしたゲイン信号を提供するように構成された第２のフィルタを含み、
    前記第２の加算回路は、ディザレスΔΣ変調器がほぼゼロの静的誤差を提供するように、前記変調器フィードバック信号の誤差を平均化するために、前記フィルタしたゲイン信号を受信するようにさらに構成される、請求項５に記載のＰＬＬ回路。
  7. 前記第２のフィルタは、遅延素子を含む、請求項６に記載のＰＬＬ回路。
  8. 無線装置であって、
    アンテナを備え、前記アンテナは、無線周波数（ＲＦ）信号の受信を促進するように構成され、
    受信器を備え、前記受信器は、前記アンテナと通信しており、前記ＲＦ信号を処理するように構成され、
    周波数シンセサイザを備え、前記周波数シンセサイザ回路は、前記受信器と通信しており、位相同期ループ（ＰＬＬ）回路を含み、前記位相同期ループ回路は、分周回路と、前記分周回路と通信しており、フィードバックフィルタリングネットワークを含むディザレスΔΣ変調器とを有し、前記フィードバックフィルタリングネットワークは、第１のフィードバックループと第２のフィードバックループとを含み、前記第２のフィードバックループは、前記巡回出力コードによるトーンの挙動を崩すために、小さな誤差信号を前記第１のフィードバックループに導入するように構成されたゲイン回路を含む、無線装置。
  9. 前記第１のフィードバックループは、前記分周回路からの出力および変調器フィードバック信号に基づき、第１の加算信号を提供するように構成された第１の加算回路と、前記第１の加算信号を量子化することによって、前記巡回出力コードを生成するように構成された量子化回路と、前記第１の加算信号および前記巡回出力コードを結合することによって、第２の加算信号を提供するように構成された第２の加算回路と、前記第２の加算信号をフィルタリングすることによって、前記変調器フィードバック信号を提供するように構成された第１のフィルタとを含む、請求項８に記載の無線装置。
  10. 前記第２のフィードバックループは、前記巡回出力コードを受信し、基準化した出力コードを提供するように構成されたゲイン素子を含み、
    前記第２の加算回路は、前記基準化した出力コードを前記第１の加算信号および前記巡回出力コードと結合することによって、前記第２の加算信号を提供するようにさらに構成される、請求項９に記載の無線装置。
  11. 前記ディザレスΔΣ変調器は、前記第２のフィードバックループに存在する前記基準化した出力コードからのゲインを定期的にキャンセルする第３のフィードバックループをさらに含み、
    前記第３のフィードバックループは、前記基準化した出力コードを受信し、前記基準化した出力コードに基づき、フィルタしたゲイン信号を提供するように構成された第２のフィルタを含み、
    前記第２の加算回路は、ディザレスΔΣ変調器がほぼゼロの静的誤差を提供するように、前記変調器フィードバック信号の誤差を平均化するために、前記フィルタしたゲイン信号を受信するようにさらに構成される、請求項１０に記載の無線装置。
  12. 前記第２のフィルタは、遅延素子を含む、請求項１１に記載の無線装置。
  13. 無線装置の周波数シンセサイザに設けられた位相同期ループ（ＰＬＬ）回路を動作させる方法であって、
    基準信号とＰＬＬフィードバック信号との間の位相差を表す第１の信号を生成するステップと、
    前記第１の信号に基づき、制御電圧を生成するステップと、
    前記制御電圧に基づき、出力信号を生成するステップと、
    前記出力信号と前記巡回出力コードの更新信号を提供する変調器フィードバックループを含むディザレスΔΣ変調器によって提供された巡回出力コードとに基づき、前記ＰＬＬフィードバック信号の更新信号を生成するステップとを備え、
    前記巡回出力コードによるトーンの挙動を崩すために、小さな誤差信号を前記変調器フィードバックループに導入するステップとを備える、方法。
  14. 前記出力信号および変調器フィードバック信号に基づき、分割された信号を結合することによって、第１の加算信号を提供するステップをさらに含む、請求項１３に記載の方法。
  15. 前記第１の加算信号を量子化することによって、前記巡回出力コードを生成するステップをさらに含む、請求項１４に記載の方法。
  16. 前記巡回出力コードを基準化するステップをさらに含む、請求項１５に記載の方法。
  17. 前記方法は、前記第１の加算信号と前記巡回出力コードと前記基準化した巡回出力コードとを結合することによって、第２の加算信号を提供するステップをさらに含み、前記基準化した巡回出力コードは、前記小さな誤差信号を形成する、請求項１６に記載の方法。
  18. 前記第２の加算信号をフィルタリングすることによって、前記変調器フィードバック信号を提供するステップをさらに含む、請求項１７に記載の方法。
  19. 前記基準化した巡回出力コードをフィルタリングすることによって、フィルタしたゲイン信号を提供するステップと、
    前記第１の加算信号と、前記巡回出力コードと、前記基準化した巡回出力コードと、フィルタしたゲイン信号とを結合することによって、前記第２の加算信号を提供するステップとをさらに含む、請求項１８に記載の方法。
  20. 前記フィルタしたゲイン信号は、前記巡回出力コードからのゲインを周期的にキャンセルすることによって、静的誤差を低減する、請求項１９に記載の方法。
  21. 巡回コードシーケンスを生成するように構成された多段ノイズシェーピング（ＭＡＳＨ）変調器であって、
    前記ＭＡＳＨ変調器は、第１のディザレスΔΣ変調器と、第２のディザレスΔΣ変調器とを備え、
    前記第１のディザレスΔΣ変調器と前記第２のディザレスΔΣ変調器とは、前記第１のディザレスΔΣ変調器からの誤差信号が前記第２のディザレスΔΣ変調器に入力される入力信号を含むように構成され、
    前記ディザレスΔΣ変調器の各々は、第１のフィードバックループと、第２のフィードバックループとを含み、
    前記第２のフィードバックループは、加算回路と、前記巡回コードシーケンスによるトーンの挙動を崩すために、小さな誤差信号を前記第１のフィードバックループに導入するように構成されたゲイン回路とを含む、ＭＡＳＨ変調器。
  22. 前記ディザレスΔΣ変調器の各々は、前記第２のフィードバックループの前記小さな誤差信号を定期的にキャンセルすることによって、静的誤差を低減するように構成されたフィルタを備える第３のフィードバックループをさらに含む、請求項２１に記載のＭＡＳＨ変調器。
  23. 前記ＭＡＳＨ変調器は、前記第２のΔΣ変調器からの出力を遅延させ、少なくとも前記第１のΔΣ変調器からの出力と、前記第２のΔΣ変調器からの前記出力と、前記第２のΔΣ変調器からの前記遅延出力とを結合することによって、前記巡回コードシーケンスを提供するように構成された結合回路をさらに含む、請求項２１に記載のＭＡＳＨ変調器。
  24. 位相同期ループ（ＰＰＬ）回路であって、
    位相周波数検出器（ＰＦＤ）を備え、前記位相周波数検出器は、基準信号とＰＬＬフィードバック信号との間の位相差を表す第１の信号を生成するように構成され、
    調整回路を備え、前記調整回路は、前記ＰＤＦと通信しており、前記第１の信号に基づき、制御電圧を生成するように構成され、
    電圧制御型発振器（ＶＣＯ）を備え、前記電圧制御型発振器は、前記調整回路と通信しており、前記制御電圧に基づき、出力信号を生成するように構成され、
    分周回路を備え、前記分周回路は、前記出力信号を受信し、前記ＰＬＬフィードバック信号の更新信号を生成するように構成され、
    多段ノイズシェーピング（ＭＡＳＨ）変調器を備え、前記ＭＡＳＨ変調器は、前記分周回路と通信しており、巡回コードシーケンスを生成するように構成され、前記ＭＡＳＨ変調器は、第１のディザレスΔΣ変調器と第２のディザレスΔΣ変調器とを備え、前記第１のディザレスΔΣ変調器と前記第２のディザレスΔΣ変調器とは、前記第１のディザレスΔΣ変調器からの誤差信号が前記第２のディザレスΔΣ変調器に入力される入力信号を含むように構成され、前記ディザレスΔΣ変調器の各々は、巡回出力コードを提供するように構成され、第１のフィードバックループと第２のフィードバックループとを含み、前記第２のフィードバックループは、前記巡回出力コードによるトーンの挙動を崩すために、前記巡回出力コードの基準化したコードを前記第１のフィードバックループに導入するように構成されたゲイン回路を含む、ＰＬＬ回路。
  25. 前記ディザレスΔΣ変調器の各々は、前記第２のフィードバックループの前記巡回出力コードの前記基準化したコードを定期的にキャンセルすることによって、静的誤差を低減するように構成されたフィルタを備える第３のフィードバックループを含む、請求項２４に記載のＰＬＬ回路。
  26. 前記ＭＡＳＨ変調器は、前記第２のΔΣ変調器からの出力を遅延させ、少なくとも前記第１のΔΣ変調器からの出力と、前記第２のΔΣ変調器からの前記出力と、前記第２のΔΣ変調器からの前記遅延出力とを結合することによって、前記巡回コードシーケンスを提供するように構成された結合回路をさらに含む、請求項２４に記載のＰＬＬ回路。
  27. 各ディザレスΔΣ変調器は、前記入力信号および変調器フィードバック信号を結合することによって、第１の加算信号を提供するように構成された第１の加算回路と、前記第１の加算信号を量子化することによって、前記巡回出力コードを生成するように構成された量子化回路とを含む、請求項２４記載のＰＬＬ回路。
  28. 各ディザレスΔΣ変調器は、前記第１の加算信号および前記巡回出力コードを結合することによって、前記誤差信号を提供するように構成された第２の加算回路と、前記誤差信号をフィルタリングすることによって、前記変調器フィードバック信号を提供するように構成された第１のフィルタとをさらに含む、請求項２７に記載のＰＬＬ回路。
  29. 各ディザレスΔΣ変調器は、前記巡回出力コードを基準化するように構成された第２のフィルタをさらに含み、
    前記第２の加算回路は、前記第１の加算信号と、前記巡回出力コードと、前記基準化した巡回出力コードとを結合することによって、前記誤差信号を提供するようにさらに構成される、請求項２８に記載のＰＬＬ回路。
  30. 無線装置であって、
    アンテナを備え、前記アンテナは、無線周波数（ＲＦ）信号の受信を促進するように構成され、
    受信器を備え、前記受信器は、前記アンテナと通信しており、前記ＲＦ信号を処理するように構成され、
    周波数シンセサイザを備え、前記周波数シンセサイザ回路は、前記受信器と通信しており、分周回路と多段ノイズシェーピング（ＭＡＳＨ）変調器とを有する位相同期ループ（ＰＬＬ）回路を含み、前記ＭＡＳＨ変調器は、前記分周回路と通信しており、巡回コードシーケンスを生成するように構成され、前記ＭＡＳＨ変調器は、第１のディザレスΔΣ変調器と、第２のディザレスΔΣ変調器とを備え、前記第１のディザレスΔΣ変調器と前記第２のディザレスΔΣ変調器とは、前記第１のディザレスΔΣ変調器からの誤差信号が前記第２のディザレスΔΣ変調器に入力される入力を含むように構成され、前記ディザレスΔΣ変調器の各々は、第１のフィードバックループと第２のフィードバックループとを含み、前記第２のフィードバックループは、前記巡回出力コードによるトーンの挙動を崩すために、前記巡回出力コードの基準化したコードを前記第１のフィードバックループに導入するように構成されたゲイン回路とを含む、無線装置。
  31. 前記ディザレスΔΣ変調器の各々は、前記第２のフィードバックループの前記巡回出力コードの前記基準化したコードを定期的にキャンセルすることによって、静的誤差を低減するように構成されたフィルタを備える第３のフィードバックループを含む、請求項３０に記載の無線装置。
  32. 前記ＭＡＳＨ変調器は、前記第２のΔΣ変調器からの出力を遅延させ、少なくとも前記第１のΔΣ変調器からの出力と、前記第２のΔΣ変調器からの前記出力と、前記第２のΔΣ変調器からの前記遅延出力とを結合することによって、前記巡回コードシーケンスを提供するように構成された結合回路をさらに含む、請求項３０に記載の無線装置。
  33. 各ディザレスΔΣ変調器は、前記入力および変調器フィードバック信号を結合することによって、第１の加算信号を提供するように構成された第１の加算回路と、前記第１の加算信号を量子化することによって、前記巡回出力コードを生成するように構成された量子化回路とを含む、請求項３０に記載の無線装置。
  34. 各ディザレスΔΣ変調器は、前記第１の加算信号および前記巡回出力コードを結合することによって、前記誤差信号を提供するように構成された第２の加算回路と、前記誤差信号をフィルタリングすることによって、前記変調器フィードバック信号を提供するように構成された第１のフィルタとをさらに含む、請求項３３の無線装置。
  35. 各ディザレスΔΣ変調器は、前記巡回出力コードを基準化するように構成された第２のフィルタをさらに含み、
    前記第２の加算回路は、前記第１の加算信号と、前記巡回出力コードと、前記基準化した巡回出力コードとを結合することによって、前記誤差信号を提供するようにさらに構成される、請求項３４の無線装置。
  36. 無線装置の周波数シンセサイザに設けられた位相同期ループ（ＰＬＬ）回路を動作させる方法であって、
    基準信号とＰＬＬフィードバック信号との間の位相差を表す第１の信号を生成するステップと、
    前記第１の信号に基づき、制御電圧を生成するステップと、
    前記制御電圧に基づき、出力信号を生成するステップと、
    前記出力信号と多段ノイズシェーピング（ＭＡＳＨ）変調器によって提供された巡回出力コードとに基づき、前記ＰＬＬフィードバック信号の更新信号を生成するステップとを備え、前記ＭＡＳＨ変調器は、複数のディザレスΔΣ変調器を含み、前記複数のディザレスΔΣ変調器は、第１のディザレスΔΣ変調器からの誤差信号が第２のディザレスΔΣ変調器に入力される入力信号を含むように構成され、前記ディザレスΔΣ変調器の各々は、巡回出力コードを提供し、第１のフィードバックループと第２のフィードバックループとを含み、前記第２のフィードバックループは、加算回路と、前記巡回出力コードによるトーンの挙動を崩すために、前記巡回出力コードの基準化したコードを前記第１のフィードバックループに導入するように構成されたゲイン回路とを含み、
    前記ディザレスΔΣ変調器の各々から出力された少なくとも前記巡回コードを結合することによって、前記巡回出力コードを生成するステップを備える、方法。
  37. 前記ディザレスΔΣ変調器の各々は、前記第２のフィードバックループの前記巡回出力コードの前記基準化したコードを定期的にキャンセルすることによって、静的誤差を低減するように構成されたフィルタを備える第３のフィードバックループをさらに含む、請求項３６に記載の方法。
  38. 前記第２のΔΣ変調器からの出力を遅延させるステップをさらに含む、請求項３６に記載の方法。
  39. 少なくとも前記第１のΔΣ変調器からの出力と、前記第２のΔΣ変調器からの前記出力と、前記第２のΔΣ変調器からの前記遅延出力とを結合することによって、前記巡回コードシーケンスを提供するステップをさらに含む、請求項３８に記載の方法。
  40. 各ディザレスΔΣ変調器は、前記入力信号と変調器フィードバック信号とを結合することによって、第１の加算信号を提供し、前記第１の加算信号を量子化することによって、前記巡回出力コードを生成し、前記巡回出力コードを基準化し、前記第１の加算信号と前記巡回出力コードと基準化した巡回出力コードとを結合することによって、前記誤差信号を提供し、前記誤差信号をフィルタリングすることによって、前記変調器フィードバック信号を提供する、請求項３９に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020515156A (ja) * 2017-03-20 2020-05-21 ブルー ダニューブ システムズ， インク．Ｂｌｕｅ Ｄａｎｕｂｅ Ｓｙｓｔｅｍｓ， Ｉｎｃ． 高精度高周波位相加算器

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9231606B2 (en) 2013-08-20 2016-01-05 Skyworks Solutions, Inc. Dither-less error feedback fractional-N frequency synthesizer systems and methods
ES2837124T3 (es) * 2016-12-19 2021-06-29 Ericsson Telefon Ab L M Sistemas y métodos para conmutar osciladores de cristal de referencia para un transceptor de un dispositivo inalámbrico
US10541707B2 (en) * 2017-07-24 2020-01-21 University College Cork, Nui, Cork Apparatus for reducing wandering spurs in a fractional-N frequency synthesizer
US10560111B2 (en) * 2017-08-30 2020-02-11 University College Cork-National University Of Ireland, Cork Nested cascaded mixed-radix digital delta-sigma modulator
CN107800505B (zh) * 2017-11-08 2019-03-08 浙江大学 一种高效导频的通信系统及其波形产生和跟踪方法
US10863518B2 (en) * 2017-11-22 2020-12-08 Mediatek Inc. Method for handling interference in Bluetooth device having other wireless technology
US10432214B2 (en) 2017-12-27 2019-10-01 Mediatek Inc. Apparatus for applying different transfer functions to code segments of multi-bit output code that are sequentially determined and output by multi-bit quantizer and associated delta-sigma modulator
US11010136B2 (en) 2018-02-08 2021-05-18 Novatek Microelectronics Corp. Random bit stream generator and method thereof
CN108566200A (zh) * 2018-04-27 2018-09-21 上海顺久电子科技有限公司 一种分频器控制器电路、锁相环及芯片
US10972121B2 (en) 2018-12-20 2021-04-06 Viavi Solutions Inc. System and method for signal resampling
CN110190847B (zh) * 2019-04-26 2023-06-02 西安邮电大学 一种应用于频率合成器的小数n分频电路及方法
US11316550B2 (en) 2020-01-15 2022-04-26 Skyworks Solutions, Inc. Biasing of cascode power amplifiers for multiple power supply domains
US11121718B1 (en) 2020-08-12 2021-09-14 Analog Devices International Unlimited Company Multi-stage sigma-delta analog-to-digital converter with dither
TWI831018B (zh) * 2021-06-11 2024-02-01 陳乃慶 可與手杖連接的腳架
US12021542B2 (en) * 2022-03-03 2024-06-25 Texas Instruments Incorporated Device, system, and method for intra-package electromagnetic interference suppression
US11955979B2 (en) * 2022-06-08 2024-04-09 Apple Inc. Partial-fractional phase-locked loop with sigma delta modulator and finite impulse response filter

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0715340A (ja) * 1993-03-22 1995-01-17 Motorola Inc 改善されたトーン除去機能を有するシグマ・デルタ変調器およびその方法
JP2008098859A (ja) * 2006-10-10 2008-04-24 Advantest Corp シグマデルタ変調器およびフラクショナル周波数シンセサイザ

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9103777D0 (en) * 1991-02-22 1991-04-10 B & W Loudspeakers Analogue and digital convertors
US5323157A (en) * 1993-01-15 1994-06-21 Motorola, Inc. Sigma-delta digital-to-analog converter with reduced noise
FI96649C (fi) * 1994-06-07 1996-07-25 Fincitec Oy Ylinäytteistetty korkeamman asteluvun modulaattori
US5648779A (en) * 1994-12-09 1997-07-15 Advanced Micro Devices, Inc. Sigma-delta modulator having reduced delay from input to output
WO1997037433A1 (en) 1996-03-28 1997-10-09 Lars Risbo Conversion of a pcm signal into a upwm signal
US6023184A (en) * 1997-07-03 2000-02-08 Lucent Technologies Inc. Converter providing digital scaling and mixing
US5986512A (en) 1997-12-12 1999-11-16 Telefonaktiebolaget L M Ericsson (Publ) Σ-Δ modulator-controlled phase-locked-loop circuit
US6920182B2 (en) 2001-01-09 2005-07-19 Microtune (Texas), L.P. Delta-sigma modulator system and method
US6768435B2 (en) * 2001-11-13 2004-07-27 National University Of Singapore Bandpass sigma-delta modulator
US6677876B1 (en) * 2002-08-27 2004-01-13 Motorola, Inc. Differential sigma-delta DAC with dynamic spectral shaping
US6765520B1 (en) * 2003-04-21 2004-07-20 Texas Instruments Incorporated Method and circuit for jamming digital filter while resetting delta sigma modulator
JP3830924B2 (ja) * 2003-07-04 2006-10-11 松下電器産業株式会社 縦続型デルタシグマ変調器
US7561635B2 (en) * 2003-08-05 2009-07-14 Stmicroelectronics Nv Variable coder apparatus for resonant power conversion and method
GB2413043B (en) * 2004-04-06 2006-11-15 Wolfson Ltd Clock synchroniser and clock and data recovery apparatus and method
US20050266805A1 (en) * 2004-05-28 2005-12-01 Jensen Henrik T Digital delta sigma modulator and applications thereof
US7068110B2 (en) 2004-06-28 2006-06-27 Silicon Laboratories Inc. Phase error cancellation
WO2006024317A1 (de) 2004-09-02 2006-03-09 Infineon Technologies Ag Sigma-delta-analog-digital-wandler für eine xdsl-multistandard-eingangsstufe
US7321634B2 (en) * 2004-12-17 2008-01-22 Verigy (Singapore) Pte. Ltd. Method and apparatus for variable sigma-delta modulation
US7365580B2 (en) * 2005-01-21 2008-04-29 Snowbush Inc. System and method for jitter control
EP1732229B1 (en) * 2005-06-09 2009-10-21 STMicroelectronics S.r.l. Single-loop switched-capacitors analog-to-digital sigma-delta converter
US7277032B2 (en) * 2005-10-21 2007-10-02 Realtek Semiconductor Corp. Low-pass filter based delta-sigma modulator
US7616142B1 (en) * 2006-04-27 2009-11-10 Marvell International Ltd. Sigma-delta modulated analog-to-digital converter having a changeable coefficient
WO2008041216A1 (en) 2006-10-04 2008-04-10 University College Cork - National University Of Ireland, Cork; A sigma-delta modulator
TW200828825A (en) * 2006-10-27 2008-07-01 Realtek Semiconductor Corp Method and apparatus to reduce internal circuit errors in a multi-bit delta-sigma modualtor
US7460046B2 (en) * 2006-12-22 2008-12-02 Infineon Technologies Ag Sigma-delta modulators
US7764134B2 (en) * 2007-06-14 2010-07-27 Silicon Laboratories Inc. Fractional divider
US7522079B1 (en) * 2007-09-06 2009-04-21 National Semiconductor Corporation Sigma-delta modulator with DAC resolution less than ADC resolution and increased tolerance of non-ideal integrators
US7564391B2 (en) * 2007-11-28 2009-07-21 Texas Instruments Incorporated Sigma delta modulator summing input, reference voltage, and feedback
US7554391B1 (en) * 2008-01-11 2009-06-30 Freescale Semiconductor, Inc. Amplifier having a virtual ground and method thereof
US7889012B2 (en) * 2008-05-06 2011-02-15 Hittite Microwave Corporation System and method for cycle slip prevention in a frequency synthesizer
WO2010117466A1 (en) * 2009-04-10 2010-10-14 Hittite Microwave Corporation Fractional-n frequency synthesizer having reduced fractional switching noise
US9680498B2 (en) * 2009-06-26 2017-06-13 Syntropy Systems, Llc Sampling/quantization converters
US7961129B2 (en) 2009-08-12 2011-06-14 Infineon Technologies Ag Coupled delta-sigma modulators
US7986190B1 (en) * 2009-10-30 2011-07-26 Pmc-Sierra, Inc. Jitter attenuation with a fractional-N clock synthesizer
KR20110088901A (ko) 2010-01-29 2011-08-04 삼성전자주식회사 기준 클럭 발생소자의 주파수 옵셋을 보상하는 주파수 합성기를 갖는 통신 시스템 및 주파수 옵셋의 보상방법
US8193845B2 (en) * 2010-07-06 2012-06-05 Microchip Technology Incorporated Binary-weighted delta-sigma fractional-N frequency synthesizer with digital-to-analog differentiators canceling quantization noise
JP2012044500A (ja) * 2010-08-20 2012-03-01 Sony Corp Σδ変換器
US8344921B2 (en) * 2010-11-04 2013-01-01 Mediatek Inc. Sigma-delta modulator with SAR ADC and truncater having order lower than order of integrator and related sigma-delta modulation method
US8665127B2 (en) * 2010-12-08 2014-03-04 National Semiconductor Corporation Σ-Δ difference-of-squares RMS to DC converter with multiple feedback paths
WO2012141656A1 (en) 2011-04-11 2012-10-18 Agency For Science, Technology And Research Analog-to-digital converter
US8400340B2 (en) * 2011-07-18 2013-03-19 Texas Instruments Incorporated Achieving high dynamic range in a sigma delta analog to digital converter
US8514118B2 (en) * 2011-09-23 2013-08-20 Silicon Laboratories Inc. Sigma-delta modulation with reduction of spurs using a dither signal
US8653869B2 (en) 2011-10-20 2014-02-18 Media Tek Singapore Pte. Ltd. Segmented fractional-N PLL
US8970412B2 (en) * 2011-10-25 2015-03-03 Invensense, Inc. Signal quantization method and apparatus and sensor based thereon
CN103107806B (zh) * 2011-11-14 2017-09-15 深圳市锐迪芯电子有限公司 一种低杂谱Sigma‑Delta小数‑N锁相环
CN102420614B (zh) * 2011-11-22 2013-10-02 北京大学 Sigma-Delta调制器及包含其的Sigma-Delta模数转换器
US8816724B2 (en) * 2011-12-16 2014-08-26 University College Cork—National University of Ireland, Cork Nested digital delta-sigma modulator
TWI492545B (zh) * 2012-09-14 2015-07-11 Univ Nat Chiao Tung 具有增益校正之鎖相迴路、用於鎖相迴路之增益量測方法、校正方法及抖動量測方法
US8664989B1 (en) * 2013-02-07 2014-03-04 Cirrus Logic, Inc. Method to increase frequency resolution of a fractional phase-locked loop
US9225507B1 (en) * 2013-06-04 2015-12-29 Pmc-Sierra Us, Inc. System and method for synchronizing local oscillators
US9231606B2 (en) 2013-08-20 2016-01-05 Skyworks Solutions, Inc. Dither-less error feedback fractional-N frequency synthesizer systems and methods
CN206075869U (zh) 2016-08-31 2017-04-05 江苏中利集团股份有限公司 一种阻燃热塑性弹性体耐扭曲电缆

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0715340A (ja) * 1993-03-22 1995-01-17 Motorola Inc 改善されたトーン除去機能を有するシグマ・デルタ変調器およびその方法
JP2008098859A (ja) * 2006-10-10 2008-04-24 Advantest Corp シグマデルタ変調器およびフラクショナル周波数シンセサイザ

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
FRANCO MALOBERTI, EDOARDO BONIZZONI, ANTONIO SURANO: "Time Variant Digital Sigma-Delta Modulator for Fractional-N Frequency Synthesizers", RADIO-FREQUENCY INTEGRATION TECHNOLOGY,2009. RFIT 2009. IEEEINTERNATIONAL SYMPOSIUM ON, JPN6017039280, 2009, pages 111 - 114 *
VICTOR RODOLFO GONZALEZ-DIAZ, ALDO PENA-PEREZ, FRANCO MALOBERTI: "Fractional Frequency Synthesizers With Low Order Time-Variant Digital Sigma-Delta Modulator", IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS I:REGULAR PAPERS, vol. 59, no. 5, JPN6017039282, May 2012 (2012-05-01), pages 969 - 978 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020515156A (ja) * 2017-03-20 2020-05-21 ブルー ダニューブ システムズ， インク．Ｂｌｕｅ Ｄａｎｕｂｅ Ｓｙｓｔｅｍｓ， Ｉｎｃ． 高精度高周波位相加算器
JP7295803B2 (ja) 2017-03-20 2023-06-21 ブルー ダニューブ システムズ， インク． 高精度高周波位相加算器
US11962273B2 (en) 2017-03-20 2024-04-16 Nec Advanced Networks, Inc. Precision high frequency phase adders

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