JP4938885B2 - デジタルｒｆ変換器及びそのｒｆ変換方法 - Google Patents

Description

本発明はデジタルＲＦ変換器及びそのＲＦ変換方法に関し、特に、基底帯域のデジタル信号を高周波帯域のアナログ信号に変調するデジタルＲＦ変換器及びＲＦ変換方法に関する。

一般的なアナログ基盤のＲＦ（ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ）送信器によると、デジタルアナログ変換器（ｄｉｇｉｔａｌ ａｎａｌｏｇ ｃｏｎｖｅｒｔｅｒ、ＤＡＣ）が複数のデジタルビットを有するインフェイズ（ｉｎ−Ｐｈａｓｅ、Ｉ）信号とクォドラチャー（ｑｕａｄｒａｔｕｒｅ、Ｑ）信号を各々Ｉ及びＱアナログ信号に変換する。デジタル信号は固有のイメージ成分を有するが、このイメージ成分がＤＡＣのサンプリング周波数の倍数で発生してＩ及びＱアナログ信号に現れる。従って、低域通過フィルタ（ｌｏｗ Ｐａｓｓ ｆｉｌｔｅｒ、ＬＰＦ）がＩ及びＱアナログ信号からイメージ成分を除去する。

続いて、ＬＰＦを通過したＩ及びＱアナログ信号はミキサーによってＩ及びＱ局部発振信号と掛けてＲＦ信号に上向き変換された後に足し合わせる。上向き変換されたＲＦ信号はＲＦ帯域通過フィルタ（ｂａｎｄ Ｐａｓｓ ｆｉｌｔｅｒ、ＢＰＦ）によってミキサーの非線形特性により発生した不必要な波又は雑音が除去される。ＢＰＦを通過したＲＦ信号は送信器出力電力の規格に合うように増幅器から増幅された後、デュプレクサ／スィッチを経てアンテナに伝送される。

斯かるＲＦ送信器はアナログ回路が持つ根本的な問題点がある。即ち、アナログ回路の場合、非線形性及び素子間のマッチング特性がよくないので送信器の全体性能が低下する。特に、温度及び工程変化による性能低下が生じる。そして、信号の周波数帯域幅が増加するほどＬＰＦの半導体直積回路の設計が難しくなる。また、小型、薄型化により半導体素子の線幅が減少し、電源電圧が低くなるほどＬＰＦを設計する際、設計規格に合わせることが難しい。なお、ＬＰＦ、ＤＡＣ等をアナログ回路で具現するとき、面積が大きくなる短所もある。

韓国公開特許第２００９−００５２１４６号公報

本発明が解決しようとする課題はＲＦ送信器の性能を改善できるデジタル変換器及びデジタル変換方法を提供することである。

本発明の一つの特徴によると、デジタル入力信号をＲＦ信号に変換するデジタルＲＦ変換器が提供される。前記デジタルＲＦ変換器はＲＦ信号を出力する差動形態の第１及び第２ＲＦ出力端子、差動スィッチ、少なくとも一つのデジタル遅延素子列、前置プロセッサ、複数の電流源、そして、前記複数の電流源に各々対応する複数の第１スィッチを含む。前記差動スィッチは発振信号に応じて第１及び第２ノードを前記第１及び第２ＲＦ出力端子に選択的に接続し、前記少なくとも一つのデジタル遅延素子列は前記デジタル入力信号に該当する入力ビットを順に遅延して複数の単位ビットを出力する。前記前置プロセッサは前記少なくとも一つのデジタル遅延素子列の出力を加算し、前記複数の第１スィッチは前記複数の電流源の中で前記前置プロセッサの加算値に対応する個数の電流源の電流を前記第１及び第２ノードの中で何れか一つに伝達する。

前記前置プロセッサは前記複数の第１スィッチを各々制御する複数の制御信号を生成し、前記複数の制御信号の中で前記加算値に対応する個数の制御信号は第１スィッチをオンさせる値を有し、残りの制御信号は第１スィッチをオフさせる値を有する。

前記デジタルＲＦ変換器は、前記複数の電流源に各々対応し、前記加算値の正負により前記第１及び第２ノードの中で前記加算値に対応する個数の電流源の電流が伝達されるノードを選択する複数の第２スィッチをさらに含む。この際、前記前置プロセッサは前記複数の第２スィッチを各々制御する複数の制御信号を生成し、前記加算値が正である場合、前記制御信号は前記第１ノードを選択する値を有し、前記加算値が負である場合、前記制御信号は前記第２ノードを選択する値を有する。

前記少なくとも一つのデジタル遅延素子列は、直列に連結され、１ビットの前記入力ビットを順に遅延する複数のデジタル遅延素子を含む。

前記少なくとも一つのデジタル遅延素子列は複数のデジタル遅延素子列を含む。また、各デジタル遅延素子列は、直列に連結され、１ビットの入力ビットを順に遅延する複数のデジタル遅延素子を含む。この場合、前記デジタルＲＦ変換器はＬビットの前記デジタル入力信号をＭ個の単位ビットに変換するエンコーダをさらに含み、前記Ｍ個の単位ビットが各々前記複数のデジタル遅延素子列の前記入力ビットに入力され、前記ＬとＭは２以上の正数である。

本発明の他の特徴によると、デジタルＲＦ変換器からデジタル入力信号をＲＦ信号に変換するＲＦ変換方法が提供される。前記ＲＦ変換方法は、前記デジタル入力信号に該当する入力ビットを順に遅延する段階と、順に遅延されて出力される複数の単位ビットを加算する段階と、加算値に対応する電流を第１及び第２ノードの中で何れか一つのノードに伝達する段階と、そして、発振信号に応じて前記何れか一つのノードを前記第１及び第２ＲＦ出力端子の中で何れか一つに連結してＲＦ信号を出力する段階を含む。

本発明のまた他の特徴によると、基底帯域のデジタル信号をＲＦ信号に変換して送信するＲＦ送信器が提供される。前記ＲＦ送信器は変調器及びデジタルＲＦ変換器を含む。前記変調器は前記基底帯域のデジタル信号を変調してデジタル入力信号を出力する。前記デジタルＲＦ変換器は前記デジタル入力信号に該当する入力ビットを順に遅延して複数の単位ビットを出力し、前記複数の単位ビットの加算値に該当する電流を差動形態の第１及び第２ＲＦ出力端子の中で何れか一つに伝達してＲＦ信号を出力する。

本発明の一実施形態によると、量子化雑音を除去してＲＦ送信器の性能を改善できる。他の実施形態によると、ＲＦ経路に伝達される総電流量に対応する電流源だけ用いて不必要な電力消耗を防止できる。また他の実施形態によると、スィッチを通じてＲＦ周波数帯域に雑音が伝達されることを防止できる。

本発明の一実施形態によるＲＦ送信器のブロック図である。 ＤＲＦＣの一つの例を示す概略図。 ＤＳＭの出力と出力雑音を示す図。 図２のＤＲＦＣの出力と出力雑音を示す図。 ＤＲＦＣの他の例を示す図。 図５のＤＲＦＣの出力と出力雑音を示す図。 本発明の一実施形態によるＤＲＦＣを示す図。 本発明の一実施形態によるＤＲＦＣの異なる例を示す図。 本発明の一実施形態によるＤＲＦＣの前置プロセッサを示す図。

添付した図面を参考にして、本発明の実施形態を詳しく説明する。しかし、本発明は様々な異なる形態で具現できるので実施形態によって限定されてはいけない。そして、図面に於いては、本発明を明確にするため説明と関係ない部分は省略し、明細書に於いてある部分がある構成要素を“含む”と言う意味は、特別に制限がない限り異なる構成要素を除外することではなく、異なる構成要素をさらに含むことを意味する。

以下に、本発明の実施形態によるデジタルＲＦ変換器及びそのＲＦ変換方法、そして、ＲＦ送信器について図面を参考にして詳しく説明する。

図１は本発明の一実施形態によるＲＦ送信器のブロック図である。

図１を参考にすると、ＲＦ送信器はデルタシグマ変調器（ｄｅｌｔａ ｓｉｇｍａ ｍｏｄｕｌａｔｏｒ、ＤＳＭ）１１、１２及びデジタルＲＦ変換器（ｄｉｇｉｔａｌ ｔｏ ＲＦ ｃｏｎｖｅｒｔｅｒ、ＤＲＦＣ)２１、２２、局部発振器３０、クォドラチャー発振信号発生器４０及び加算器５０を含む。

ＤＳＭ１１、１２は各々有限個のビットを有する基底帯域のＩ及びＱデジタル信号をデルタシグマ変調して単位ビット（即ち、１ビット）又は基底帯域のＩ及びＱデジタル信号のビット数より少ない個数のビットを有するＩ及びＱデジタル信号を出力する。ＤＳＭ１１、１２はデルタシグマ変調を用いて信号帯域の量子化雑音を自分のサンプリング周波数近所に形象化する。

ＤＲＦＣ２１、２２は各々Ｉ及びＱ発振信号ＬＯ＿Ｉ、ＬＯ＿Ｑに応じてＤＳＭ１１、１２の出力信号をＩ及びＱアナログＲＦ信号に上向き変換する。局部発振器３０は発振信号ＬＯを生成し、クォドラチャー発振信号発生器４０は発振信号ＬＯからＩ発振信号ＬＯ＿ＩとＱ発振信号ＬＯ＿Ｑを生成して各々ＤＲＦＣ２１、２２に伝達する。

加算器５０はＤＲＦＣ２１から出力されるＩアナログＲＦ信号とＤＲＦＣ２２からのＱアナログＲＦ信号を加算してアナログＲＦ信号を出力する。

前記生成されたＲＦ信号は必要である場合、ＲＦＢＰＦ（図示せず）に入力されて不必要な波と雑音が除去され、増幅器を通じて電力が調節される。そして、ＲＦ信号はデュプレクサ（ｄｕｐｌｅｘｅｒ）／スィッチを経て送信アンテナに伝送される。

図２はＤＲＦＣの一つの例を示す概略図であり、図３はＤＳＭの出力と出力雑音を示す図面であり、図４は図２のＤＲＦＣの出力と出力雑音を示す図面である。

図２を参考にすると、ＤＲＦＣ２１ａはスィッチ２１２、２１４、電流スィッチ２２０、インバータ２３０、電流源２４０及び正負のＲＦ出力端子ＲＦ＋、ＲＦ−を含む。

スィッチ２１２、２１４は局部発振器からの発振信号ＬＯ＿Ｉに対して差動スィッチとして動作する。スィッチ２１２、２１４の一端子はＲＦ負荷２５０に差動形態で連結されている正の出力端子ＲＦ＋と負の出力端子ＲＦ−をスイッチングする。例えば、スィッチ２１２の一端子は発振信号ＬＯ＿Ｉの高電圧に応じて正の出力端子ＲＦ＋に連結され、発振信号ＬＯ＿Ｉの低電圧に応じて負の出力端子ＲＦ−に連結され、スィッチ２１４はスィッチ２１２と反対に動作する。このために、インバータ２３０から発振信号ＬＯ＿Ｉを反転させてスィッチ２１４に伝達する。ＲＦ負荷２５０は電圧源（図示せず）と二つの出力端子ＲＦ＋、ＲＦ−を各々連結する負荷（例えば、抵抗）を含む。二つの出力端子ＲＦ＋、ＲＦ−は二つの外部負荷（図示せず）を通じて連結され、この連結経路がＲＦ経路になる。

二つのスィッチ２１２、２１４の他の端子は各々二つのノードＮ＋、Ｎ−に連結され、二つのノードＮ＋、Ｎ−は電流スィッチ２２０を通じて電流源２４０に選択的に連結される。例えば、電流スィッチ２２０はＤＳＭ１１の‘１’の出力ビットに応じて正のノードＮ＋を電流源２４０に連結し、ＤＳＭ１１の‘−１’の出力ビットに応じて負のノードＮ−を電流源２４０に連結する。

このように、ＤＳＭ１１の出力１ビットによって電流源２４０の電流が二つのノードＮ＋、Ｎ−の中で何れか一つにスイッチングされ、発振信号ＬＯ＿Ｉの電圧によって二つのノードＮ＋、Ｎ−の中で何れか一つに伝達された電流が二つの出力端子ＲＦ＋、ＲＦ−の中で何れか一つにスイッチングされることにより、ＤＲＦＣ２１ａはＤＳＭ１１の出力１ビットをアナログＲＦ信号に上向き変換できる。

一方、ＤＳＭ１１の出力を周波数スペクトル上で分析すると出力が１ビットであるので量子化雑音がとても大きい。図３に示したように、ＤＳＭ１１の特性により量子化雑音の大部分は信号帯域０〜ｆＢＷ／２に分布しなく、ＤＳＭ１１のサンプリング周波数ｆｓ周辺に多く分布する。従って、サンプリング周波数ｆｓを高めると、信号帯域の雑音特性を改善できる。しかし、電力消耗及びデジタル回路の動作速度の制限によってサンプリング周波数を無制限に高めることができないので、送受信器の性能低下を防ぎ、雑音による性能劣化を防ぐためにＤＳＭ１１の量子化雑音を除去することが好ましい。図２のＤＲＦＣ２１ａのようにＤＳＭ１１の量子化雑音を除去しない場合、図４に示したようにＤＳＭ１１の量子化雑音が発振信号ＬＯ＿Ｉによるスイッチング動作によってＲＦ周波数帯域に変換される。図４でｆＬＯは発振信号ＬＯ＿Ｉの周波数である。

図５はＤＲＦＣ２１ｂの他の例を示す図面であり、図６は図５のＤＲＦＣの出力と出力雑音を示す図面である。

図５を参考にすると、ＤＲＦＣ２１ｂは図２のＤＲＦＣ２１ａとは異なって、電流スィッチ２２０の代わりにＤＳＭ１１の出力に連結されている有限インパルス応答（ｆｉｎｉｔｅ ｉｍｐｕｌｓｅ ｒｅｓｐｏｎｓｅ、ＦＩＲ）フィルタ２６０を含む。

ＦＩＲフィルタ２６０は一般的なデジタルＦＩＲフィルタで加算器をアナログ回路に替えた混成モードＦＩＲフィルタであり、デジタル遅延素子列２６２_０〜２６２_Ｎ＋１と複数の電流スィッチ２６４_０〜２６４_Ｎを含む。デジタル遅延素子列２６２_０〜２６２_Ｎ＋１はＤＳＭ１１の出力に直列に連結される複数のデジタル遅延素子２６２_０〜２６２_Ｎ＋１を含む。各デジタル遅延素子２６２_０〜２６２_Ｎは入力を遅延して隣接したデジタル遅延素子２６２_１〜２６２_Ｎ＋１に出力する。この際、デジタル遅延素子２６２_０〜２６２_Ｎ＋１はデジタルサンプリング周波数の周期だけ入力を遅延させる。複数の電流スィッチ２６４_０〜２６４_Ｎの一端子は各々複数のデジタル遅延素子２６２_０〜２６２_Ｎの出力Ｄ_０〜Ｄ_Ｎに応じて二つのノードＮ＋、Ｎ−に選択的に連結され、他の端子は各々複数の電流源２４０_０〜２４０_Ｎに連結される。これによって、各電流スィッチ２６４_０〜２６４_Ｎは対応する電流源２４０_０〜２４０_Ｎの電流を二つのノードＮ＋、Ｎ−の中で何れか一つにスイッチングする。そうすると、デジタル遅延素子２６２_０〜２６２_Ｎの出力Ｄ_０〜Ｄ_Ｎによって各ノードＮ＋、Ｎ−では自分と連結される電流源２４０_０〜２４０_Ｎの電流を足し合わせてＦＩＲフィルタの機能が具現され、デジタル遅延素子２６２_０〜２６２_Ｎ＋１の個数によりＦＩＲフィルタの特性が変更される。

この場合、デジタル遅延素子２６２_０〜２６２_Ｎの出力Ｄ_０〜Ｄ_Ｎの周波数スペクトルは図３に示したように量子化雑音がサンプリング周波数付近に多く分布するが、ＲＦ周波数帯域の周波数スペクトルはＦＩＲフィルタの特性により量子化雑音が除去された形態で現れる。

一般的に、ＤＳＭ１１ａの１ビット出力は＋１と−１を交互に有する確率が高い。

そうすると、デジタル遅延素子２６２_０〜２６２_Ｎの出力Ｄ_０〜Ｄ_Ｎも＋１と−１を交互に有するので、電流源２４０_０〜２４０_Ｎから供給される電流の大きさが同じであれば、二つのノードＮ＋、Ｎ−にも同じ大きさの電流が供給される。そして、ノードＮ＋、Ｎ−は発振信号ＬＯ＿Ｉによって出力端子ＲＦ＋、ＲＦ−に交互に連結されるので、二つの出力端子ＲＦ＋、ＲＦ−にも同じ大きさの電流が伝達される。この場合、外部負荷を通じて出力端子ＲＦ＋、ＲＦ−に連結されているＲＦ経路に流れる総差動電流量は０になるが、電流源２４０_０〜２４０_Ｎの電流は継続して流れるので不必要な電流消耗が発生する。なお、デジタル遅延素子２６２_０〜２６２_Ｎの出力Ｄ_０〜Ｄ_Ｎが＋１と−１を交互に有する場合、ＲＦ経路の電流が０であっても、実際に半導体回路に具現されると、電流スィッチ２６４_０〜２６４_Ｎが理想的に駆動しないので電流スィッチ２６４_０〜２６４_Ｎを通じてＲＦ周波数帯域に雑音が伝達される。

図７及び図８は各々本発明の一実施形態によるＤＲＦＣ２１ｃ、２１ｄを概略的に示す図面である。

図７を参考にすると、ＤＲＦＣ２１ｃは図５のＤＲＦＣ２１ｂとは異なって、デジタル前置プロセッサ２７０と複数の遮断スィッチ２８０_０〜２８０_Ｎをさらに含む。

デジタル前置プロセッサ２７０はデジタル遅延素子２６２_０〜２６２_Ｎの出力Ｄ_０〜Ｄ_Ｎを受信して電流スィッチ２６４_０〜２６４_Ｎと遮断スィッチ２８０_０〜２８０_Ｎを動作させるための制御信号Ｐ_０〜Ｐ_Ｎ、Ｓ_０〜Ｓ_Ｎを生成する。詳しくは、デジタル前置プロセッサ２７０はデジタル遅延素子２６２_０〜２６２_Ｎの出力Ｄ_０〜Ｄ_ＮからＲＦ経路に伝達される総電流量を計算し、計算した総電流量だけ電流源２４０_０〜２４０_Ｎから供給できるように制御信号Ｐ_０〜Ｐ_Ｎ、Ｓ_０〜Ｓ_Ｎを決める。一つの例として、デジタル前置プロセッサ２７０はデジタル遅延素子２６２_０〜２６２_Ｎの出力Ｄ_０〜Ｄ_Ｎの総合（総和）を計算し、総合に該当する個数の電流源２４０_０〜２４０_ＮからだけノードＮ＋、Ｎ−に電流が伝達されるよう制御信号Ｓ_０〜Ｓ_Ｎを決める。なお、デジタル前置プロセッサ２７０は総合が正である場合は正のノードＮ＋だけ電流が伝達され、総合が負である場合は負のノードＮ−だけ電流が伝達されるよう制御信号Ｐ_０〜Ｐ_Ｎを決める。そして、総合が０である場合はノードＮ＋、Ｎ−に伝達される電流が０であるので、総合が正又は負である場合と同様に制御信号Ｐ_０〜Ｐ_Ｎを決めたり異なる形態で制御信号Ｐ_０〜Ｐ_Ｎを決めたりする。

遮断スィッチ２８０_０〜２８０_Ｎは制御信号Ｓ_０〜Ｓ_Ｎに応じてオン又はオフされる。例えば、対応する制御信号が‘１’である場合にオンされ、対応する制御信号が‘０’である場合にオフされる。

一つの例として、Ｎが３であり、Ｄ_０＝−１、Ｄ_１＝１、Ｄ_２＝１、Ｄ_３＝１であると、ＲＦ経路に伝達される総電流量は２×Ｉになるので（ここで、Ｉは一つの電流源によってＲＦ経路に伝達される電流量）、デジタル前置プロセッサ２７０は制御信号Ｐ_０〜Ｐ_３を‘１’に、制御信号Ｓ_０、Ｓ_１を‘１’に、制御信号Ｓ_２、Ｓ_３を‘０’に決める。そうすると、遮断スィッチ２８０_０、２８０_１がオンされ遮断スィッチ２８０_２、２８０_３がオフされて、二つの電流源２４０_０、２４０_１の電流だけ正のノードＮ＋に伝達される。

続いて、図８を参考にすると、ＤＲＦＣ２１ｄは図７とは異なって、ＤＳＭ１１ａからＬビットを入力される（Ｌは２以上の正数）。これによって、ＤＲＦＣ２１ｄはエンコーダ２９０とエンコーダ２９０の出力を処理するためのデジタル遅延素子２６２_００〜２６２_{（Ｎ＋１）Ｍ}をさらに含む。

エンコーダ２９０はＤＳＭ１１ａのＬビットを単位ビットに変換して_Ｍ＋１個の単位ビットＴ_０〜Ｔ_Ｍを出力する（Ｍ＝２Ｌ−１）。エンコーダ２９０はサーモメータエンコーダ（ｔｈｅｒｍｏｍｅｔｅｒ ｅｎｃｏｄｅｒ）から構成される。デジタル遅延素子２６２_００〜２６２_{（Ｎ＋１）Ｍ}は_Ｍ＋１個のデジタル遅延素子列２６２_００〜２６２_{（Ｎ＋１）０}、２６２_００〜２６２_{（Ｎ＋１）０}、…、２６２_００〜２６２_{（Ｎ＋１）０}を含む。各デジタル遅延素子列２６２_０i〜２６２_{（Ｎ＋１）i}はエンコーダ２９０の対応する出力Ｔ_iに直列に連結される複数のデジタル遅延素子２６２_０i〜２６２_{（Ｎ＋１）i}を含む。

前置プロセッサ２７１は複数のデジタル遅延素子２６２_００〜２６２_ＮＭの出力Ｄ_００〜Ｄ_ＮＭの総合を計算し、総合に該当する個数の電流源２４０_０〜２４０_ＮからだけノードＮ＋、Ｎ−に電流が伝達されるよう制御信号Ｓ_０〜Ｓ_Ｎを決める。

このように、図７及び図８を参考にして説明した一実施形態によると、ＲＦ経路に伝達される総電流量に対応する電流源からだけ電流が供給されるので、全ての電流源から電流が供給されて発生する不必要な電力消耗を防止できる。なお、総電流量以外の電流源の電流は遮断スィッチから遮断されるので、斯かる電流源に該当する電流スィッチを通じてＲＦ周波数帯域に雑音が伝達されることを防止できる。なお、図５の回路から説明したようにＦＩＲフィルタの特性を用いて量子化雑音を除去し、ＲＦ送信器の性能を改善できる。

続いて、図９を参考にして図７又は図８の前置プロセッサについて詳しく説明する。

図９は本発明の一実施形態によるＤＲＦＣの前置プロセッサを概略的に示す図面である。図９では説明の便宜上図７のＤＲＦＣ２１ｃの前置プロセッサ２７０を例として説明する。

９を参考にすると、前置プロセッサ２７０は加算器２７２、比較器２７４、絶対値計算器２７６及びエンコーダ２７８を含む。

加算器２７２は複数のデジタル遅延素子２６２_０〜２６２_Ｎの出力Ｄ_０〜Ｄ_Ｎの総合ｓｕｍを計算する。比較器２７４は加算器２７２の総合が正または負であるかを判断して正であれば制御信号Ｐ_０〜Ｐ_Ｎとして‘１’を出力し、負であれば制御信号Ｐ_０〜Ｐ_Ｎとして‘０’を出力する。そして、総合ｓｕｍが０である場合に比較器２７４は‘１’と‘０’の中で何れか一つ（例えば‘０’）を出力する。絶対値計算器２７６は総合ｓｕｍの絶対値を計算し、エンコーダ２７８は絶対値を単位ビットに変換して制御信号Ｓ_０〜Ｓ_Ｎに出力する。エンコーダ２７８は例えばサーモメータエンコーダ（ｔｈｅｒｍｏｍｅｔｅｒ ｅｎｃｏｄｅｒ）から構成される。

図２、図５、図７及び図８ではＩデジタル信号を出力するＤＳＭ１１に連結されているＤＲＦＣ２１ａ、２１ｂ、２１ｃ、２１ｄを例示しているが、Ｑデジタル信号を出力するＤＳＭ１２に連結されているＤＲＦＣ２２も図２、図５、図７又は図８のＤＲＦＣ２１ａ、２１ｂ、２１ｃ、２１ｄと同様に構成される。この場合、差動スィッチ２１２、２１４は図１のＱ発振信号ＬＯ＿Ｑに応じて動作する。以上、本発明の実施形態に対して詳しく述べたが本発明の範囲はこれに限定されず、請求範囲から定義される本発明の技術思想を用いた当業者らの様々な変形及び改良形態も本発明の技術範囲内に属するものとするべきである。

１１、１２ デルタシグマ変調器
２１、２２ デジタルＲＦ変換器
３０ 局部発振器
４０ クォドラチャー発振信号発生器
５０ 加算器
２１２、２１４ スィッチ
２２０ 電流スィッチ
２３０ インバータ
２５０ ＲＦ負荷
２６０ ＦＩＲフィルタ
２７０ 前置プロセッサ
２９０ エンコーダ

Claims (16)

1. デジタル入力信号をＲＦ信号に変換するデジタルＲＦ変換器に於いて、
   前記デジタル入力信号に該当する入力ビットを順に遅延して複数の単位ビットを出力する少なくとも一つのデジタル遅延素子列と、
   前記少なくとも一つのデジタル遅延素子列の出力を加算する前置プロセッサと、
   発振信号に応答される差動スィッチによって選択的に連結される第１及び第２ＲＦ出力端子を通じてＲＦ信号を差動形態に出力するため、複数の電流源と、前記複数の電流源に各々対応し、前記複数の電流源の中で前記前置プロセッサの加算値に対応する個数の電流源の電流を前記第１及び第２ノードの中で何れか一つに伝達する複数の第１スィッチを含むことを特徴とするデジタルＲＦ変換器。
2. 前記前置プロセッサは前記複数の第１スィッチを各々制御する複数の制御信号を生成し、前記複数の制御信号の中で前記加算値に対応する個数の制御信号は第１スィッチをオンさせる値を有し、残りの制御信号は第１スィッチをオフさせる値を有することを特徴とする請求項１に記載のデジタルＲＦ変換器。
3. 前記複数の電流源に各々対応し、前記加算値の正負により前記第１及び第２ノードの中で前記加算値に対応する個数の電流源の電流が伝達されるノードを選択する複数の第２スィッチをさらに含むことを特徴とする請求項１に記載のデジタルＲＦ変換器。
4. 前記前置プロセッサは前記複数の第２スィッチを各々制御する複数の制御信号を生成し、前記加算値が正である場合前記制御信号は前記第１ノードを選択する値を有し、前記加算値が負である場合前記制御信号は前記第２ノードを選択する値を有することを特徴とする請求項３に記載のデジタルＲＦ変換器。
5. 前記少なくとも一つのデジタル遅延素子列は、直列に連結され、１ビットの前記入力ビットを順に遅延する複数のデジタル遅延素子を含むことを特徴とする請求項１に記載のデジタルＲＦ変換器。
6. 前記少なくとも一つのデジタル遅延素子列は、複数のデジタル遅延素子列を含み、各デジタル遅延素子列は、直列に連結され、１ビットの入力ビットを順に遅延する複数のデジタル遅延素子を含むことを特徴とする請求項１に記載のデジタルＲＦ変換器。
7. Ｌビットの前記デジタル入力信号をＭ個の単位ビットに変換するエンコーダをさらに含み、前記Ｍ個の単位ビットが各々前記複数のデジタル遅延素子列の前記入力ビットに入力され、前記ＬとＭは２以上の正数であることを特徴とする請求項６に記載のデジタルＲＦ変換器。
8. 前記デジタル入力信号は、デルタシグマ変調器の出力であることを特徴とする請求項１に記載のデジタルＲＦ変換器。
9. 前記差動スィッチは、前記発振信号の高電圧に応じて前記第１及び第２ノードを各々前記第１及び第２ＲＦ出力端子に連結し、前記発振信号の低電圧に応じて前記第１及び第２ノードを各々前記第２及び第１ＲＦ出力端子に連結することを特徴とする請求項１に記載のデジタルＲＦ変換器。
10. 前記第１及び第２出力端子は、ＲＦ負荷に連結されることを特徴とする請求項１に記載のデジタルＲＦ変換器。
11. デジタルＲＦ変換器からデジタル入力信号をＲＦ信号に変換するＲＦ変換方法に於いて、
    前記デジタル入力信号に該当する入力ビットを順に遅延する段階と、
    順に遅延されて出力される複数の単位ビットを加算する段階と、
    加算値に対応する電流を第１及び第２ノードの中で何れか一つのノードに伝達する段階と、発振信号に応じて前記何れか一つのノードを前記第１及び第２ＲＦ出力端子の中で何れか一つに連結してＲＦ信号を出力する段階を含むことを特徴とするＲＦ変換方法。
12. 前記伝達する段階は、前記複数の単位ビットの個数に対応する複数の電流源の中で前記加算値に対応する個数の電流源の電流を前記何れか一つのノードに伝達することを特徴とする請求項１１に記載のＲＦ変換方法。
13. 前記伝達する段階は、前記加算値が正である場合前記第１ノードを前記何れか一つのノードに決め、前記加算値が負である場合前記第２ノードを前記何れか一つのノードに決める段階を含むことを特徴とする請求項１１に記載のＲＦ変換方法。
14. 前記出力する段階は、前記発振信号が高電圧である場合前記何れか一つのノードを前記第１ＲＦ出力端子に連結し、前記発振信号が低電圧である場合前記何れか一つのノードを前記第２ＲＦ出力端子に連結する段階を含むことを特徴とする請求項１１に記載のＲＦ変換方法。
15. 前記デジタル入力信号がＬビットである場合前記デジタル入力信号をＭ個の単位ビットに変換し、前記Ｍ個の単位ビットを前記入力ビットに出力する段階をさらに含み、
    前記遅延する段階は、前記Ｍ個の単位ビットを各々順に遅延することを特徴とする請求項１１に記載のＲＦ変換方法。
16. 基底帯域のデジタル信号をデルタシグマ変調して前記デジタル入力信号を出力する段階をさらに含むことを特徴とする請求項１１に記載のＲＦ変換方法。

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