JP4938885B2 - デジタルrf変換器及びそのrf変換方法 - Google Patents

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Description

本発明はデジタルRF変換器及びそのRF変換方法に関し、特に、基底帯域のデジタル信号を高周波帯域のアナログ信号に変調するデジタルRF変換器及びRF変換方法に関する。
一般的なアナログ基盤のRF(radio frequency)送信器によると、デジタルアナログ変換器(digital analog converter、DAC)が複数のデジタルビットを有するインフェイズ(in−Phase、I)信号とクォドラチャー(quadrature、Q)信号を各々I及びQアナログ信号に変換する。デジタル信号は固有のイメージ成分を有するが、このイメージ成分がDACのサンプリング周波数の倍数で発生してI及びQアナログ信号に現れる。従って、低域通過フィルタ(low Pass filter、LPF)がI及びQアナログ信号からイメージ成分を除去する。
続いて、LPFを通過したI及びQアナログ信号はミキサーによってI及びQ局部発振信号と掛けてRF信号に上向き変換された後に足し合わせる。上向き変換されたRF信号はRF帯域通過フィルタ(band Pass filter、BPF)によってミキサーの非線形特性により発生した不必要な波又は雑音が除去される。BPFを通過したRF信号は送信器出力電力の規格に合うように増幅器から増幅された後、デュプレクサ/スィッチを経てアンテナに伝送される。
斯かるRF送信器はアナログ回路が持つ根本的な問題点がある。即ち、アナログ回路の場合、非線形性及び素子間のマッチング特性がよくないので送信器の全体性能が低下する。特に、温度及び工程変化による性能低下が生じる。そして、信号の周波数帯域幅が増加するほどLPFの半導体直積回路の設計が難しくなる。また、小型、薄型化により半導体素子の線幅が減少し、電源電圧が低くなるほどLPFを設計する際、設計規格に合わせることが難しい。なお、LPF、DAC等をアナログ回路で具現するとき、面積が大きくなる短所もある。
韓国公開特許第2009−0052146号公報
本発明が解決しようとする課題はRF送信器の性能を改善できるデジタル変換器及びデジタル変換方法を提供することである。
本発明の一つの特徴によると、デジタル入力信号をRF信号に変換するデジタルRF変換器が提供される。前記デジタルRF変換器はRF信号を出力する差動形態の第1及び第2RF出力端子、差動スィッチ、少なくとも一つのデジタル遅延素子列、前置プロセッサ、複数の電流源、そして、前記複数の電流源に各々対応する複数の第1スィッチを含む。前記差動スィッチは発振信号に応じて第1及び第2ノードを前記第1及び第2RF出力端子に選択的に接続し、前記少なくとも一つのデジタル遅延素子列は前記デジタル入力信号に該当する入力ビットを順に遅延して複数の単位ビットを出力する。前記前置プロセッサは前記少なくとも一つのデジタル遅延素子列の出力を加算し、前記複数の第1スィッチは前記複数の電流源の中で前記前置プロセッサの加算値に対応する個数の電流源の電流を前記第1及び第2ノードの中で何れか一つに伝達する。
前記前置プロセッサは前記複数の第1スィッチを各々制御する複数の制御信号を生成し、前記複数の制御信号の中で前記加算値に対応する個数の制御信号は第1スィッチをオンさせる値を有し、残りの制御信号は第1スィッチをオフさせる値を有する。
前記デジタルRF変換器は、前記複数の電流源に各々対応し、前記加算値の正負により前記第1及び第2ノードの中で前記加算値に対応する個数の電流源の電流が伝達されるノードを選択する複数の第2スィッチをさらに含む。この際、前記前置プロセッサは前記複数の第2スィッチを各々制御する複数の制御信号を生成し、前記加算値が正である場合、前記制御信号は前記第1ノードを選択する値を有し、前記加算値が負である場合、前記制御信号は前記第2ノードを選択する値を有する。
前記少なくとも一つのデジタル遅延素子列は、直列に連結され、1ビットの前記入力ビットを順に遅延する複数のデジタル遅延素子を含む。
前記少なくとも一つのデジタル遅延素子列は複数のデジタル遅延素子列を含む。また、各デジタル遅延素子列は、直列に連結され、1ビットの入力ビットを順に遅延する複数のデジタル遅延素子を含む。この場合、前記デジタルRF変換器はLビットの前記デジタル入力信号をM個の単位ビットに変換するエンコーダをさらに含み、前記M個の単位ビットが各々前記複数のデジタル遅延素子列の前記入力ビットに入力され、前記LとMは2以上の正数である。
本発明の他の特徴によると、デジタルRF変換器からデジタル入力信号をRF信号に変換するRF変換方法が提供される。前記RF変換方法は、前記デジタル入力信号に該当する入力ビットを順に遅延する段階と、順に遅延されて出力される複数の単位ビットを加算する段階と、加算値に対応する電流を第1及び第2ノードの中で何れか一つのノードに伝達する段階と、そして、発振信号に応じて前記何れか一つのノードを前記第1及び第2RF出力端子の中で何れか一つに連結してRF信号を出力する段階を含む。
本発明のまた他の特徴によると、基底帯域のデジタル信号をRF信号に変換して送信するRF送信器が提供される。前記RF送信器は変調器及びデジタルRF変換器を含む。前記変調器は前記基底帯域のデジタル信号を変調してデジタル入力信号を出力する。前記デジタルRF変換器は前記デジタル入力信号に該当する入力ビットを順に遅延して複数の単位ビットを出力し、前記複数の単位ビットの加算値に該当する電流を差動形態の第1及び第2RF出力端子の中で何れか一つに伝達してRF信号を出力する。
本発明の一実施形態によると、量子化雑音を除去してRF送信器の性能を改善できる。他の実施形態によると、RF経路に伝達される総電流量に対応する電流源だけ用いて不必要な電力消耗を防止できる。また他の実施形態によると、スィッチを通じてRF周波数帯域に雑音が伝達されることを防止できる。
本発明の一実施形態によるRF送信器のブロック図である。 DRFCの一つの例を示す概略図。 DSMの出力と出力雑音を示す図。 図2のDRFCの出力と出力雑音を示す図。 DRFCの他の例を示す図。 図5のDRFCの出力と出力雑音を示す図。 本発明の一実施形態によるDRFCを示す図。 本発明の一実施形態によるDRFCの異なる例を示す図。 本発明の一実施形態によるDRFCの前置プロセッサを示す図。
添付した図面を参考にして、本発明の実施形態を詳しく説明する。しかし、本発明は様々な異なる形態で具現できるので実施形態によって限定されてはいけない。そして、図面に於いては、本発明を明確にするため説明と関係ない部分は省略し、明細書に於いてある部分がある構成要素を“含む”と言う意味は、特別に制限がない限り異なる構成要素を除外することではなく、異なる構成要素をさらに含むことを意味する。
以下に、本発明の実施形態によるデジタルRF変換器及びそのRF変換方法、そして、RF送信器について図面を参考にして詳しく説明する。
図1は本発明の一実施形態によるRF送信器のブロック図である。
図1を参考にすると、RF送信器はデルタシグマ変調器(delta sigma modulator、DSM)11、12及びデジタルRF変換器(digital to RF converter、DRFC)21、22、局部発振器30、クォドラチャー発振信号発生器40及び加算器50を含む。
DSM11、12は各々有限個のビットを有する基底帯域のI及びQデジタル信号をデルタシグマ変調して単位ビット(即ち、1ビット)又は基底帯域のI及びQデジタル信号のビット数より少ない個数のビットを有するI及びQデジタル信号を出力する。DSM11、12はデルタシグマ変調を用いて信号帯域の量子化雑音を自分のサンプリング周波数近所に形象化する。
DRFC21、22は各々I及びQ発振信号LO_I、LO_Qに応じてDSM11、12の出力信号をI及びQアナログRF信号に上向き変換する。局部発振器30は発振信号LOを生成し、クォドラチャー発振信号発生器40は発振信号LOからI発振信号LO_IとQ発振信号LO_Qを生成して各々DRFC21、22に伝達する。
加算器50はDRFC21から出力されるIアナログRF信号とDRFC22からのQアナログRF信号を加算してアナログRF信号を出力する。
前記生成されたRF信号は必要である場合、RFBPF(図示せず)に入力されて不必要な波と雑音が除去され、増幅器を通じて電力が調節される。そして、RF信号はデュプレクサ(duplexer)/スィッチを経て送信アンテナに伝送される。
図2はDRFCの一つの例を示す概略図であり、図3はDSMの出力と出力雑音を示す図面であり、図4は図2のDRFCの出力と出力雑音を示す図面である。
図2を参考にすると、DRFC21aはスィッチ212、214、電流スィッチ220、インバータ230、電流源240及び正負のRF出力端子RF+、RF−を含む。
スィッチ212、214は局部発振器からの発振信号LO_Iに対して差動スィッチとして動作する。スィッチ212、214の一端子はRF負荷250に差動形態で連結されている正の出力端子RF+と負の出力端子RF−をスイッチングする。例えば、スィッチ212の一端子は発振信号LO_Iの高電圧に応じて正の出力端子RF+に連結され、発振信号LO_Iの低電圧に応じて負の出力端子RF−に連結され、スィッチ214はスィッチ212と反対に動作する。このために、インバータ230から発振信号LO_Iを反転させてスィッチ214に伝達する。RF負荷250は電圧源(図示せず)と二つの出力端子RF+、RF−を各々連結する負荷(例えば、抵抗)を含む。二つの出力端子RF+、RF−は二つの外部負荷(図示せず)を通じて連結され、この連結経路がRF経路になる。
二つのスィッチ212、214の他の端子は各々二つのノードN+、N−に連結され、二つのノードN+、N−は電流スィッチ220を通じて電流源240に選択的に連結される。例えば、電流スィッチ220はDSM11の‘1’の出力ビットに応じて正のノードN+を電流源240に連結し、DSM11の‘−1’の出力ビットに応じて負のノードN−を電流源240に連結する。
このように、DSM11の出力1ビットによって電流源240の電流が二つのノードN+、N−の中で何れか一つにスイッチングされ、発振信号LO_Iの電圧によって二つのノードN+、N−の中で何れか一つに伝達された電流が二つの出力端子RF+、RF−の中で何れか一つにスイッチングされることにより、DRFC21aはDSM11の出力1ビットをアナログRF信号に上向き変換できる。
一方、DSM11の出力を周波数スペクトル上で分析すると出力が1ビットであるので量子化雑音がとても大きい。図3に示したように、DSM11の特性により量子化雑音の大部分は信号帯域0〜fBW/2に分布しなく、DSM11のサンプリング周波数fs周辺に多く分布する。従って、サンプリング周波数fsを高めると、信号帯域の雑音特性を改善できる。しかし、電力消耗及びデジタル回路の動作速度の制限によってサンプリング周波数を無制限に高めることができないので、送受信器の性能低下を防ぎ、雑音による性能劣化を防ぐためにDSM11の量子化雑音を除去することが好ましい。図2のDRFC21aのようにDSM11の量子化雑音を除去しない場合、図4に示したようにDSM11の量子化雑音が発振信号LO_Iによるスイッチング動作によってRF周波数帯域に変換される。図4でfLOは発振信号LO_Iの周波数である。
図5はDRFC21bの他の例を示す図面であり、図6は図5のDRFCの出力と出力雑音を示す図面である。
図5を参考にすると、DRFC21bは図2のDRFC21aとは異なって、電流スィッチ220の代わりにDSM11の出力に連結されている有限インパルス応答(finite impulse response、FIR)フィルタ260を含む。
FIRフィルタ260は一般的なデジタルFIRフィルタで加算器をアナログ回路に替えた混成モードFIRフィルタであり、デジタル遅延素子列262〜262N+1と複数の電流スィッチ264〜264を含む。デジタル遅延素子列262〜262N+1はDSM11の出力に直列に連結される複数のデジタル遅延素子262〜262N+1を含む。各デジタル遅延素子262〜262は入力を遅延して隣接したデジタル遅延素子262〜262N+1に出力する。この際、デジタル遅延素子262〜262N+1はデジタルサンプリング周波数の周期だけ入力を遅延させる。複数の電流スィッチ264〜264の一端子は各々複数のデジタル遅延素子262〜262の出力D〜Dに応じて二つのノードN+、N−に選択的に連結され、他の端子は各々複数の電流源240〜240に連結される。これによって、各電流スィッチ264〜264は対応する電流源240〜240の電流を二つのノードN+、N−の中で何れか一つにスイッチングする。そうすると、デジタル遅延素子262〜262の出力D〜Dによって各ノードN+、N−では自分と連結される電流源240〜240の電流を足し合わせてFIRフィルタの機能が具現され、デジタル遅延素子262〜262N+1の個数によりFIRフィルタの特性が変更される。
この場合、デジタル遅延素子262〜262の出力D〜Dの周波数スペクトルは図3に示したように量子化雑音がサンプリング周波数付近に多く分布するが、RF周波数帯域の周波数スペクトルはFIRフィルタの特性により量子化雑音が除去された形態で現れる。
一般的に、DSM11aの1ビット出力は+1と−1を交互に有する確率が高い。
そうすると、デジタル遅延素子262〜262の出力D〜Dも+1と−1を交互に有するので、電流源240〜240から供給される電流の大きさが同じであれば、二つのノードN+、N−にも同じ大きさの電流が供給される。そして、ノードN+、N−は発振信号LO_Iによって出力端子RF+、RF−に交互に連結されるので、二つの出力端子RF+、RF−にも同じ大きさの電流が伝達される。この場合、外部負荷を通じて出力端子RF+、RF−に連結されているRF経路に流れる総差動電流量は0になるが、電流源240〜240の電流は継続して流れるので不必要な電流消耗が発生する。なお、デジタル遅延素子262〜262の出力D〜Dが+1と−1を交互に有する場合、RF経路の電流が0であっても、実際に半導体回路に具現されると、電流スィッチ264〜264が理想的に駆動しないので電流スィッチ264〜264を通じてRF周波数帯域に雑音が伝達される。
図7及び図8は各々本発明の一実施形態によるDRFC21c、21dを概略的に示す図面である。
図7を参考にすると、DRFC21cは図5のDRFC21bとは異なって、デジタル前置プロセッサ270と複数の遮断スィッチ280〜280をさらに含む。
デジタル前置プロセッサ270はデジタル遅延素子262〜262の出力D〜Dを受信して電流スィッチ264〜264と遮断スィッチ280〜280を動作させるための制御信号P〜P、S〜Sを生成する。詳しくは、デジタル前置プロセッサ270はデジタル遅延素子262〜262の出力D〜DからRF経路に伝達される総電流量を計算し、計算した総電流量だけ電流源240〜240から供給できるように制御信号P〜P、S〜Sを決める。一つの例として、デジタル前置プロセッサ270はデジタル遅延素子262〜262の出力D〜Dの総合(総和)を計算し、総合に該当する個数の電流源240〜240からだけノードN+、N−に電流が伝達されるよう制御信号S〜Sを決める。なお、デジタル前置プロセッサ270は総合が正である場合は正のノードN+だけ電流が伝達され、総合が負である場合は負のノードN−だけ電流が伝達されるよう制御信号P〜Pを決める。そして、総合が0である場合はノードN+、N−に伝達される電流が0であるので、総合が正又は負である場合と同様に制御信号P〜Pを決めたり異なる形態で制御信号P〜Pを決めたりする。
遮断スィッチ280〜280は制御信号S〜Sに応じてオン又はオフされる。例えば、対応する制御信号が‘1’である場合にオンされ、対応する制御信号が‘0’である場合にオフされる。
一つの例として、Nが3であり、D=−1、D=1、D=1、D=1であると、RF経路に伝達される総電流量は2×Iになるので(ここで、Iは一つの電流源によってRF経路に伝達される電流量)、デジタル前置プロセッサ270は制御信号P〜Pを‘1’に、制御信号S、Sを‘1’に、制御信号S、Sを‘0’に決める。そうすると、遮断スィッチ280、280がオンされ遮断スィッチ280、280がオフされて、二つの電流源240、240の電流だけ正のノードN+に伝達される。
続いて、図8を参考にすると、DRFC21dは図7とは異なって、DSM11aからLビットを入力される(Lは2以上の正数)。これによって、DRFC21dはエンコーダ290とエンコーダ290の出力を処理するためのデジタル遅延素子26200〜262(N+1)Mをさらに含む。
エンコーダ290はDSM11aのLビットを単位ビットに変換してM+1個の単位ビットT〜Tを出力する(M=2L−1)。エンコーダ290はサーモメータエンコーダ(thermometer encoder)から構成される。デジタル遅延素子26200〜262(N+1)MM+1個のデジタル遅延素子列26200〜262(N+1)0、26200〜262(N+1)0、…、26200〜262(N+1)0を含む。各デジタル遅延素子列2620i〜262(N+1)iはエンコーダ290の対応する出力Tiに直列に連結される複数のデジタル遅延素子2620i〜262(N+1)iを含む。
前置プロセッサ271は複数のデジタル遅延素子26200〜262NMの出力D00〜DNMの総合を計算し、総合に該当する個数の電流源240〜240からだけノードN+、N−に電流が伝達されるよう制御信号S〜Sを決める。
このように、図7及び図8を参考にして説明した一実施形態によると、RF経路に伝達される総電流量に対応する電流源からだけ電流が供給されるので、全ての電流源から電流が供給されて発生する不必要な電力消耗を防止できる。なお、総電流量以外の電流源の電流は遮断スィッチから遮断されるので、斯かる電流源に該当する電流スィッチを通じてRF周波数帯域に雑音が伝達されることを防止できる。なお、図5の回路から説明したようにFIRフィルタの特性を用いて量子化雑音を除去し、RF送信器の性能を改善できる。
続いて、図9を参考にして図7又は図8の前置プロセッサについて詳しく説明する。
図9は本発明の一実施形態によるDRFCの前置プロセッサを概略的に示す図面である。図9では説明の便宜上図7のDRFC21cの前置プロセッサ270を例として説明する。
9を参考にすると、前置プロセッサ270は加算器272、比較器274、絶対値計算器276及びエンコーダ278を含む。
加算器272は複数のデジタル遅延素子262〜262の出力D〜Dの総合sumを計算する。比較器274は加算器272の総合が正または負であるかを判断して正であれば制御信号P〜Pとして‘1’を出力し、負であれば制御信号P〜Pとして‘0’を出力する。そして、総合sumが0である場合に比較器274は‘1’と‘0’の中で何れか一つ(例えば‘0’)を出力する。絶対値計算器276は総合sumの絶対値を計算し、エンコーダ278は絶対値を単位ビットに変換して制御信号S〜Sに出力する。エンコーダ278は例えばサーモメータエンコーダ(thermometer encoder)から構成される。
図2、図5、図7及び図8ではIデジタル信号を出力するDSM11に連結されているDRFC21a、21b、21c、21dを例示しているが、Qデジタル信号を出力するDSM12に連結されているDRFC22も図2、図5、図7又は図8のDRFC21a、21b、21c、21dと同様に構成される。この場合、差動スィッチ212、214は図1のQ発振信号LO_Qに応じて動作する。以上、本発明の実施形態に対して詳しく述べたが本発明の範囲はこれに限定されず、請求範囲から定義される本発明の技術思想を用いた当業者らの様々な変形及び改良形態も本発明の技術範囲内に属するものとするべきである。
11、12 デルタシグマ変調器
21、22 デジタルRF変換器
30 局部発振器
40 クォドラチャー発振信号発生器
50 加算器
212、214 スィッチ
220 電流スィッチ
230 インバータ
250 RF負荷
260 FIRフィルタ
270 前置プロセッサ
290 エンコーダ

Claims (16)

  1. デジタル入力信号をRF信号に変換するデジタルRF変換器に於いて、
    前記デジタル入力信号に該当する入力ビットを順に遅延して複数の単位ビットを出力する少なくとも一つのデジタル遅延素子列と、
    前記少なくとも一つのデジタル遅延素子列の出力を加算する前置プロセッサと、
    発振信号に応答される差動スィッチによって選択的に連結される第1及び第2RF出力端子を通じてRF信号を差動形態に出力するため、複数の電流源と、前記複数の電流源に各々対応し、前記複数の電流源の中で前記前置プロセッサの加算値に対応する個数の電流源の電流を前記第1及び第2ノードの中で何れか一つに伝達する複数の第1スィッチを含むことを特徴とするデジタルRF変換器。
  2. 前記前置プロセッサは前記複数の第1スィッチを各々制御する複数の制御信号を生成し、前記複数の制御信号の中で前記加算値に対応する個数の制御信号は第1スィッチをオンさせる値を有し、残りの制御信号は第1スィッチをオフさせる値を有することを特徴とする請求項1に記載のデジタルRF変換器。
  3. 前記複数の電流源に各々対応し、前記加算値の正負により前記第1及び第2ノードの中で前記加算値に対応する個数の電流源の電流が伝達されるノードを選択する複数の第2スィッチをさらに含むことを特徴とする請求項1に記載のデジタルRF変換器。
  4. 前記前置プロセッサは前記複数の第2スィッチを各々制御する複数の制御信号を生成し、前記加算値が正である場合前記制御信号は前記第1ノードを選択する値を有し、前記加算値が負である場合前記制御信号は前記第2ノードを選択する値を有することを特徴とする請求項3に記載のデジタルRF変換器。
  5. 前記少なくとも一つのデジタル遅延素子列は、直列に連結され、1ビットの前記入力ビットを順に遅延する複数のデジタル遅延素子を含むことを特徴とする請求項1に記載のデジタルRF変換器。
  6. 前記少なくとも一つのデジタル遅延素子列は、複数のデジタル遅延素子列を含み、各デジタル遅延素子列は、直列に連結され、1ビットの入力ビットを順に遅延する複数のデジタル遅延素子を含むことを特徴とする請求項1に記載のデジタルRF変換器。
  7. Lビットの前記デジタル入力信号をM個の単位ビットに変換するエンコーダをさらに含み、前記M個の単位ビットが各々前記複数のデジタル遅延素子列の前記入力ビットに入力され、前記LとMは2以上の正数であることを特徴とする請求項6に記載のデジタルRF変換器。
  8. 前記デジタル入力信号は、デルタシグマ変調器の出力であることを特徴とする請求項1に記載のデジタルRF変換器。
  9. 前記差動スィッチは、前記発振信号の高電圧に応じて前記第1及び第2ノードを各々前記第1及び第2RF出力端子に連結し、前記発振信号の低電圧に応じて前記第1及び第2ノードを各々前記第2及び第1RF出力端子に連結することを特徴とする請求項1に記載のデジタルRF変換器。
  10. 前記第1及び第2出力端子は、RF負荷に連結されることを特徴とする請求項1に記載のデジタルRF変換器。
  11. デジタルRF変換器からデジタル入力信号をRF信号に変換するRF変換方法に於いて、
    前記デジタル入力信号に該当する入力ビットを順に遅延する段階と、
    順に遅延されて出力される複数の単位ビットを加算する段階と、
    加算値に対応する電流を第1及び第2ノードの中で何れか一つのノードに伝達する段階と、発振信号に応じて前記何れか一つのノードを前記第1及び第2RF出力端子の中で何れか一つに連結してRF信号を出力する段階を含むことを特徴とするRF変換方法。
  12. 前記伝達する段階は、前記複数の単位ビットの個数に対応する複数の電流源の中で前記加算値に対応する個数の電流源の電流を前記何れか一つのノードに伝達することを特徴とする請求項11に記載のRF変換方法。
  13. 前記伝達する段階は、前記加算値が正である場合前記第1ノードを前記何れか一つのノードに決め、前記加算値が負である場合前記第2ノードを前記何れか一つのノードに決める段階を含むことを特徴とする請求項11に記載のRF変換方法。
  14. 前記出力する段階は、前記発振信号が高電圧である場合前記何れか一つのノードを前記第1RF出力端子に連結し、前記発振信号が低電圧である場合前記何れか一つのノードを前記第2RF出力端子に連結する段階を含むことを特徴とする請求項11に記載のRF変換方法。
  15. 前記デジタル入力信号がLビットである場合前記デジタル入力信号をM個の単位ビットに変換し、前記M個の単位ビットを前記入力ビットに出力する段階をさらに含み、
    前記遅延する段階は、前記M個の単位ビットを各々順に遅延することを特徴とする請求項11に記載のRF変換方法。
  16. 基底帯域のデジタル信号をデルタシグマ変調して前記デジタル入力信号を出力する段階をさらに含むことを特徴とする請求項11に記載のRF変換方法。
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