WO2012153567A1 - デジタル変調器 - Google Patents

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WO2012153567A1
WO2012153567A1 PCT/JP2012/056334 JP2012056334W WO2012153567A1 WO 2012153567 A1 WO2012153567 A1 WO 2012153567A1 JP 2012056334 W JP2012056334 W JP 2012056334W WO 2012153567 A1 WO2012153567 A1 WO 2012153567A1
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output
level
modulator
digital
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PCT/JP2012/056334
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真一 堀
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日本電気株式会社
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    • H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
    • H04L27/12—Modulator circuits; Transmitter circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/24—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/478—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication
    • H03M3/48—Means for controlling the correspondence between the range of the input signal and the range of signals the converter can handle; Means for out-of-range indication characterised by the type of range control, e.g. limiting
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    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step

Definitions

  • the present invention relates to a transmission circuit used in a communication device such as a mobile phone or a wireless LAN (Local Area Network), a digital modulator included therein, a transmission method performed by the transmission circuit, and a digital modulation method performed by the digital modulator.
  • a communication device such as a mobile phone or a wireless LAN (Local Area Network)
  • a digital modulator included therein a transmission method performed by the transmission circuit
  • a digital modulation method performed by the digital modulator performed by the digital modulator.
  • the transmission unit of a mobile phone or wireless LAN communication device is required to operate with low power consumption while ensuring the accuracy of the transmission signal regardless of the magnitude of the output power.
  • the power amplifier at the final stage of the transmission unit of this communication device occupies 50% or more of the power consumption of the entire communication device, and thus is required to have high power efficiency.
  • switching amplifiers have attracted attention as power amplifiers that are expected to have high power efficiency.
  • the switching amplifier assumes a pulse waveform signal as an input signal and maintains the waveform to amplify power.
  • the pulse waveform signal amplified by the switching amplifier is radiated from the antenna into the air after sufficiently suppressing frequency components other than the desired frequency component by the filter element.
  • FIG. 1 shows a class D amplifier which is a typical example of a switching amplifier.
  • This class D amplifier includes a configuration in which two switch elements are inserted in series between a power supply and a ground. A complementary pulse signal is input to the two switch elements as an open / close control signal, and only one of the switches is controlled to be in an ON state. When the switch on the power supply side is ON and the switch on the ground side is OFF, a voltage equal to the power supply voltage is output, and in the opposite case, a ground potential is output.
  • the switch element can be composed of a MOS (Metal Oxide Semiconductor) field effect transistor or a bipolar transistor.
  • FIG. 2 shows a configuration introduced in Non-Patent Document 1 as a configuration example of the entire transmitter using the class D amplifier.
  • the radio signal is generated as a multi-bit signal of 10 bits or more in digital baseband (hereinafter referred to as DBB).
  • DBB digital baseband
  • the input signal of the class D amplifier is a pulse waveform. Since the pulse waveform signal can only transmit a 1-bit signal, the output signal from the DBB needs to be converted into 1-bit in advance.
  • a ⁇ (delta sigma) modulator is used in order to maintain good noise characteristics in the vicinity of the frequency band of the desired wave. With this configuration, a radio signal can be converted into a pulse waveform signal while maintaining good noise characteristics and input to a class D amplifier.
  • Patent Document 1 describes an invention for adjusting the level of a signal before delta-sigma modulation the signal.
  • Patent Document 2 describes an invention related to a circuit that performs analog / digital conversion using a plurality of delta-sigma modulators arranged in parallel.
  • the delta sigma modulator includes an adder, a delay unit, and a quantizer.
  • the input signal is U (z)
  • the output signal is V (z)
  • the quantization noise generated by the quantizer is E (z)
  • V (z) U (z) + (1-z -1 ) ⁇ E (z) (1)
  • Noise N (z) included in the output signal is expressed by the following equation.
  • the noise in the signal band is expressed by the following equation.
  • Non-Patent Document 1 reports a delta-sigma modulator that can operate at 4 Gps using a 90-nm CMOS process and having a 1-bit quantizer.
  • Non-Patent Document 1 cannot realize good noise characteristics when a mobile phone or a wireless LAN is assumed as a device that handles signals.
  • a delta-sigma modulator having noise characteristics that can also be applied to a mobile phone and a wireless LAN, it is necessary to further improve the operation speed or reduce the quantization noise.
  • improving the resolution increases the number of comparison operations inside the quantizer. As a result, the operating speed is degraded.
  • Patent Document 1 aims at optimizing the dynamic range of the variable gain amplifier and does not solve the above problems.
  • An object of the present invention is to provide a digital modulator, a transmission circuit including the digital modulator, a digital modulation method, and a transmission method capable of reducing both quantization noise and high-speed operation.
  • a signal conditioner comprising a plurality of output lines and outputting a signal having a level corresponding to the level of the input signal to an output line corresponding to a range to which the level of the input signal belongs.
  • a plurality of internal digital modulators provided corresponding to the plurality of output lines, respectively, for outputting a modulated signal by delta-sigma modulation of signals on the corresponding output lines, and the plurality of internal digital modulators respectively outputting
  • a digital modulator comprising: an encoder that encodes a plurality of modulation signals.
  • the digital modulator a multiplier for multiplying the output of the digital modulator and the output of the digital oscillator, and a voltage corresponding to the output level of the multiplier
  • an amplifier for connecting the power source of the transmitter to an output line.
  • a signal conditioner having a plurality of output lines is connected to an output line corresponding to a range to which the level of the input signal belongs, with a signal corresponding to the level of the input signal.
  • a plurality of internal digital modulators provided respectively corresponding to the plurality of output lines, delta-sigma modulating the signals of the corresponding output lines, and outputting a modulation signal; and an encoder, And a step of encoding a plurality of modulation signals respectively output from the plurality of internal digital modulators.
  • each step of the above digital modulation method a multiplier multiplying the output of the digital modulator and the output of the digital oscillator, and an amplifier, the multiplication Connecting a power supply having a voltage corresponding to the output level of the output device to the output line.
  • 1 is a circuit block diagram of a digital modulator showing a configuration example according to the best mode for carrying out the first invention.
  • FIG. It is a circuit block diagram of a digital modulator showing a configuration example according to the best mode for carrying out the second invention.
  • FIG. 4 shows a circuit block diagram of a parallel multi-bit delta sigma modulator which is a digital modulator according to the present embodiment.
  • the digital modulator according to the present embodiment includes an N region divider 101, first to Nth level adjusters 103-1 to 103-N, delta-sigma modulators 111-1 to 111-N, An encoder 113 is included.
  • the N region divider 101 has N output terminals (N is an arbitrary integer equal to or greater than 1) (the N output terminals are a first output terminal, a second output terminal,..., An Nth output terminal).
  • the input signal is output from one designated output terminal in accordance with the range to which the signal level belongs.
  • the N region divider 101 has a k-th output terminal (k is 1 to N) when the input signal voltage Vin is in the following range.
  • the input signal Vin is output as it is from an arbitrary integer).
  • VMIN + p ⁇ (VMAX-VMIN) / N (6) Is output.
  • Other values may be used.
  • VMIN + (q-1) ⁇ (VMAX-VMIN) / N (7) Is output.
  • Other values may be used.
  • Equations (6) and (7) When the values of Equations (6) and (7) are used as the outputs of the p-th terminal and the q-th terminal, respectively, they are output from the r-th output terminal of the N domain divider for an arbitrary integer r.
  • the minimum value is VMIN + (r-1) ⁇ (VMAX-VMIN) / N It means that.
  • the N region divider 101 generates N control signals S (1), S (2),..., S (N).
  • the control signal S (k) is 1, and the other control signals S (1),. (k-1), S (k + 1),..., S (N) are zero. That is, this control signal represents the level of the input signal Vin of the N region divider 101 in N stages.
  • This control signal is input to the encoder 113 and used for internal arithmetic processing in the encoder 113.
  • the digital modulator according to the present embodiment includes N level adjustment circuits. That is, the digital modulator according to the present embodiment includes a first level adjustment circuit, a second level adjustment circuit,..., An Nth level adjustment circuit. In each of these N level adjustment circuits, as shown below, the signal voltage at each output terminal of the N region divider 101 falls within the input possible voltage range of the delta sigma modulators 111-1 to 111-N at the subsequent stage. Adjust the level as shown.
  • the k-th level adjustment circuit 103-k (k is an arbitrary integer from 1 to N) uses a signal output from the k-th output terminal of the N region divider 101 as an input signal.
  • the k-th level adjustment circuit 10-3-k uses the input signal as Vtune_in_k and generates an output signal Vtune_out_k according to the following relational expression.
  • Vtune_in_k is amplified by A ⁇ N times in the level adjustment circuit 103-k.
  • the maximum value that Vtune_in_k can take is VMIN + k ⁇ (VMAX-VMIN) / N
  • the minimum value is VMIN + (k-1) ⁇ (VMAX-VMIN) / N
  • VMIN + (k-1) ⁇ (VMAX-VMIN) / N it means that the maximum value and the minimum value of the output signal of the k-th level adjustment circuit 103-k are equal to VMAX_DSM and VMIN_DSM, respectively. That is, in the first level adjustment circuit 103-1 to the Nth level adjustment circuit 103-N, the maximum value and minimum value of the output signal are all VMAX_DSM and VMIN_DSM.
  • the digital modulator according to the present embodiment includes N delta-sigma modulators 111-1 to 111-N (that is, the first delta-sigma modulator 111-1 to the N-th delta-sigma modulator 111-N).
  • the first delta sigma modulator 111-1 through the Nth delta sigma modulator 111-N receive the output signals of the first level adjuster 103-1 through the Nth level adjuster 103-N, respectively.
  • the output signal DSMout_k of the k-th delta sigma modulator 111-k is expressed by the following equation when the input signal is DSMin_k. Is done.
  • DSMout_k DSMin_k + (1-z -1 ) Ek (z) (9) Ek (z) is quantization noise generated in the k-th delta sigma modulator.
  • the encoder 113 receives the N delta-sigma modulator output signals (DSMout_1, DSMout_2,..., DSMout_N, respectively).
  • the encoder 113 level-shifts the output signals of the respective delta sigma modulators 111-k according to the following formula and adds them up. If the output signal of the encoder 113 is Eout, Eout is expressed by the following equation.
  • Eout [S (1) ⁇ (DSMout_1 + B) + S (2) ⁇ (DSMout_2 + B + 1 ⁇ Vstep) + ... + S (k) (DSMout_k + B + (k-1) ⁇ Vstep) + ... + S (N) ⁇ (DSMout_N + B + (N-1) ⁇ Vstep)] / (N ⁇ A) (10)
  • Vstep VMAX_DSM-VMIN_DSM (11)
  • B A ⁇ N ⁇ VMIN-VMIN_DSM It is.
  • S (1), S (2),..., S (N) are control signals generated by the N region divider 101, and the signal input to the N region divider 101 is expressed by the equation (5).
  • S (k) is 1, and other control signals (ie, S (1),..., S (k-1), S (k + 1),. •, S (N)) is zero. That is, in the output of the encoder 113, when the signal input to the N domain divider 101 is expressed by Equation (5), only the term including the output signal (DSMout_k) of the k-th delta-sigma modulator 111-k. And the term containing the output signal of the other delta-sigma modulator is zero. In this case, Eout is expressed by the following equation from Equation 9-11.
  • Eout [DSMin_k + (1-z -1 ) Ek (z) + B + (k-1) ⁇ Vstep] / (A ⁇ N) (12) Further, DSMin_k is the same as Vtune_out_k, and considering that Vtune_in_k is Vin in Expression 8, Expression 12 is expressed by the following expression.
  • Eout Vin + (1-z -1 ) Ek (z) / (A ⁇ N) (13)
  • Ek (z) is quantization noise generated in the quantizer of the delta-sigma modulator.
  • the output signal Eout_ref is expressed by the following equation.
  • Eout_ref Vin + (1-z -1 ) ⁇ Eref (z) (14)
  • Eref (z) is quantization noise generated in the delta-sigma modulator.
  • the maximum value and the minimum value of the input possible range match the two output values of the internal 1-bit quantizer.
  • the value of the quantization noise generated in the quantizer is proportional to the difference between the two output values of the quantizer, the following relational expression exists between Ek (z) and Eref (z): Holds.
  • Equations 14 and 16 mean that the quantization noise generated by the present digital modulator is reduced to 1 / N of the quantization noise generated by the delta-sigma modulator.
  • the quantizers of the N delta sigma modulators included in this digital modulator are all 1-bit comparators, the digital modulator of this embodiment is different from the conventional delta sigma modulator. Quantization noise can be reduced without dropping the operation clock.
  • the input signal of the signal adjuster 105 is the input signal of the N region divider 101.
  • Vin and there are N output signals, which are the same as the output signals Vtune_out_1,..., Vtune_out_N of the first level adjustment circuit 103-1 to the Nth level adjustment circuit 103-N), input
  • Vin With respect to the signal Vin, the following relationship is established between the input signal Vin and the output signal Vtune_out_k of the signal adjuster 105 with respect to the value of k for which Expression (5) is established.
  • Vtune_out_k A ⁇ N ⁇ Vin-A ⁇ (N-k + 1) ⁇ VMIN-A ⁇ (k-1) ⁇ VMAX + VMIN_DSM (17)
  • the signal conditioner 105 can realize the above relational expression, the effect of the present embodiment can be realized by any structure, and the N region divider 101 described above and N pieces of the number can be realized. It is not necessary to limit the combination to the level adjusters 103-1 to 103-N.
  • any configuration of the delta sigma modulator may be used in addition to the delta sigma modulator shown in FIG. 3, or a delta sigma such as a delta modulator may be used. It is also possible to substitute a modulator other than the modulator. Also, in the case of substitution, it is possible to replace some of the N delta sigma modulators or to replace all of them. In the case of replacement, it is desirable that the signal conditioner connected to each delta-sigma modulator adjusts the level so that the input signal is within the input allowable range of the delta-sigma modulator. In other words, when the input signal of the level adjuster is vtune_in_k and the output signal is Vtune_out_k, it is desirable to apply a combination of D and E so that the parameter D in the following equation is as large as possible.
  • Vtune_out_k D ⁇ Vtune_in_k + E (18)
  • the quantizer included in the delta sigma modulator 111-k may be replaced with a multi-value comparator in addition to a 1-bit comparator.
  • the delta sigma modulator may be replaced with a delta modulator.
  • the digital modulator includes a signal conditioner 105, delta-sigma modulators 115-1 to 115-N, and an encoder 113.
  • the signal conditioner 105 has N output terminals. That is, the signal conditioner 105 has a first output terminal, a second output terminal,..., An Nth output terminal. As shown below, the signal conditioner 105 outputs a signal from each output terminal according to the level of the input signal.
  • the digital modulator according to the present embodiment includes N delta-sigma modulators. That is, the digital modulator according to the present embodiment includes first delta sigma modulators 115-1,..., Nth delta delta sigma modulator 115-N. The output signal from the kth output terminal of the signal conditioner 105 is input to the kth delta-sigma modulator 115-k.
  • VMAX the maximum value that can be input to the signal conditioner 105
  • VMIN the minimum value
  • N + 1 voltage values are set to V_0, V_1, V_2,..., V_N in ascending order of values, V_0 is the same as VMIN, and V_N is the same as VMAX.
  • Vtune_out_k G_k ⁇ (Vin-V_ (k-1)) + VMIN_DSM_k (20)
  • G_k (VMAX_DSM_k-VMIN_DSM_k) / (V_k-V_ (k-1))
  • VMAX_DSM_k and VMIN_DSM_k are the maximum value and the minimum value of the input possible range in the k-th delta-sigma modulator 115-k, respectively.
  • the kth output terminal is connected to the kth delta sigma modulator 115-k.
  • a fixed voltage value is output from terminals other than the kth output terminal.
  • VMAX_DSM_p 21) Is output.
  • Other values may be used.
  • VMIN_DSM_q (22) Is output. Other values may be used.
  • the signal conditioner 105 generates N control signals S (1), S (2),..., S (N). If the signal input to the signal conditioner 105 is within the range expressed by the equation (19), S (k) is 1, and other control signals (ie, S (1),..., S (k-1), S (k + 1),..., S (N)) are zero. That is, this control signal represents the level of the input signal Vin of the signal conditioner in N stages.
  • This control signal is input to the encoder 113 and used for internal arithmetic processing in the encoder 113.
  • the output signal DSMout_k of the k-th delta sigma modulator 115-k is expressed by the following equation when the input signal is DSMin_k. expressed.
  • DSMout_k DSMin_k + (1-z -1 ) Ek (z) (23) Ek (z) is quantization noise generated in the k-th delta sigma modulator.
  • the encoder 113 receives the output signals of the N delta-sigma modulators 115-1 to 115-N (DSMout_1, DSMout_2,..., DSMout_N, respectively).
  • the encoder 113 level-shifts the output signals of the respective delta sigma modulators 115-k according to the following formula and adds them up. If the output signal of the encoder 113 is Eout, Eout is expressed by the following equation.
  • Eout ⁇ S (k) [(DSMout_k-VMIN_DSM_k) / G_k + V_ (k-1)] (24)
  • S (1), S (2),..., S (N) are control signals generated by the signal conditioner 105, and the signal input to the signal conditioner 105 is expressed by Expression (19).
  • S (k) is 1, and other control signals (ie, S (1),..., S (k-1), S (k + 1),. S (N)) is zero. That is, in the output of the encoder 113, when the signal input to the signal conditioner 105 is expressed by Expression (19), only the term including the output signal (DSMout_k) of the k-th delta-sigma modulator 115-k is included. The term that is output and includes the output signal of the other delta-sigma modulator 115-j (k ⁇ j) becomes zero. In this case, Eout is expressed by the following expression from Expression 24-25.
  • Eout Vin + (1-z -1) Ek (z) / G_k (28)
  • Ek (z) is quantization noise generated by the quantizer 115-k of the delta-sigma modulator.
  • the output signal Eout_ref is expressed by the following equation.
  • Eout_ref Vin + (1-z -1 ) ⁇ Eref (z) (29)
  • Eref (z) is quantization noise generated by the quantizer in the delta-sigma modulator.
  • the maximum value and the minimum value of the input possible range match the two output values of the internal 1-bit quantizer.
  • the value of the quantization noise generated in the quantizer is proportional to the difference between the two output values of the quantizer, the following relational expression exists between Ek (z) and Eref (z): Holds.
  • Ek (z) (VMAX_DSM_k-VMIN_DSM_k) / (VMAX-VMIN) ⁇ Eref (z) (30) Substituting this equation into Ek (z) in equation 28 yields the following equation:
  • Equations 29 and 31 mean that the quantization noise generated by the digital modulator is reduced to NN of the quantization noise generated by the delta-sigma modulator.
  • the quantizers of the N delta sigma modulators included in this digital modulator are all 1-bit comparators, the digital modulator of this embodiment is different from the conventional delta sigma modulator. Quantization noise can be reduced without dropping the operation clock.
  • any configuration of the delta sigma modulator other than the conventional example shown in FIG. 3 may be used, and a delta sigma modulator such as a delta modulator may be used.
  • Other modulators can be used instead.
  • the signal conditioner connected to each delta-sigma modulator adjusts the level so that the input signal is within the input allowable range of the delta-sigma modulator. That is, when the input signal of the level adjuster is Vtune_in_k and the output signal is Vtune_out_k, it is desirable to apply a combination of D and E so that the parameter D in the following equation is as large as possible.
  • Vtune_out_k D ⁇ Vtune_in_k + E (33)
  • the present embodiment includes a signal conditioner 105, delta-sigma modulators 117-1 to 117-N with a selector, and an encoder 113.
  • the signal conditioner 105 and the encoder 113 are the same as the signal conditioner 105 and the encoder 113 described in the second embodiment.
  • the digital modulator according to the present embodiment includes N delta-sigma modulators 117-1 to 117-N with selectors. That is, the digital modulator according to the present embodiment includes a delta sigma modulator 117-1 with a first selector, a delta sigma modulator 117-2 with a second selector, ..., a delta sigma modulator 117- with an Nth selector. N).
  • the maximum value and the minimum value of the input range of the delta sigma modulator 117-k with selector are VMAX_DSM_k and VMIN_DSM_k, respectively, where k is an integer from 1 to N.
  • the digital modulator according to this embodiment includes a first delta sigma modulator to an Nth delta sigma modulator according to the second embodiment, and a delta sigma modulator with a first selector to a delta sigma modulator with an Nth selector, respectively. This corresponds to the replaced configuration.
  • FIG. 7 shows a block diagram of an example of a delta-sigma modulator with a k-th selector.
  • the delta sigma modulator with selector shown in FIG. 7 includes adders (adders) 201 and 203, a 1-bit comparator 205, delay units 207 and 209, and a selector 211.
  • the delta sigma modulator with the kth selector has a configuration in which a selector circuit 211 is inserted in front of the 1-bit comparator 205 in the conventional delta sigma modulator shown in FIG.
  • the selector circuit 211 has a control terminal cont and selects a signal to be input to the 1-bit comparator 205 in accordance with a signal input to the control terminal cont.
  • S (k) that is one of N control signals generated by the signal conditioner 105 is input to the control terminal cont.
  • the selector circuit 211 selects the output signal of the adder 2 when S (k) is 1.
  • the selector-equipped delta sigma modulator has the same configuration as the conventional delta sigma modulator shown in FIG.
  • the selector circuit 211 selects the input signal of the modulator.
  • a feedback signal including a signal obtained by delaying the input signal of the 1-bit comparator 205 and a signal obtained by delaying the input signal of the 1-bit comparator 205 Can be prevented from being input to the 1-bit comparator 205, and therefore, noise at the output of the modulator can be reduced.
  • FIG. 8 shows a block diagram of another example of a delta-sigma modulator with a k-th selector.
  • the delta sigma modulator with selector shown in FIG. 8 includes a 1-bit comparator 205, a selector circuit 211, and an arbitrary circuit 213.
  • the difference between the delta-sigma modulator with the k-th selector shown in FIG. 8 and the delta-sigma modulator with the k-th selector shown in FIG. 7 is that the adders 201 and 203 and the delay units 207 and 209 are replaced with an arbitrary circuit 213. It is.
  • the delta sigma modulator with the k-th selector shown in FIG. 8 can prevent the feedback signal from being input to the 1-bit comparator 205 when S (k) is 0. Noise can be reduced.
  • FIG. 9 shows a block diagram of still another example of the delta sigma modulator with the kth selector.
  • the delta sigma modulator with selector shown in FIG. 9 includes adders 201 and 203, a 1-bit comparator 205, delay devices 207 and 209, and a selector circuit 213. Also in the delta-sigma modulator with the k-th selector shown in FIG. 9, when S (k) is 0, a feedback signal that is a signal obtained by delaying the input signal of the 1-bit comparator 205 is input to the 1-bit comparator 205. Can be prevented, and therefore the noise at the output of the modulator can be reduced.
  • the signal is amplified before being subjected to delta sigma modulation, it is possible to increase a signal power ratio with respect to quantization noise generated when delta sigma modulation is performed. Therefore, the quantization noise for the signal strength is relatively reduced.
  • a conventional delta-sigma modulator having a 1-bit quantizer can be used, and a conventional high-speed operation can be ensured.
  • FIG. 10 shows a configuration of a transmission circuit including two digital modulators shown in FIGS.
  • the transmission circuit shown in FIG. 10 includes an RF signal generator 301, a controller 315, a 2N-value class D amplifier 318, and a bandpass filter 323.
  • the RF signal generator 301 includes a digital baseband signal generator 303, digital modulators 305-1 and 305-2, a digital oscillator 307, a delay unit 309, multipliers 311-1 and 311-2, and an adder 313.
  • 2N value class D amplifier 317 power source -V N, ⁇ , -V k, ⁇ , -V 1, V 1, ⁇ , V k, ⁇ , V N, switch 319-1 319-N, 321-1 and 321-N.
  • Digital modulators 305-1 and 305-2 are digital modulators shown in any of FIGS.
  • Digital baseband signal generation section 303 outputs digital baseband signals orthogonal to each other to digital modulators 305-1 and 305-2.
  • the digital modulators 305-1 and 305-2 output the input digital baseband signals to the multipliers 311-1 and 311-2, respectively.
  • the digital oscillator 307 outputs a transmission signal that cyclically changes from 0 ⁇ 1 ⁇ 0 ⁇ ⁇ 1.
  • Delay device 309 delays the transmission signal by one clock time.
  • Multiplier 311-1 multiplies the signal input from digital modulator 305-1 by the transmission signal input from digital oscillator 307, and outputs the first multiplied signal obtained thereby to adder 313.
  • Multiplier 311-2 multiplies the signal input from digital modulator 305-2 by the transmission signal input from delay device 309, and outputs the second multiplied signal obtained thereby to adder 313. Therefore, the first multiplication signal is Output signal of digital modulator 305-1 ⁇ 0 ⁇ -Output signal of digital modulator 305-1 ⁇ 0 And the second multiplication signal is 0 ⁇ Output signal of digital modulator 305-2 ⁇ 0 ⁇ The output signal of the digital modulator 305-2 is continuous.
  • the adder 313 adds the first multiplication signal and the second multiplication signal and outputs an addition signal.
  • the addition signal is a continuous product of the first multiplication signal and the second multiplication signal, and more specifically, The output signal of the digital modulator 305-1 ⁇ the output signal of the digital modulator 305-2 ⁇ the output signal of the digital modulator 305-1 ⁇ the output signal of the digital modulator 305-2 is continuous.
  • a switch 319-k is connected to the power source -V k . Further, a switch 321 -k is connected to the power source Vk.
  • the switches 319-1 to 319-N and 321-1 to 321-N are connected to a common output line, and the common connection line is connected to the band-pass filter 323.
  • the voltage of the power supply corresponds to each level of the addition signal, and the controller 315 connects only the switch connected to the power supply corresponding to the level of the addition signal and disconnects the other switches. Therefore, an analog signal obtained by amplifying the addition signal is output to the common output line.
  • Band pass filter 323 receives an analog signal on the common output line and outputs only the pass band component.
  • a signal conditioner that includes a plurality of output lines and outputs a signal of a level corresponding to the level of the input signal to an output line corresponding to a range to which the level of the input signal belongs;
  • a plurality of internal digital modulators provided corresponding to the plurality of output lines, respectively, and outputting a modulation signal by delta-sigma modulating the signals of the corresponding output lines;
  • An encoder that encodes a plurality of modulation signals respectively output by the plurality of internal digital modulators;
  • a digital modulator comprising:
  • the digital modulator according to appendix 1, wherein
  • the signal conditioner is A region having a plurality of output lines and outputting a signal of a level corresponding to the level of the input signal to an output line corresponding to the certain range of the region divider when the level of the input signal belongs to a certain range
  • a divider Corresponding to each of the plurality of output lines of the area divider and corresponding to each of the plurality of internal digital modulators, and adjusting after signals on the corresponding output lines of the area divider Multiple level adjusters to output to the internal digital modulator;
  • a digital modulator comprising:
  • Appendix 3 The digital modulator according to appendix 1 or 2, wherein The encoder encodes a plurality of modulation signals such that a maximum level of a certain modulation signal and a minimum level of a modulation signal adjacent to the certain modulation signal in the range are continuous.
  • a digital modulator comprising: a selector circuit that supplies a quantizer provided in the internal digital modulator without adding
  • At least one internal digital modulator supplies a quantizer included in the internal digital modulator when a range to which the level of the input signal to the digital modulator belongs does not correspond to the internal digital modulator.
  • a digital modulator comprising a selector circuit that uses an input signal to the internal digital modulator as a feedback signal instead of a signal.
  • the digital modulator according to any one of appendices 1 to 4,
  • the digital modulator is a delta-sigma modulator or a delta modulator.
  • a signal conditioner having a plurality of output lines, outputting a signal of a level corresponding to the level of the input signal to an output line corresponding to a range to which the level of the input signal belongs;
  • a plurality of internal digital modulators provided corresponding to the plurality of output lines, respectively, delta-sigma-modulating the signals of the corresponding output lines and outputting modulated signals;
  • An encoder encoding a plurality of modulated signals respectively output from the plurality of internal digital modulators;
  • a digital modulation method comprising:
  • the digital modulation method according to appendix 9, wherein
  • the signal conditioner is An area divider with multiple output lines;
  • a plurality of level adjusters respectively corresponding to the plurality of output lines of the region divider and provided corresponding to the plurality of internal digital modulators;
  • the region divider outputs a signal of a level corresponding to the level of the input signal to an output line corresponding to the certain range of the region divider when the level of the input signal belongs to a certain range;
  • the plurality of level adjusters adjust a signal on a corresponding output line of the domain divider and then output to a corresponding internal digital modulator;
  • a digital modulation method comprising:
  • the digital modulation method according to appendix 9 or 10 The encoder encodes a plurality of modulation signals such that a maximum level of a certain modulation signal and a minimum level of a modulation signal adjacent to the certain modulation signal in the range are continuous.
  • a selector circuit provided in at least one of the internal digital modulators has a quantization provided in the internal digital modulator when a range to which the level of the input signal to the digital modulator belongs does not correspond to the internal digital modulator.
  • a digital modulation method comprising the step of using, as a feedback signal, an input signal to the internal digital modulator in place of a signal supplied to the amplifier.

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Abstract

　複数の出力線を備え、入力信号のレベルの属する範囲に対応する出力線に、前記入力信号のレベルに対応したレベルの信号を出力する信号調整器（１０５）と、前記複数の出力線にそれぞれ対応して設けられ、対応する出力線の信号をデルタシグマ変調して変調信号を出力する複数の内部デジタル変調器（１１１－１～１１１－Ｎ）と、前記複数の内部デジタル変調器がそれぞれ出力する複数の変調信号をエンコードするエンコーダ（１１３）と、を備える。

Description

デジタル変調器
　本発明は、携帯電話や無線ＬＡＮ(Local　Area　Network)等の通信機器に用いられる送信回路及びそれに含まれるデジタル変調器並びに送信回路により行なわれる送信方法及びデジタル変調器により行なわれるデジタル変調方法に関する。
　携帯電話や無線ＬＡＮの通信機器の送信部には、出力電力の大きさに関係なく、送信信号の精度を確保しつつ、低消費電力で動作することが求められる。特に、本通信機器の送信部最終段の電力増幅器は、通信機全体の消費電力の５０％以上を占めるため、高い電力効率であることが求められる。
　近年、高い電力効率を持つと期待される電力増幅器として、スイッチング増幅器が注目されている。スイッチング増幅器は、入力信号としてパルス波形信号を想定し、その波形を維持して電力増幅する。本スイッチング増幅器で増幅されたパルス波形信号は、フィルタ素子で所望の周波数成分以外の周波数成分を十分に抑圧されたのち、アンテナより空中に放射される。
　図１に、スイッチング増幅器の代表例であるＤ級増幅器を示す。本Ｄ級増幅器は、電源とグランドとの間に、２つのスイッチ素子が直列に挿入された構成を含む。本２つのスイッチ素子には、開閉制御信号として、相補的なパルス信号が入力され、どちらか一方のスイッチのみがＯＮ状態となるように制御される。出力は、電源側のスイッチがＯＮ、グランド側のスイッチがＯＦＦの場合、電源電圧と等しい電圧が出力され、逆の場合、グランド電位が出力される。
　本Ｄ級増幅器は、バイアス電流を必要としないため、電力損失が理想的には０になる。なお、本スイッチ素子は、ＭＯＳ(Metal　Oxide　Semiconductor)電界効果トランジスタやバイポーラトランジスタで構成することができる。
　本Ｄ級増幅器を用いた、送信機全体の構成例として、非特許文献１で紹介されている構成を図２に示す。無線信号は、たとえば、Ｗ－ＣＤＭＡ(Wideband-Code　Division　Multiple　Access)を例にとると、デジタルベースバンド（以降、ＤＢＢ）で、１０ｂｉｔ以上の多ｂｉｔ信号として生成される。一方、Ｄ級増幅器の入力信号は、パルス波形である。パルス波形信号は１ｂｉｔ信号しか伝送できないため、ＤＢＢからの出力信号は、あらかじめ、１ｂｉｔに変換されておく必要がある。１ｂｉｔに変換する手段として、本構成例では、所望波の周波数帯近傍の雑音特性を良好に保つため、ΔΣ（デルタシグマ）変調器を用いている。本構成により、無線信号を、良好な雑音特性を維持したままパルス波形信号に変換し、Ｄ級増幅器に入力することが可能となる。
　特許文献１には、信号をデルタシグマ変調する前にその信号のレベルを調整する発明が記載されている。
　特許文献２には、並列に配列された複数のデルタシグマ変調器を用いてアナログ／デジタル変換する回路に関する発明が記載されている。
特開２００６－１０８８９２号公報 特表２００９－５４０６５６号公報
A.　Frappe,　B.　Stefanelli,　A.　Flament,　A.　Kaiser　and　A.　Cathelin,　"A　digital　ΔΣ　RF　signal　generator　for　mobile　communication　transmitters　in　90nm　CMOS,"　in　IEEE　RFIC　Symp.,　pp.13-16,　June　2008
　デルタシグマ変調器の構成例を図３に示す。本デルタシグマ変調器は、アダー、遅延器、量子化器を含む。入力信号をＵ（ｚ）、出力信号をＶ（ｚ）、量子化器で発生する量子化雑音をＥ（ｚ）とすると、以下の式が成立する。
　　　V(z)　=　U(z)　+　(1-z-1　)・E(z)　（１）
出力信号に含まれる雑音Ｎ（ｚ）は、以下の式で表される。
　　　N(z)　=　(1-z-1　)・E(z)　（２）
ここで、
　　　z　=　exp(2πjf/fclk　)　（３）
である。ｆは、信号周波数であり、ｆｃｌｋ　は、デルタシグマ変調器のクロック周波数である。
　よって、所望信号が占有する帯域をｆＢとすると、信号帯域内の雑音は、以下の式で表される。
Figure JPOXMLDOC01-appb-M000001
 　上式は、雑音を低減させるためには、量子化器で発生する量子化雑音Ｅ（ｚ）そのものを小さくするか、デルタシグマ変調器の動作クロック周波数を大きくする必要があることを意味する。なお、Ｅ（ｚ）は、量子化器の比較分解能を向上することで低減することができる。
　非特許文献１では、９０ｎｍＣＭＯＳプロセスを用いた、１ｂｉｔ量子化器を持つ４ＧＳｐｓで動作可能なデルタシグマ変調器が報告されている。
　しかしながら、非特許文献１の変調器は、信号を扱う装置として、携帯電話や、無線ＬＡＮを想定すると、良好な雑音特性を実現できない。携帯電話、無線ＬＡＮにも適用可能な雑音特性を持つデルタシグマ変調器を実現するためには、さらに動作速度を向上する、もしくは、量子化雑音を低減する必要がある。一般的に、デルタシグマ変調器においては、量子化雑音を低減するためには、量子化器の分解能を向上する必要があるが、分解能の向上は、量子化器内部の比較演算回数の増加を伴い、動作速度の劣化を招く。
　特許文献１に記載の発明は、可変利得増幅器のダイナミックレンジを最適化することを目的とするものであり、上記の問題点を解決するものではない。
　特許文献２に記載の発明では、同一のアナログ入力信号が全てのデルタシグマ変調器に入力され、これらからのデジタル出力と余りが処理されるだけである。
　本発明の目的は、量子化雑音の低減と高速動作の両立が可能な、デジタル変調器及びこれを含む送信回路並びにデジタル変調方法及び送信方法を提供することにある。
　本発明の第１の観点によれば、複数の出力線を備え、入力信号のレベルの属する範囲に対応する出力線に、前記入力信号のレベルに対応したレベルの信号を出力する信号調整器と、前記複数の出力線にそれぞれ対応して設けられ、対応する出力線の信号をデルタシグマ変調して変調信号を出力する複数の内部デジタル変調器と、前記複数の内部デジタル変調器がそれぞれ出力する複数の変調信号をエンコードするエンコーダと、を備えることを特徴とするデジタル変調器が提供される。
　また、本発明の第２の観点によれば、上記のデジタル変調器と、前記デジタル変調器の出力とデジタル発振器の出力とを掛け合わせる乗算器と、前記乗算器の出力のレベルに対応した電圧の電源を出力線と接続する増幅器と、を備えることを特徴とする送信回路が提供される。
　更に、本発明の第３の観点によれば、複数の出力線を備えた信号調整器が、入力信号のレベルの属する範囲に対応する出力線に、前記入力信号のレベルに対応したレベルの信号を出力するステップと、前記複数の出力線にそれぞれ対応して設けられた複数の内部デジタル変調器が、対応する出力線の信号をデルタシグマ変調して変調信号を出力するステップと、エンコーダが、前記複数の内部デジタル変調器がそれぞれ出力する複数の変調信号をエンコードするステップと、を有することを特徴とするデジタル変調方法が提供される。
　更に、本発明の第４の観点によれば、上記のデジタル変調方法の各ステップと、掛算器が、前記デジタル変調器の出力とデジタル発振器の出力とを掛け合わせるステップと、増幅器が、前記乗算器の出力のレベルに対応した電圧の電源を出力線と接続するステップと、を有することを特徴とする送信方法が提供される。
　本発明によれば、量子化雑音の低減と高速動作の両立が可能となる。
通常のＤ級増幅器の構成例を示す回路ブロック図である。 従来のＤ級増幅器を用いた送信回路の構成例を示す回路ブロック図である。 従来のデルタシグマ変調器の構成例を示す回路ブロック図である。 第一の発明を実施するための最良の形態にかかる構成例を示すデジタル変調器の回路ブロック図である。 第二の発明を実施するための最良の形態にかかる構成例を示すデジタル変調器の回路ブロック図である。 第三の発明を実施するための最良の形態にかかる構成例を示すデジタル変調器の回路ブロック図である。 セレクタ付きデルタシグマ変調器の構成例を示す回路ブロック図である。 セレクタ付きデルタシグマ変調器の構成例を示す回路ブロック図である。 セレクタ付きデルタシグマ変調器の構成例を示す回路ブロック図である。 本発明の実施形態による送信回路の構成を示す回路図である。
　以下、図面を参照して本発明を実施するための形態について詳細に説明する。
（第一の発明を実施するための最良の形態）
　本実施形態によるデジタル変調器である並列多ビットデルタシグマ変調器の回路ブロック図を図４に示す。図４を参照すると、本実施形態によるデジタル変調器は、Ｎ領域分割器１０１、第１乃至第Ｎのレベル調整器１０３－１～１０３－Ｎ、デルタシグマ変調器１１１－１乃至１１１－Ｎ、エンコーダ１１３を含む。
　Ｎ領域分割器１０１は、Ｎ本（Ｎは、１以上の任意の整数）の出力端子を持ち（本Ｎ本の出力端子を、第１出力端子、第２出力端子、・・・、第Ｎ出力端子という。）、入力信号を、信号レベルの属する範囲に応じて、指定された１本の出力端子から信号を出力する。Ｎ領域分割器１０１は、入力可能電圧範囲の最大値をＶＭＡＸ、最小値をＶＭＩＮとすると、入力信号電圧Ｖｉｎが、下記範囲にある場合は、第ｋ出力端子（ｋは、１からＮまでの任意の整数）から、入力信号Ｖｉｎをそのまま出力する。
　　　VMIN　+　(k-1)・(VMAX-VMIN)/N　<　Vin　<　VMIN　+　k・(VMAX-VMIN)/N　（５）
　なお、上式における２箇所の不等号記号は、適宜、等号付き不等号に置き換えてもよい。
　また、入力信号電圧が式（５）を満たしている場合は、第ｋ出力端子以外の端子からは、固定電圧値が出力される。
　一例として、ｐを１からｋ－１の整数とすると、第ｐ出力端子からは、
　　　VMIN　+　p・(VMAX-VMIN)/N　（６）
が出力される。その他の値でもかまわない。
　また、ｑをｋ＋１からＮの整数とすると、第ｑ出力端子からは、
　　　VMIN　+　(q-1)・(VMAX-VMIN)/N　（７）
が出力される。その他の値でもかまわない。
　第ｐ端子、第ｑ端子の出力として、各々、式（６）、（７）の値を用いた場合には、任意の整数ｒに対して、Ｎ領域分割器の第ｒ出力端子から出力される電圧信号の最大値は、
　　　VMIN　+　r・(VMAX-VMIN)/N
であり、最小値は、
　　　VMIN　+　(r-1)・(VMAX-VMIN)/N
であることを意味する。
　また、本Ｎ領域分割器１０１は、Ｎ本の制御信号S(1),S(2),・・・,S(N)を生成する。Ｎ領域分割器１０１に入力される信号が、式（５）で表現される範囲内の場合は、制御信号S(k)は１、それ以外の制御信号S(1),・・・,S(k-1),S(k+1),・・・,S(N)は、０である。すなわち、本制御信号は、Ｎ領域分割器１０１の入力信号ＶｉｎのレベルをＮ段階であらわす。本制御信号は、エンコーダ１１３に入力され、エンコーダ１１３での内部演算処理に用いられる。
　本実施形態によるデジタル変調器は、レベル調整回路をＮ個含む。すなわち、本実施形態によるデジタル変調器は、第一レベル調整回路、第２レベル調整回路、・・・、第Ｎレベル調整回路を含む。これらＮ個のレベル調整回路は、各々、以下に示すように、Ｎ領域分割器１０１の各出力端子の信号電圧が後段のデルタシグマ変調器１１１－１～１１１－Ｎの入力可能電圧範囲に納まるように、レベル調整をする。
　第ｋレベル調整回路１０３－ｋ（ｋは、１からＮまでの任意の整数）は、Ｎ領域分割器１０１の第ｋ出力端子から出力される信号を入力信号とする。本第ｋレベル調整回路１０-　３－ｋは、入力信号をVtune_in_kとして、以下の関係式に従って、出力信号Vtune_out_kを生成する。
　　　Vtune_out_k　=　A・N・Vtune_in_k　-　A・(N-k+1)・VMIN
　　　　　　　　-　A・(k-1)・VMAX　+　VMIN_DSM　(８）
ただし、
　　　A=　(VMAX_DSM　-　VMIN_DSM)　/　(　VMAX　-　VMIN　)
であり、VMAX_DSM、および、VMIN_DSMは、各々、後段のデルタシグマ変調器１１１－ｋの入力可能範囲の最大値と最小値である。
　上式は、本レベル調整回路１０３－ｋにおいては、Vtune_in_kは、A・N倍に増幅されることを意味する。また、Vtune_in_kがとりうる値の最大値は、
　　　VMIN　+　k・(VMAX-VMIN)/N
最小値は、
　　　VMIN　+　(k-1)・(VMAX-VMIN)/N
であることを考慮すると、第ｋレベル調整回路１０３－ｋの出力信号の最大値、および、最小値は、各々、VMAX_DSM、VMIN_DSMに等しいことを意味している。すなわち、第１レベル調整回路１０３－１から第Ｎレベル調整回路１０３－Ｎにおいては、出力信号の最大値、最小値は、すべて、VMAX_DSM、VMIN_DSMとなる。
　本実施形態によるデジタル変調器には、Ｎ個のデルタシグマ変調器１１１－１～１１１－Ｎ（すなわち、第１デルタシグマ変調器１１１－１から第Ｎデルタシグマ変調器１１１－Ｎ）が含まれており、第１デルタシグマ変調器１１１－１から第Ｎデルタシグマ変調器１１１－Ｎには、各々、第１レベル調整器１０３－１から第Ｎレベル調整器１０３－Ｎの出力信号が入力される。
　第ｋデルタシグマ変調器１１１－ｋの構成例として図３に示した構成を用いると、第ｋデルタシグマ変調器１１１－ｋの出力信号DSMout_kは、入力信号をDSMin_kとすると、以下の式で表される。
　　　DSMout_k　=　DSMin_k　+　(1-z-1　)Ek(z)　（９）
Ｅｋ（ｚ）は、第ｋデルタシグマ変調器で発生する量子化雑音である。
　エンコーダ１１３には、上記Ｎ個のデルタシグマ変調器の出力信号（各々、DSMout_1,DSMout_2,・・・,DSMout_Nとする）が入力される。エンコーダ１１３は、各デルタシグマ変調器１１１－ｋの出力信号を下記式に従ってレベルシフトし、足し合わせる。エンコーダ１１３の出力信号をEoutとすると、Eoutは、下記式で表される。
　　　Eout　=　[　S(1)・(DSMout_1　+　B)
　　　　　　+　S(2)・(　DSMout_2　+　B　+　1・Vstep)　+・・・
　　　　　　+　S(k)(　DSMout_k+　B　+　(k-1)・Vstep　)+・・・
　　　　　　+S(N)・(DSMout_N　+　B　+　(N-1)・Vstep)　]/(N・A)　（１０）
上式において、
　　　Vstep　=　VMAX_DSM-VMIN_DSM　（１１）
　　　B　=　A・N・VMIN　-　VMIN_DSM
である。
　S(1),S(2),・・・,S(N)は、Ｎ領域分割器１０１で生成される制御信号であり、Ｎ領域分割器１０１に入力される信号が、式（５）で表現される範囲内の場合は、S(k)は１、それ以外の制御信号（すなわち、S(1),・・・,S(k-1),S(k+1),・・・,S(N)）は、０である。すなわち、本エンコーダ１１３の出力においては、Ｎ領域分割器１０１に入力される信号が、式（５）であらわされる場合、第ｋデルタシグマ変調器１１１－ｋの出力信号（DSMout_k）を含む項のみが出力され、その他のデルタシグマ変調器の出力信号を含む項はゼロになる。この場合、式９－１１より、Eoutは以下の式で表される。
　　　Eout　=　[DSMin_k　+　(1-z-1　)Ek(z)　+　B　+　(k-1)・Vstep]/(A・N)　（１２）
　また、DSMin_kは、Vtune_out_kと同一であり、また、式８において、Vtune_in_kは、Vinであることを考慮すると、式１２は以下の式で表される。
　　　Eout　=　Vin　+　(1-z-1　)Ek(z)/(A・N)　（１３）
　前述したとおり、Ek(z)は、デルタシグマ変調器の量子化器で発生する量子化雑音である。
　ここで、比較のため、入力信号Vinを、入力可能範囲がVMAXからVMINの、図３に示したデルタシグマ変調器に入力したとすると、出力信号Eout_refは、以下の式で表される。
　　　Eout_ref　=　Vin　+　(1-z-1　)・Eref(z)　（１４）
　なお、Eref(z)は、デルタシグマ変調器で発生する量子化雑音である。
　図３に示したデルタシグマ変調器は、入力可能範囲の最大値と最小値は、内部１ｂｉｔ量子化器の２つの出力値に一致する。量子化器で発生する量子化雑音の値は、量子化器の２つの出力値の差分に比例することを考慮すると、Ek(z)とEref(z)との間には、以下の関係式が成り立つ。
　　　Ek(z)　=　A・Eref(z)　（１５）
　本式を式１３のEk(z)に代入すると、以下の式が導かれる。
　　　Eout　=　Vin　+　(1-z-1　)・Eref(z)/N　（１６）
　式１４と式１６は、本デジタル変調器で発生する量子化雑音は、デルタシグマ変調器で発生する量子化雑音のＮ分の一に低減されることを意味する。本デジタル変調器に含まれるＮ個のデルタシグマ変調器が持つ量子化器は、すべて１ｂｉｔ比較器であることを考慮すると、本実施形態のデジタル変調器は、従来のデルタシグマ変調器に対して、動作クロックを落とすことなく、量子化雑音を低減できる。
　なお、Ｎ領域分割器１０１とＮ個のレベル調整器１０３－１～１０３－Ｎをひとつの信号調整器１０５として見ると（本信号調整器１０５の入力信号は、Ｎ領域分割器１０１の入力信号Vinと同一であり、出力信号はＮ個あり、それらは、第１レベル調整回路１０３－１から第Ｎレベル調整回路１０３－Ｎの出力信号Vtune_out_1,・・・,Vtune_out_Nと同一である）、入力信号Vinに対して、式（５）が成立するｋの値に対して、本信号調整器１０５の入力信号Vinと出力信号Vtune_out_kとの間には以下の関係が成立する。
　　　Vtune_out_k　=　A・N・Vin　-　A・(N-k+1)・VMIN　-　A・(k-1)・VMAX　+　VMIN_DSM　（１７）
　信号調整器１０５としては、上の関係式を実現できる構成であれば、どのような構成でも本実施形態の効果を実現することができ、上記に記載されたＮ領域分割器１０１とＮ個のレベル調整器１０３－１～１０３－Ｎの組み合わせに限定する必要はない。
　本実施形態に含まれるデルタシグマ変調器には、図３に示したデルタシグマ変調器のほか、どのような構成のデルタシグマ変調器の構成を用いても良いし、デルタ変調器など、デルタシグマ変調器以外の変調器で代用することも可能である。また、代用する場合においても、Ｎ個のデルタシグマ変調器のうち、一部を置き換えることも可能であるし、すべてを置き換えることも可能である。置き換える場合、各デルタシグマ変調器に接続される信号調整器は、入力信号が、デルタシグマ変調器の入力可能範囲に納まるように、レベルを調整することが望ましい。すなわち、レベル調整器の入力信号をvtune_in_k、出力信号をVtune_out_kとすると、以下の式におけるパラメータＤが可能な限り大きくなるように、Ｄ、Ｅの組み合わせを適用することが望ましい。
　　　Vtune_out_k　=　D・Vtune_in_k　+　E　（１８）
　また、デルタシグマ変調器１１１－ｋに含まれる量子化器には、１ｂｉｔ比較器のほか、多値比較器に置き換えてもよい。また、デルタシグマ変調器をデルタ変調器に置き換えてもよい。
　（第二の発明を実施するための最良の形態）
　次に第二の発明を実施するための形態を図５に示す。本実施の形態によるデジタル変調器は、第一の形態と同様、信号調整器１０５、デルタシグマ変調器１１５－１～１１５－Ｎ、エンコーダ１１３を含む。
　信号調整器１０５は、出力端子をＮ個持つ。すなわち、信号調整器１０５は、第１出力端子、第２出力端子、・・・、第Ｎ出力端子を持つ。信号調整器１０５は、以下に示すように、入力信号のレベルに応じて、各出力端子から信号を出力する。本実施形態によるデジタル変調器には、デルタシグマ変調器がＮ個含まれている。すなわち、本実施形態によるデジタル変調器には、第１デルタシグマ変調器１１５－１、・・・、第Ｎデルタデルタシグマ変調器１１５－Ｎが含まれている。信号調整器１０５の第ｋ出力端子からの出力信号は、第ｋデルタシグマ変調器１１５－ｋに入力される。
　信号調整器１０５の入力可能レベルの最大値をVMAX、最小値をVMINとする。また、N+1個の電圧値を、値の昇順で、V_0、V_1,V_2,・・・,V_Nとし、V_0をVMINと同一、V_NをVMAXと同一とする。
　ｋを１からＮまでの整数として、入力信号Vinが以下の範囲にある場合、
　　　V_(k-1)　<　Vin　<　V_k　（１９）
　第ｋ出力端子から、下記信号Vtune_out_kが出力される。なお、上式の２つの不等号記号は、各々、等号付き不等号に置き換えてもかまわない。
　　　Vtune_out_k　=　G_k・(Vin　-　V_(k-1))　+　VMIN_DSM_k　（２０）
ただし、
　　　G_k　=　(VMAX_DSM_k　-　VMIN_DSM_k)/(V_k　-　V_(k-1))
　ここで、VMAX_DSM_kおよびVMIN_DSM_kは、各々、第ｋデルタシグマ変調器１１５－ｋにおける、入力可能範囲の最大値と最小値である。第ｋ出力端子は、第ｋデルタシグマ変調器１１５－ｋに接続される。
　また、第ｋ出力端子以外の端子からは、固定電圧値が出力される。
　一例として、ｐを１からｋ－１の整数とすると、第ｐ出力端子からは、
　　　VMAX_DSM_p　（２１）
が出力される。その他の値でもかまわない。
　また、ｑをｋ＋１からＮの整数とすると、第ｑ出力端子からは、
　　　VMIN_DSM_q　（２２）
が出力される。その他の値でもかまわない。
　第ｐ端子、第ｑ端子の出力として、各々、式（２１）、（２２）の値を用いた場合には、任意の整数ｒに対して、第ｒ出力端子から出力される電圧信号の最大値は、VMAX_DSM_rであり、最小値は、VMIN_DSM_rであることを意味する。
　また、本信号調整器１０５は、Ｎ本の制御信号S(1),S(2),・・・,S(N)を生成する。信号調整器１０５に入力される信号が、式（１９）で表現される範囲内の場合は、S(k)は１、それ以外の制御信号（すなわち、S(1),・・・,S(k-1),S(k+1),・・・,S(N)）は、０である。すなわち、本制御信号は、信号調整器の入力信号VinのレベルをＮ段階であらわす。本制御信号は、エンコーダ１１３に入力され、エンコーダ１１３での内部演算処理に用いられる。
　第ｋデルタシグマ変調器１１５－ｋとして、図３に示したデルタシグマ変調器を用いると、第ｋデルタシグマ変調器１１５－ｋの出力信号DSMout_kは、入力信号をDSMin_kとすると、以下の式で表される。
　　　DSMout_k　=　DSMin_k　+　(1-z-1　)Ek(z)　（２３）
Ｅｋ（ｚ）は、第ｋデルタシグマ変調器で発生する量子化雑音である。
　エンコーダ１１３には、上記Ｎ個のデルタシグマ変調器１１５－１～１１５－Ｎの出力信号（各々、DSMout_1,DSMout_2,・・・,DSMout_Nとする）が入力される。エンコーダ１１３は、各デルタシグマ変調器１１５－ｋの出力信号を下記式に従ってレベルシフトし、足し合わせる。エンコーダ１１３の出力信号をEoutとすると、Eoutは、下記式で表される。
　　　Eout　=　ΣS(k)[(DSMout_k　-　VMIN_DSM_k)/G_k+　V_(k-1)]　（２４）
　S(1),S(2),・・・,S(N)は、信号調整器１０５で生成される制御信号であり、信号調整器１０５に入力される信号が、式（１９）で表現される範囲内の場合は、S(k)は１、それ以外の制御信号（すなわち、S(1),・・・,S(k-1),S(k+1),・・・,S(N)）は、０である。すなわち、本エンコーダ１１３の出力においては、信号調整器１０５に入力される信号が、式（１９）であらわされる場合、第ｋデルタシグマ変調器１１５－ｋの出力信号（DSMout_k）を含む項のみが出力され、その他のデルタシグマ変調器１１５－ｊ（ｋ≠ｊ）の出力信号を含む項はゼロになる。この場合、式２４－２５より、Eoutは以下の式で表される。
　　　Eout　=　(DSMout_k　-　VMIN_DSM_k)/G_k+　V_(k-1)　（２６）
　DSMout_kに、式２３を代入すると、以下の式が導かれる。
　　　Eout　=　(DSMin_k　+　(1-z-1　)Ek(z)　-　VMIN_DSM_k)　/　G_k+　V_(k-1)　（２７）
　また、DSMin_kは、Vtune_out_kと同一であるため、式２０の右辺をDSMin_kに代入すると、以下の式が導かれる。
　　　Eout　=　Vin　+　(1-z-1　)Ek(z)　/　G_k　（２８）
　前述したとおり、Ek(z)は、デルタシグマ変調器の量子化器１１５－ｋが発生する量子化雑音である。
　ここで、比較のため、入力信号Vinを、入力可能範囲がVMAXからVMINの、図３に示したデルタシグマ変調器に入力したとすると、出力信号Eout_refは、以下の式で表される。
　　　Eout_ref　=　Vin　+　(1-z-1　)・Eref(z)　（２９）
　なお、Eref(z)は、デルタシグマ変調器内の量子化器で発生する量子化雑音である。
　図３に示したデルタシグマ変調器は、入力可能範囲の最大値と最小値は、内部１ｂｉｔ量子化器の２つの出力値に一致する。量子化器で発生する量子化雑音の値は、量子化器の２つの出力値の差分に比例することを考慮すると、Ek(z)とEref(z)との間には、以下の関係式が成り立つ。
　　　Ek(z)　=　(VMAX_DSM_k　-　VMIN_DSM_k)/(VMAX　-　VMIN)・Eref(z)　（３０）
　本式を式２８のEk(z)に代入すると、以下の式が導かれる。
　　　Eout　=　Vin　+　(1-z-1　)・Eref(z)/NN　（３１）
ただし、
　　　NN=　(VMAX-　VMIN)/(V_k　-　V_(k-1))　（３２）
　式２９と式３１は、本デジタル変調器で発生する量子化雑音は、デルタシグマ変調器で発生する量子化雑音のＮＮ分の一に低減されることを意味する。本デジタル変調器に含まれるＮ個のデルタシグマ変調器が持つ量子化器は、すべて１ｂｉｔ比較器であることを考慮すると、本実施形態のデジタル変調器は、従来のデルタシグマ変調器に対して、動作クロックを落とすことなく、量子化雑音を低減できる。
　本実施形態に含まれるデルタシグマ変調器には、図３に示した従来例のほか、どのような構成のデルタシグマ変調器の構成を用いても良いし、デルタ変調器など、デルタシグマ変調器以外の変調器で代用することも可能である。また、代用する場合においても、Ｎ個のデルタシグマ変調器のうち、一部を置き換えることも可能であり、すべてを置き換えることも可能である。置き換える場合、各デルタシグマ変調器に接続される信号調整器は、入力信号が、デルタシグマ変調器の入力可能範囲に納まるように、レベルを調整することが望ましい。すなわち、レベル調整器の入力信号をVtune_in_k、出力信号をVtune_out_kとすると、以下の式におけるパラメータDが可能な限り大きくなるように、D、Eの組み合わせを適用することが望ましい。
　　　Vtune_out_k　=　D・Vtune_in_k　+　E　（３３）
　（第三の発明を実施するための最良の形態）
　次に第三の発明を実施するための形態を図６に示す。本実施の形態は、信号調整器１０５、セレクタ付きデルタシグマ変調器１１７－１～１１７－Ｎ、エンコーダ１１３を含む。
　信号調整器１０５、エンコーダ１１３は、第二の実施の形態記載の信号調整器１０５、エンコーダ１１３と同一である。また、本実施の形態によるデジタル変調器は、Ｎ個のセレクタ付きデルタシグマ変調器１１７－１～１１７－Ｎを含む。すなわち、本実施の形態によるデジタル変調器は、第１セレクタ付きデルタシグマ変調器１１７－１、第２セレクタ付きデルタシグマ変調器１１７－２、・・・、第Ｎセレクタ付きデルタシグマ変調器１１７－Ｎ）を含む。本セレクタ付きデルタシグマ変調器１１７－ｋの入力可能範囲の最大値、最小値は、ｋを１からＮまでの整数とする場合、各々、VMAX_DSM_k、VMIN_DSM_kである。
　本実施の形態によるデジタル変調器は、第二の実施の第１デルタシグマ変調器から第Ｎデルタシグマ変調器を、第１セレクタ付きデルタシグマ変調器から第Ｎセレクタ付きデルタシグマ変調器に、各々置き換えた構成に相当する。
　第ｋセレクタ付きデルタシグマ変調器の一例のブロック図を図７に示す。図７に示すセレクタ付きデルタシグマ変調器は、アダー（加算器）２０１、２０３、１ｂｉｔ比較器２０５、遅延器２０７、２０９、セレクタ２１１を含む。本第ｋセレクタ付きデルタシグマ変調器は、図３に示した従来のデルタシグマ変調器において、１ｂｉｔ比較器２０５の手前にセレクタ回路２１１が挿入された構成を持つ。セレクタ回路２１１は、制御端子ｃｏｎｔを持ち、本制御端子ｃｏｎｔに入力される信号に従って、１ｂｉｔ比較器２０５に入力する信号を選択する。本制御端子ｃｏｎｔには、信号調整器１０５で生成されるＮ本の制御信号の一つである、Ｓ（ｋ）が入力される。セレクタ回路２１１は、Ｓ（ｋ）が１の場合は、アダー２の出力信号を選択する。本状況では、本セレクタ付きデルタシグマ変調器は、図３に示した従来のデルタシグマ変調器と同様の構成となる。Ｓ（ｋ）が０の場合は、セレクタ回路２１１は、変調器の入力信号を選択する。こうすることにより、Ｓ（ｋ）が０の場合に、１ｂｉｔ比較器２０５の入力信号を遅延することにより得た信号と１ｂｉｔ比較器２０５の入力信号を遅延することにより得た信号を含むフィードバック信号が１ｂｉｔ比較器２０５に入力されることを防止することができ、従って、変調器の出力のノイズを低減することができる。
　第ｋセレクタ付きデルタシグマ変調器の他の一例のブロック図を図８に示す。図８に示すセレクタ付きデルタシグマ変調器は、１ｂｉｔ比較器２０５、セレクタ回路２１１、任意回路２１３を含む。図８に示す第ｋセレクタ付きデルタシグマ変調器が図７に示す第ｋセレクタ付きデルタシグマ変調器との相違する点は、アダー２０１、２０３、遅延器２０７、２０９が任意回路２１３に置き換わった点である。図８に示す第ｋセレクタ付きデルタシグマ変調器でも、Ｓ（ｋ）が０の場合に、フィードバック信号が１ｂｉｔ比較器２０５に入力されることを防止することができ、従って、変調器の出力のノイズを低減することができる。
　第ｋセレクタ付きデルタシグマ変調器の更に他の一例のブロック図を図９に示す。図９に示すセレクタ付きデルタシグマ変調器は、アダー２０１、２０３、１ｂｉｔ比較器２０５、遅延器２０７、２０９、セレクタ回路２１３を含む。図９に示す第ｋセレクタ付きデルタシグマ変調器でも、Ｓ（ｋ）が０の場合に、１ｂｉｔ比較器２０５の入力信号を遅延することにより得た信号であるフィードバック信号が１ｂｉｔ比較器２０５に入力されることを防止することができ、従って、変調器の出力のノイズを低減することができる。
　本デジタル変調器においては、デルタシグマ変調される前に信号が増幅されるため、デルタシグマ変調する際に発生する量子化雑音に対する信号電力比率を大きくとることができる。ゆえに、信号強度に対する量子化雑音は、相対的に低減される。また、デルタシグマ変調には、従来の、１ｂｉｔ量子化器を持つデルタシグマ変調器を用いることが可能で、従来の高速動作を保証することができる。
　図１０は、図４乃至６に示すデジタル変調器を２つ含む送信回路の構成を示す。図１０に示す送信回路は、ＲＦ信号生成器３０１、コントローラ３１５、２Ｎ値Ｄ級増幅器３１８、帯域通過フィルタ３２３を含む。ＲＦ信号生成器３０１は、デジタルベースバンド信号生成部３０３、デジタル変調器３０５－１、３０５－２、デジタル発振器３０７、遅延器３０９、掛算器３１１－１、３１１－２、加算器３１３を含む。２Ｎ値Ｄ級増幅器３１７は、電源－ＶＮ　、・・・、－Ｖｋ　、・・・、－Ｖ１、Ｖ１　、・・・、Ｖｋ　、・・・、ＶＮ　、スイッチ３１９－１～３１９－Ｎ、３２１－１、～３２１－Ｎを含む。
　デジタル変調器３０５－１、３０５－２は、図４乃至６の何れかに示すデジタル変調器である。
　デジタルベースバンド信号生成部３０３は、デジタル変調器３０５－１、３０５－２に、それぞれ、相互に直交したデジタルベースバンド信号を出力する。デジタル変調器３０５－１、３０５－２は、それぞれ、入力したデジタルベースバンド信号を乗算器３１１－１、３１１－２に出力する。デジタル発振器３０７は、０→１→０→－１と循環的に変化する発信信号を出力する。遅延器３０９は、発信信号を１クロック時間だけ遅延させる。乗算器３１１－１は、デジタル変調器３０５－１から入力した信号に、デジタル発振器３０７から入力した発信信号を掛け合わせ、それにより得た第１の乗算信号を加算器３１３に出力する。乗算器３１１－２は、デジタル変調器３０５－２から入力した信号に、遅延器３０９から入力した発信信号を掛け合わせ、それにより得た第２の乗算信号を加算器３１３に出力する。従って、第１の乗算信号は、
　　　　　デジタル変調器３０５－１の出力信号
　　→　　０
　　→　－デジタル変調器３０５－１の出力信号
　　→　　０
が連続するものとなり、第２の乗算信号は、
　　　　　０
　　→　　デジタル変調器３０５－２の出力信号
　　→　　０
　　→　－デジタル変調器３０５－２の出力信号
が連続するものとなる。加算器３１３は、第１の乗算信号と第２の乗算信号とを加算して、加算信号を出力する。従って、加算信号は、第１の乗算信号と第２の乗算信号とが交互に連続したものとなり、より具体的には、
　　　　　デジタル変調器３０５－１の出力信号
　　→　　デジタル変調器３０５－２の出力信号
　　→　－デジタル変調器３０５－１の出力信号
　　→　－デジタル変調器３０５－２の出力信号
が連続するものとなる。
　電源－Ｖｋ　には、スイッチ３１９－ｋが接続されている。また、電源Ｖｋ　には、スイッチ３２１－ｋが接続されている。また、スイッチ３１９－１～３１９－Ｎ、３２１－１～３２１－Ｎは、共通出力線に接続され、共通接続線は帯域通過フィルタ３２３に接続されている。
　電源の電圧は、各々、加算信号の各レベルに対応しており、コントローラ３１５は、加算信号のレベルに対応した電源に接続されているスイッチのみを接続し、他のスイッチを非接続にする。従って、共通出力線には、加算信号が増幅されたアナログ信号が出力される。
　帯域通過フィルタ３２３は、共通出力線にあるアナログ信号を入力し、通過帯域成分のみを出力する。
　上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
　（付記１）
　複数の出力線を備え、入力信号のレベルの属する範囲に対応する出力線に、前記入力信号のレベルに対応したレベルの信号を出力する信号調整器と、
　前記複数の出力線にそれぞれ対応して設けられ、対応する出力線の信号をデルタシグマ変調して変調信号を出力する複数の内部デジタル変調器と、
　前記複数の内部デジタル変調器がそれぞれ出力する複数の変調信号をエンコードするエンコーダと、
　を備えることを特徴とするデジタル変調器。
　（付記２）
　付記１に記載のデジタル変調器であって、
　前記信号調整器は、
　複数の出力線を備え、前記入力信号のレベルが或る範囲に属する時に、当該領域分割器の前記或る範囲に対応する出力線に前記入力信号のレベルに対応したレベルの信号を出力する領域分割器と、
　前記領域分割器の複数の出力線にそれぞれ対応し、且つ、前記複数の内部デジタル変調器にそれぞれ対応して設けられ、前記領域分割器の対応する出力線にある信号を調整してから対応する内部デジタル変調器に出力する複数のレベル調整器と、
　を備えることを特徴とするデジタル変調器。
　（付記３）
　付記１又は２に記載のデジタル変調器であって、
　前記エンコーダは、或る変調信号の最大レベルと前記或る変調信号に前記範囲において隣接する変調信号の最小レベルが連続するように複数の変調信号をエンコードすることを特徴とするデジタル変調器。
　（付記４）
　付記１乃至３の何れか１に記載のデジタル変調器であって、
　少なくとも１つの前記内部デジタル変調器は、当該デジタル変調器への前記入力信号のレベルの属する範囲が当該内部デジタル変調器に対応していない時に、当該内部デジタル変調器への入力信号をそれにフィードバック信号を加算しないで当該内部デジタル変調器に備わる量子化器に供給するセレクタ回路を備えることを特徴とするデジタル変調器。
　（付記５）
　付記１乃至３の何れか１に記載のデジタル変調器であって、
　少なくとも１つの前記内部デジタル変調器は、当該デジタル変調器への前記入力信号のレベルの属する範囲が当該内部デジタル変調器に対応していない時に、当該内部デジタル変調器に備わる量子化器に供給する信号の代わりに当該内部デジタル変調器への入力信号を１つのフィードバック信号とするセレクタ回路を備えることを特徴とするデジタル変調器。
　（付記６）
　付記１乃至４の何れか１に記載のデジタル変調器であって、
　前記内部デジタル変調器は、デルタシグマ変調器又はデルタ変調器であることを特徴とするデジタル変調器。
　（付記７）
　付記１乃至６の何れか１に記載のデジタル変調器と、
　前記デジタル変調器の出力とデジタル発振器の出力とを掛け合わせる乗算器と、
　前記乗算器の出力のレベルに対応した電圧の電源を出力線と接続する増幅器と、
　を備えることを特徴とする送信回路。
　（付記８）
　付記７に記載の送信回路であって、
　前記乗算器は、前記デジタル変調器の出力の非反転信号及び反転信号が当該乗算器の出力に循環的に含まれるように変調をすることを特徴とする送信回路。
　（付記９）
　複数の出力線を備えた信号調整器が、入力信号のレベルの属する範囲に対応する出力線に、前記入力信号のレベルに対応したレベルの信号を出力するステップと、
　前記複数の出力線にそれぞれ対応して設けられた複数の内部デジタル変調器が、対応する出力線の信号をデルタシグマ変調して変調信号を出力するステップと、
　エンコーダが、前記複数の内部デジタル変調器がそれぞれ出力する複数の変調信号をエンコードするステップと、
　を有することを特徴とするデジタル変調方法。
　（付記１０）
　付記９に記載のデジタル変調方法であって、
　前記信号調整器は、
　複数の出力線を備えた領域分割器と、
　前記領域分割器の複数の出力線にそれぞれ対応し、且つ、前記複数の内部デジタル変調器にそれぞれ対応して設けられた複数のレベル調整器と、
　を備え、
　前記領域分割器は、前記入力信号のレベルが或る範囲に属する時に、当該領域分割器の前記或る範囲に対応する出力線に前記入力信号のレベルに対応したレベルの信号を出力するステップと、
　前記複数のレベル調整器が、前記領域分割器の対応する出力線にある信号を調整してから対応する内部デジタル変調器に出力するステップと、
　を有することを特徴とするデジタル変調方法。
　（付記１１）
　付記９又は１０に記載のデジタル変調方法であって、
　前記エンコーダは、或る変調信号の最大レベルと前記或る変調信号に前記範囲において隣接する変調信号の最小レベルが連続するように複数の変調信号をエンコードすることを特徴とするデジタル変調方法。
　（付記１２）
　付記９乃至１１の何れか１に記載のデジタル変調方法であって、
　少なくとも１つの前記内部デジタル変調器に備わるセレクタ回路が、当該デジタル変調器への前記入力信号のレベルの属する範囲が当該内部デジタル変調器に対応していない時に、当該内部デジタル変調器への入力信号をそれにフィードバック信号を加算しないで当該内部デジタル変調器に備わる量子化器に供給するステップを有することを特徴とするデジタル変調方法。
　（付記１３）
　付記９乃至１２の何れか１に記載のデジタル変調方法であって、
　少なくとも１つの前記内部デジタル変調器に備わるセレクタ回路が、当該デジタル変調器への前記入力信号のレベルの属する範囲が当該内部デジタル変調器に対応していない時に、当該内部デジタル変調器に備わる量子化器に供給する信号の代わりに当該内部デジタル変調器への入力信号を１つのフィードバック信号とするステップを有することを特徴とするデジタル変調方法。
　（付記１４）
　付記９乃至１３の何れか１に記載のデジタル変調方法であって、
　前記内部デジタル変調器は、デルタシグマ変調器又はデルタ変調器であることを特徴とするデジタル変調方法。
　（付記１５）
　付記９乃至１４の何れか１に記載のデジタル変調方法の各ステップと、
　掛算器が、前記デジタル変調器の出力とデジタル発振器の出力とを掛け合わせるステップと、
　増幅器が、前記乗算器の出力のレベルに対応した電圧の電源を出力線と接続するステップと、
　を有することを特徴とする送信方法。
　（付記１６）
　付記１５に記載の送信方法であって、
　前記乗算器は、前記デジタル変調器の出力の非反転信号及び反転信号が当該乗算器の出力に循環的に含まれるように変調をすることを特徴とする送信方法。
　以上、実施の形態を参照して本願発明を説明したが、本願発明は上記実施の形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　この出願は、２０１１年５月１０日に出願された日本出願特願２０１１－１０５１５６を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (10)

  1. 　複数の出力線を備え、入力信号のレベルの属する範囲に対応する出力線に、前記入力信号のレベルに対応したレベルの信号を出力する信号調整器と、
    　前記複数の出力線にそれぞれ対応して設けられ、対応する出力線の信号をデルタシグマ変調して変調信号を出力する複数の内部デジタル変調器と、
    　前記複数の内部デジタル変調器がそれぞれ出力する複数の変調信号をエンコードするエンコーダと、
    　を備えることを特徴とするデジタル変調器。
  2. 　請求項１に記載のデジタル変調器であって、
    　前記信号調整器は、
    　複数の出力線を備え、前記入力信号のレベルが或る範囲に属する時に、当該領域分割器の前記或る範囲に対応する出力線に前記入力信号のレベルに対応したレベルの信号を出力する領域分割器と、
    　前記領域分割器の複数の出力線にそれぞれ対応し、且つ、前記複数の内部デジタル変調器にそれぞれ対応して設けられ、前記領域分割器の対応する出力線にある信号を調整してから対応する内部デジタル変調器に出力する複数のレベル調整器と、
    　を備えることを特徴とするデジタル変調器。
  3. 　請求項１又は２に記載のデジタル変調器であって、
    　前記エンコーダは、或る変調信号の最大レベルと前記或る変調信号に前記範囲において隣接する変調信号の最小レベルが連続するように複数の変調信号をエンコードすることを特徴とするデジタル変調器。
  4. 　請求項１乃至３の何れか１に記載のデジタル変調器であって、
    　少なくとも１つの前記内部デジタル変調器は、当該デジタル変調器への前記入力信号のレベルの属する範囲が当該内部デジタル変調器に対応していない時に、当該内部デジタル変調器への入力信号をそれにフィードバック信号を加算しないで当該内部デジタル変調器に備わる量子化器に供給するセレクタ回路を備えることを特徴とするデジタル変調器。
  5. 　請求項１乃至３の何れか１に記載のデジタル変調器であって、
    　少なくとも１つの前記内部デジタル変調器は、当該デジタル変調器への前記入力信号のレベルの属する範囲が当該内部デジタル変調器に対応していない時に、当該内部デジタル変調器に備わる量子化器に供給する信号の代わりに当該内部デジタル変調器への入力信号を１つのフィードバック信号とするセレクタ回路を備えることを特徴とするデジタル変調器。
  6. 　請求項１乃至４の何れか１に記載のデジタル変調器であって、
    　前記内部デジタル変調器は、デルタシグマ変調器又はデルタ変調器であることを特徴とするデジタル変調器。
  7. 　請求項１乃至６の何れか１に記載のデジタル変調器と、
    　前記デジタル変調器の出力とデジタル発振器の出力とを掛け合わせる乗算器と、
    　前記乗算器の出力のレベルに対応した電圧の電源を出力線と接続する増幅器と、
    　を備えることを特徴とする送信回路。
  8. 　請求項７に記載の送信回路であって、
    　前記乗算器は、前記デジタル変調器の出力の非反転信号及び反転信号が当該乗算器の出力に循環的に含まれるように変調をすることを特徴とする送信回路。
  9. 　複数の出力線を備えた信号調整器が、入力信号のレベルの属する範囲に対応する出力線に、前記入力信号のレベルに対応したレベルの信号を出力するステップと、
    　前記複数の出力線にそれぞれ対応して設けられた複数の内部デジタル変調器が、対応する出力線の信号をデルタシグマ変調して変調信号を出力するステップと、
    　エンコーダが、前記複数の内部デジタル変調器がそれぞれ出力する複数の変調信号をエンコードするステップと、
    　を有することを特徴とするデジタル変調方法。
  10. 　請求項９に記載のデジタル変調方法の各ステップと、
    　掛算器が、前記デジタル変調器の出力とデジタル発振器の出力とを掛け合わせるステップと、
    　増幅器が、前記乗算器の出力のレベルに対応した電圧の電源を出力線と接続するステップと、
    　を有することを特徴とする送信方法。
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