JP2008135943A - 連続時間δς変調器 - Google Patents

Abstract

【課題】連続時間ΔΣ変調器において、チップ面積を増大させることなく連続時間フィルタの時定数をキャリブレーションする。
【解決手段】連続アナログ信号とフィードバックアナログ信号との誤差を積分する時定数可変の連続時間フィルタ１１と、連続時間フィルタ１１からの出力信号を量子化する量子化器１２、及び量子化器１２からの出力信号をデジタル−アナログ変換してフィードバックアナログ信号を出力するＤＡＣ１３を有する連続時間ΔΣ変調器のキャリブレーションモードにおいて、雑音検出部１５により量子化器１２からの出力信号中の所望の信号帯域に含まれる量子化雑音の値を検出し、時定数制御部１６によって量子化雑音の値が最小となるように連続時間フィルタ１１の時定数を制御する。
【選択図】 図１

Description

この発明は連続時間ΔΣ変調器に係り、特に連続時間フィルタの時定数のキャリブレーション技術に関する。

連続時間ΔΣ変調器において、ループ内部で使用される連続時間フィルタの時定数はフィルタに使用する素子の値で決定される。例えば、アクティブＲＣ構成のフィルタでは抵抗値と容量値の積で時定数が決定される。ｇｍ−Ｃ構成のフィルタでは、容量値とトランスコンダクタのトランスコンダクタンス値との比で時定数が決定される。集積回路上に形成される抵抗やキャパシタ等の素子値は、異なるウエハ間で通常±１０〜３０％程度変動する。従って、上記の積または比で決まる時定数は、±３０〜５０％程度変動する可能性がある。

このような連続ΔΣ変調器のループ中に設けられる連続時間フィルタの時定数のばらつきは、量子化器で発生する量子化雑音からΔΣ変調器の出力までの伝達関数である雑音・トランスファ・ファンクション（ＮＴＦ）の変動になって現れる。ＮＴＦが変動すると、所望の信号帯域内の量子化雑音が増加して信号対雑音比（ＳＮＲ）が低下する場合がある。また、時定数のばらつきの発生方向によっては、ループが不安定になる可能性もある。

非特許文献１には、連続時間ΔΣ変調器に用いる連続時間フィルタの時定数ばらつきをキャリブレーションする一つの方法が開示されている。非特許文献１では、連続時間フィルタに使用しているのと同じ抵抗及びキャパシタを用いた時定数検出部において、連続時間フィルタが所望の時定数となるような抵抗とキャパシタの組み合わせを決定する。決定した抵抗とキャパシタの組み合わせを表す信号を連続時間フィルタの時定数制御端子に印加することにより、連続時間フィルタの時定数を所望の値に設定する。これにより、ΔΣ変調器のＮＴＦを所望の特性に調整することが可能となる。
Bo Xia, Shouli Yan, and Edgar Sanchez-Sinencio, "An RC Time Constant Auto-Tuning Structure for High Linearity Continuous-Time DS Modulators and Active Filters," IEEE Transactions on Circuits and Systems-I: vol. 51, no. 11, November 2004.

非特許文献１に記載されたキャリブレーション手法では、ΔΣ変調器とは別に時定数検出部を設ける必要があるため、ΔΣ変調器を集積回路化したときチップ面積が増大するという問題がある。特に、集積回路上に設けられる抵抗やキャパシタのような受動素子は、能動素子に比べて面積が大きいため、時定数検出部の追加によるチップ面積の増大は大きなものとなる。

この発明は、チップ面積を増大させることなく連続時間フィルタの時定数をキャリブレーションすることができる連続時間ΔΣ変調器を提供することを目的とする。

本発明の一態様によると、通常動作モードとキャリブレーションモードを有する連続時間ΔΣ変調器において、第１入力端子と第２入力端子を有し、第１入力端子に入力される連続アナログ信号と前記第２入力端子に入力されるフィードバックアナログ信号との誤差を積分した積分信号を出力する時定数可変の連続時間フィルタと、前記積分信号を量子化した量子化信号を出力する量子化器と、前記量子化器からの前記量子化信号をデジタル−アナログ変換した前記フィードバックアナログ信号を出力するデジタル−アナログ変換器と、前記キャリブレーションモードにおいて前記量子化信号中の所望の信号帯域に含まれる量子化雑音の値を検出する雑音検出部と、前記キャリブレーションモードにおいて前記量子化雑音の値が最小となるように決定する前記連続時間フィルタの時定数で、前記通常動作モードにおいて前記連続時間フィルタを動作せしめる制御部とを具備することを特徴とする。

本発明によると、連続時間ΔΣ変調器においてチップ面積を増大させることなく連続時間フィルタの時定数をキャリブレーションすることができる。

以下、図面を参照しながら本発明の実施の形態について詳細に説明する。
（第１の実施形態）
図１に示されるように、本発明の第１の実施形態に係る連続時間ΔΣ変調器は、信号入力端子１０、二つの入力端子をそなえた連続時間フィルタ１１、量子化器１２、デジタル−アナログ変換器（ＤＡＣ）１３、信号出力端子１４、雑音検出部１５及び時定数制御部１６を有する。

信号入力端子１０には、連続時間アナログ信号が入力される。連続時間アナログ信号は、連続時間フィルタ１１の第１入力端子に入力される。連続フィルタ１１の出力信号は量子化器１２により量子化され、信号出力端子１４からΔΣ変調信号として取り出される。量子化器１２の出力信号はデジタル信号であり、ＤＡＣ１３によりアナログ信号に変換され、連続時間フィルタ１１の第２入力端子にフィードバックアナログ信号として与えられる。連続時間フィルタ１１は、信号入力端子１０からの連続時間アナログ信号とＤＡＣ１３から出力されるフィードバックアナログ信号との誤差を積分する積分器である。

連続時間ΔΣ変調器は、通常動作モードとキャリブレーションモードを有する。キャリブレーションモードにおいては、信号出力端子１４における所望の信号帯域内の量子化雑音が雑音検出部１５により検出され、雑音検出部１５から量子化雑音の量を示す値（以下、雑音値という）が出力される。時定数制御部１６は、雑音値に基づいて生成される時定数制御信号を連続時間フィルタ１１に供給することによって、雑音値が最小となるように連続時間フィルタ１６の時定数を制御する。

図１に示した連続時間ΔΣ変調器においてキャリブレーションのために付加される構成要素は、雑音検出部１５と時定数制御部１６のみである。雑音検出部１５や時定数制御部１６は、デジタル回路やプロセッサにより実現できる。従って、抵抗やキャパシタを含んで実現される時定数検出部を必要とする非特許文献１に開示されたキャリブレーション方法に比べ、チップ面積を小さくすることができる。

次に、連続時間フィルタ１１について具体例を説明する。図２は、ローパス型連続時間ΔΣ変調器に用いる連続時間フィルタの例として、アクティブＲＣ型積分器の回路図を示している。連続時間フィルタの第１入力端子ＩＮ１及び第２入力端子ＩＮ２に抵抗Ｒ１及びＲ２の一端がそれぞれ接続され、抵抗Ｒ１及びＲ２の他端は演算増幅器ＯＡの反転入力端子に接続される。演算増幅器ＯＡの非反転入力端子は接地される。演算増幅器ＯＡの出力端子ＯＵＴは、連続時間フィルタの出力端子となる。演算増幅器ＯＡの反転入力端子と出力端子との間には、複数の積分用キャパシタＣ１，Ｃ２，・・・，ＣｎがスイッチＳＷ１，ＳＷ２，・・・，ＳＷｎをそれぞれ介して並列に接続される。

図２に示した連続時間フィルタの時定数は、オン状態のスイッチに接続されているキャパシタの容量値（Ｃとする）と、抵抗Ｒ１及びＲ２の抵抗値（Ｒとする）との積で決定される。複数のスイッチがオン状態にある場合は、それらのスイッチと接続されたキャパシタの容量値の合計をＣとして、ＣとＲとの積で時定数が決定される。

従って、時定数制御信号によりスイッチＳＷ１〜ＳＷｎのうちのどれをオンするかを切り替えることによって、連続時間フィルタ１１の時定数を変えることができる。図２では容量値Ｃを切り替えることにより時定数を変化させたが、容量を固定にして抵抗値Ｒを切り替えても同様の結果を得ることが可能である。また、連続時間フィルタにアクティブＲＣ型積分器に代えて例えばｇｍ−Ｃ型積分器など他の形式の積分器を用いてもよい。ｇｍ−Ｃ型積分器の場合、ｇｍ（トランスコンダクタンス）またはＣ（容量値）を切り替えることで時定数を変化させることができる。さらに、アクティブＲＣ型積分器及びｇｍ−Ｃ型積分器のいずれを用いても、共振器を構成することが可能であるから、バンドパス型連続時間ΔΣ変調器における時定数の制御についても同様に行うことができる。

次に、図３を用いて図１に示した基本構成の連続時間ΔΣ変調器をより具体化した実施形態について説明する。図３に示す連続時間ΔΣ変調器では、モード切替スイッチ１７によって連続時間フィルタ１１の第１入力端子に信号入力端子１０とグラウンド電位点のいずれかが接続される。モード切替スイッチ１７は連続時間ΔΣ変調器の動作モードを切り替えるために用意される。連続時間ΔΣ変調器の通常動作モードにおいては、モード切り替えスイッチ１７は信号入力端子１０側に接続される。一方、キャリブレーションモードにおいては、モード切替スイッチ１７はグラウンド電位点側に切り替えられ、ΔΣ変調器の入力信号はグラウンド電位、すなわちゼロとされる。このとき信号出力端子１４に取り出されるΔΣ変調器の出力信号は、量子化器１２で発生する量子化雑音のみとなる。

雑音検出部１５は、デジタルフィルタ２１、電力検出部２２及び雑音記憶部２３により構成される。デジタルフィルタ２１によってΔΣ変調器の出力信号のうち所望の信号帯域の信号成分のみが抽出され、電力検出部２２に入力される。所望の信号帯域とは、通常動作モードにおいてΔΣ変調器に入力される信号の帯域、つまりΔΣ変調が施されるべき連続アナログ信号の帯域をいう。電力検出部２２は、デジタルフィルタ２１から入力された信号を２乗し、さらに所定回数積分を行うことで、所望の信号帯域内に含まれる量子化雑音の電力を計算して雑音値を検出する。雑音記憶部２３では、電力検出部２２で検出された雑音値を記憶する。

キャリブレーションモードでは、時定数制御部１６によって連続時間フィルタ１１の時定数を順次切り替えると共に、電力検出部２２により検出される量子化雑音の雑音値を雑音記憶部２３に記憶する。時定数制御部１６は、雑音記憶部２３に記憶された雑音値が最小となったときの時定数制御信号を以後固定的に連続時間フィルタ１１に与え、キャリブレーションを完了する。従って、連続時間フィルタ１１に含まれるキャパシタや抵抗等の素子値にばらつきが生じ、時定数が所望の値からずれた場合でも、連続時間フィルタ１１の最適な時定数に設定することができる。

雑音検出部１５内のデジタルフィルタ２１は、ローパス型ΔΣ変調器ではローパスフィルタが用いられ、バンドパス型ΔΣ変調器においてはバンドパスフィルタが用いられる。デジタルフィルタ２１は、連続時間フィルタ１１の時定数のキャリブレーションを行わない通常動作モードにおいてはデシメーションフィルタとして使用される。このため、キャリブレーションのための専用のデジタルフィルタを用意する必要はない。

また、一般に通信装置においては、受信信号強度（ＲＳＳＩ）を検出する機能を備えていることが多い。その場合、ＲＳＳＩ検出部で検出した電力をそのまま量子化雑音の検出に用いることができるので、キャリブレーションのための専用の電力検出部２２を用意する必要はない。

次に、雑音検出部１５と時定数制御部１６による連続時間フィルタ１１に対する時定数制御の具体的な手順について説明する。
連続時間フィルタ１１に対する時定数制御の第１の手順によると、キャリブレーションモードにおいて全ての時定数に対応して電力検出部２２で求められた量子化雑音の雑音値を雑音記憶部２３に記憶し、最も雑音値が小さくなる時定数を探索する。以下、図４を用いて時定数制御の第１の手順について詳細に説明する。この場合、雑音検出部１５では所望の信号帯域内の量子化雑音のみを検出するため、図３に示したように電力検出部２２によりデジタルフィルタ２１の出力信号をサンプリングして電力を検出する。

時定数制御部１６は、電力検出部２２がデジタルフィルタ２１の出力信号をサンプルした回数ｎを計数するカウンタを有する。時定数制御部１６内の当該カウンタや電力検出部２２は、例えば通信装置のシステムクロックに合わせて動作する。なお、デジタルフィルタ２１で帯域制限された信号は、デシメーションフィルタのようにサンプリング周波数を下げて出力されることが多いため、デジタルフィルタ２１の入力側と出力側とでクロック周波数が異なる場合がある。一方、連続時間フィルタ１１の時定数τはτ（ｋ）のように、ｋの値によって切り替えられるものとする。ｋは時定数の切り替え回数であり、ｋ＝１，２，・・・，Ｋである。

図４に示される第１の手順によると、キャリブレーションの開始時にｋ＝１，ｎ＝１のように初期設定を行う（ステップＳ１０１）。この後、電力検出部２２によってデジタルフィルタ２１の出力信号を２乗し、さらに２乗値をＮ回積分することによって、量子化器１２で発生する量子化雑音の雑音値を出力する（ステップＳ１０２）。すなわち、ステップＳ１０３でｎが所定の積分回数Ｎにするまで、ｎを１ずつインクリメントし（ステップＳ１０４）、ステップＳ１０２の処理を繰り返す。

電力検出部２２での積分がＮ回行われると（ステップＳ１０３でｎ＝Ｎ）、電力検出部２２によって量子化雑音の雑音値が求まるため、この雑音値を雑音記憶部２３に記憶する（ステップＳ１０５）。以下、ステップＳ１０６で連続時間フィルタ１１の時定数τの切り替え回数ｋがＫに達するまで、ステップＳ１０７でｋを１ずつインクリメントしてステップＳ１０２〜Ｓ１０５の処理を繰り返す。

ｋがＫに達すると、Ｋ個の全ての時定数に対応するＫ個の雑音値が雑音記憶部２３に記憶される。そこで、次に時定数制御部１６が雑音記憶部２３に記憶されたＫ個の雑音値のうちの最小値を認識し、その最小値に対応するｋの値を選択して、そのｋの値を固定する（ステップＳ１０８）。このようにして、雑音値が最小値となるような時定数が連続時間フィルタ１１に対して設定される。

次に、図５を用いて連続時間フィルタ１１に対する時定数制御の第２の手順について説明する。

図６に示す第２の手順において、ステップＳ２０１〜Ｓ２０４の処理は図４中のステップＳ１０１〜Ｓ１０４の処理と同じである。ステップＳ２０１〜Ｓ２０４の処理により電力検出部２２での積分がＮ回行われると（ステップＳ２０３でｎ＝Ｎ）、次にステップＳ２０５によりＰ（ｋ−２）＞Ｐ（ｋ−１）＜Ｐ（ｋ）かどうかの判断を行う。ここで、Ｐ（ ）はキャリブレーション過程における量子化雑音の雑音値であり、Ｐ（ｋ）は現在の時定数における雑音値、Ｐ（ｋ−１）は一つ前の時定数における雑音値、Ｐ（ｋ−２）はさらに一つ前の時定数における雑音値である。

ここで、ステップＳ２０５においてＰ（ｋ−２）＞Ｐ（ｋ−１）＜Ｐ（ｋ）でなければ、Ｐ（ｋ−１）は極小値でないため、ステップＳ２０６でＰ（ｋ）を雑音記憶部２３に記憶した後、ｋを１インクリメントし（ステップＳ２０７）、ステップＳ２０２〜２０５の処理を繰り返す。

一方、ステップＳ２０５においてＰ（ｋ−２）＞Ｐ（ｋ−１）＜Ｐ（ｋ）であれば、Ｐ（ｋ−１）は極小値、すなわち一つ前の時定数におけるＳＮＲが極大値ということになるため、ｋ−１をｋとしてそのｋの値を固定する（ステップＳ２０８）。このようにして雑音値が極小値、つまりＳＮＲが極大値になった時点で時定数が固定され、連続時間フィルタ１１に対して時定数が設定される。

次に、連続時間フィルタ１１に対する時定数制御の第３の手順について説明する。図６には、３次２ビットのローパス型ΔΣ変調器における時定数ばらつきの影響をシミュレーションした結果を示している。時定数の値は、所望の値を１として正規化している。図６より時定数が±４０％程度ばらつくと、ＳＮＲは１０ｄＢ程度劣化することが読み取れる。さらに、時定数が所望の値の０．５５倍程度に低下するとループが不安定になり、図６に示されるようにＳＮＲは急激に低下することが分かる。

ところで、図６のシミュレーション結果によると、ＳＮＲ対時定数の特性は上に凸のグラフで表される。このような場合には、時定数が最も大きい側または小さい側からキャリブレーションを開始して雑音値を順次検出してゆき、一つ前の時定数における雑音値よりも新たに検出された雑音値が大きくなった時点（すなわち一つ前の時定数におけるＳＮＲよりも新たに検出されたＳＮＲが小さくなった時点）でキャリブレーションを終了することにより、ＳＮＲが極大値となるような時定数を設定することができる。この場合、雑音記憶部２３で記憶する雑音値は、一つ前の時定数における雑音値のみでよいから、雑音記憶部２３は小容量のメモリであればよい。

図７は、時定数制御の第３の手順を示し、ステップＳ３０１〜Ｓ３０４の処理は図４中のステップＳ１０１〜Ｓ１０４及び図５中のステップＳ２０１〜Ｓ２０４の処理と同じである。ステップＳ３０１〜Ｓ３０４の処理により電力検出部２２での積分がＮ回行われると（ステップＳ３０３でｎ＝Ｎ）、次にステップＳ３０５によりＰ（ｋ−１）＜Ｐ（ｋ）かどうかの判断を行う。ここで、Ｐ（ ）はキャリブレーション過程における雑音値であり、Ｐ（ｋ）は現在の時定数における雑音値、Ｐ（ｋ−１）は一つ前の時定数における雑音値である。

ここで、ステップＳ３０５においてＰ（ｋ−１）＜Ｐ（ｋ）でなければ、Ｐ（ｋ−１）は極小値でないため、ステップＳ３０６でＰ（ｋ）を雑音記憶部２３に記憶した後、ｋを１インクリメントし（ステップＳ３０７）、ステップＳ３０２〜Ｓ３０５の処理を繰り返す。

一方、ステップＳ３０５においてＰ（ｋ−１）＜Ｐ（ｋ）となれば、Ｐ（ｋ−１）は極小値、すなわち現在より一つ前の時定数におけるＳＮＲが極大値ということになるため、ｋの値をそのｋの値より一つ前の値（すなわちｋ−１）に固定し（ステップＳ３０８）、処理を終了する。このようにして第３の手順によっても雑音値が極小値、つまりＳＮＲが極大値になった時点で時定数が固定され、連続時間フィルタ１１に対して時定数が設定される。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。R. Schreier, et al., “Understanding Delta-Sigma Data Converters,” IEEE Press（参考文献１）に開示されているように、ΔΣ変調器において入力をゼロまたはＤＣに固定すると、量子化器で発生する量子化雑音が白色雑音と見なせなくなり、量子化雑音の発生量が実際の動作時と異なる可能性がある。この傾向は量子化器のビット数が少ないほど、またΔΣ変調器の次数が低いほど顕著である。従って、量子化器のビット数が少ない場合、またはΔΣ変調器の次数が低い場合、キャリブレーションモードにおいて入力をゼロにすると正確な量子化雑音を検出できない可能性がある。

図８は、この点を考慮した第２の実施形態に係る連続時間ΔΣ変調器のキャリブレーションモードでの状態を示す図であり、図３中に示したモード切替スイッチ１７は図では省略されている。図９（ａ）（ｂ）（ｃ）（ｄ）は、図８の各部の周波数特性を示している。図８では、キャリブレーションモードにおいてΔΣ変調器入力（ａ点）、すなわち連続時間フィルタ１１の第１入力端子に既知信号、例えば図９（ａ）に示すような信号帯域内かつ既知の周波数の正弦波信号３１を入力することにより、実際の動作状態に近い条件で量子化雑音の検出を可能としている。ΔΣ変調器出力（ｂ点）からは、図９（ｂ）に示すように入力の正弦波信号３１に量子化雑音が加算された信号が出力される。このようなΔ変調器の出力信号から信号帯域内の量子化雑音を取り出すために、ΔΣ変調器の出力信号を図９（ｃ）に示すような正弦波信号３１の周波数にノッチを持ち、かつ信号帯域外の周波数成分を除去できる周波数特性を持つデジタルフィルタ２１を通す。

デジタルフィルタ２１の出力においては、図９（ｄ）に示されるように正弦波信号３１の周波数周辺の量子化雑音が抑圧されるものの、ほぼ信号帯域内の量子化雑音がそのまま現れる。従って、デジタルフィルタ２１の出力における電力を検出し、それに基づいて連続時間フィルタ１１の時定数を制御することで量子化雑音が最小となるようにキャリブレーションを施すことができる。

ここでは、キャリブレーションモードにおいてΔΣ変調器に入力する信号として正弦波信号３１を用いたが、他の既知信号、特に周波数成分が既知の信号であれば、正弦波以外の信号でも使用することが可能である。例えば、クロック信号を分周した信号をキャリブレーションモードにおいてΔΣ変調器の入力信号として使用してもよい。クロック信号の周波数及び分周比は既知であるから、容易に周波数成分が既知の信号を作り出すことができる。

（第３の実施形態）
図１０は、キャリブレーションモードにおいてΔΣ変調器に正弦波信号を入力する別の例である第３の実施形態であり、図１１（ａ）（ｂ）（ｃ）（ｄ）は図１０の各部の周波数特性を示している。図７では、キャリブレーションモードにおいてΔΣ変調器に入力される正弦波信号３１の周波数は信号帯域内であるのに対して、図１０では図１１（ａ）に示すような信号帯域外の正弦波信号３２を用いる。このときΔΣ変調器出力においても、正弦波信号３２は図１１（ｂ）に示されるように信号帯域外にあるため、デジタルフィルタ２２は図１１（ｃ）に示すような信号帯域内の成分を取り出すためのフィルタでよく、キャリブレーションモードにおいて入力信号周波数にノッチを持つ必要はない。従って、キャリブレーションモードにおいて使用するデジタルフィルタ２２として、通常動作モードにおいて使用されるデシメーションフィルタをそのまま使用することができる。

デジタルフィルタ２１の出力には、図１１（ｄ）に示されるように所望の信号帯域内の量子化雑音がそのまま現れるので、デジタルフィルタ２１の出力における電力を検出し、それに基づいて連続時間フィルタ１１の時定数を制御することで、量子化雑音が最小となるようにキャリブレーションを施すことができる。

（第４の実施形態）
図１２は、本発明の第４の実施形態に係る連続時間ΔΣ変調器であり、図１３（ａ）（ｂ）（ｃ）（ｄ）は、図１１の各部の周波数特性を示している。本実施形態では、キャリブレーションモードにおいて第２、第３の実施形態のように正弦波信号をΔΣ変調器に入力する代わりに、量子化器１２の入力信号に図１３（ａ）に示すアナログのディザ信号３３を加算器３４により加算する。図１３（ｂ）はΔΣ変調器の出力、図１３（ｃ）はデジタルフィルタ２１の周波数特性、図１３（ｄ）はデジタルフィルタ２１の出力を示す。このようにディザ信号３３を用いても、量子化器１２で発生する量子化雑音をランダム化することが可能である。

（第５の実施形態）
図１４は、本発明の第５の実施形態に係る連続時間ΔΣ変調器であり、図１５（ａ）（ｂ）（ｃ）（ｄ）は、図１３の各部の周波数特性を示している。本実施形態では、量子化器１２として多ビット化量子化器を用い、キャリブレーションモードにおいて正弦波信号を入力する代わりに、量子化器１２の出力信号に図１５（ａ）のような帯域を持つデジタルのディザ信号３５を加算器３６により加算する。図１５（ｂ）はΔΣ変調器の出力、図１５（ｃ）はデジタルフィルタ２１の周波数特性、図１５（ｄ）はデジタルフィルタ２１の出力を示す。

このようにデジタルのディザ信号３５を用いても、量子化器１２で発生する量子化雑音をランダム化することが可能である。また、このように多ビットの量子化器１２を用いて、量子化器１２の出力信号にディザ信号３５を加算する場合、ディザ信号３５はデジタル信号でよいから、図１２の実施形態で用いるアナログのディザ信号３１に比べて発生が容易である。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

本発明の第１の実施形態に係る連続時間ΔΣ変調器を示すブロック図 連続時間フィルタの具体例であるアクティブＲＣ型連続時間積分器を示す回路図 図１の連続時間ΔΣ変調器をより具体的に示すブロック図 連続時間フィルタに対する時定数制御の第１の手順を示すフローチャート 連続時間フィルタに対する時定数制御の第２の手順を示すフローチャート 連続時間フィルタの時定数ばらつきの影響によるＳＮＲの変化についてシミュレーションした結果を示す図 連続時間フィルタに対する時定数制御の第３の手順を示すフローチャート 本発明の第２の実施形態に係る連続時間ΔΣ変調器のキャリブレーションモードでの動作を示すブロック図 図８の各部の周波数特性を示す図 本発明の第３の実施形態に係る連続時間ΔΣ変調器のキャリブレーションモードでの動作を示すブロック図 図１０の各部の周波数特性を示す図 本発明の第４の実施形態に係る連続時間ΔΣ変調器のキャリブレーションモードでの動作を示すブロック図 図１２の各部の周波数特性を示す図 本発明の第５の実施形態に係る連続時間ΔΣ変調器のキャリブレーションモードでの動作を示すブロック図 図１４の各部の周波数特性を示す図

符号の説明

１０・・・入力端子
１１・・・連続時間フィルタ
１２・・・量子化器
１３・・・デジタル−アナログ変換器
１４・・・出力端子
１５・・・雑音検出部
１６・・・時定数制御部
１７・・・モード切替スイッチ
１８・・・ΔΣ変調器
２１・・・デジタルフィルタ
２２・・・電力検出部
２３・・・雑音記憶部

Claims (12)

1. 通常動作モードとキャリブレーションモードを有する連続時間ΔΣ変調器において、
   第１入力端子と第２入力端子を有し、第１入力端子に入力される連続アナログ信号と前記第２入力端子に入力されるフィードバックアナログ信号との誤差を積分した積分信号を出力する時定数可変の連続時間フィルタと；
   前記積分信号を量子化した量子化信号を出力する量子化器と；
   前記量子化器からの前記量子化信号をデジタル−アナログ変換した前記フィードバックアナログ信号を出力するデジタル−アナログ変換器と；
   前記キャリブレーションモードにおいて前記量子化信号中の所望の信号帯域に含まれる量子化雑音の値を検出する雑音検出部と；
   前記キャリブレーションモードにおいて前記量子化雑音の値が最小となるように決定する前記連続時間フィルタの時定数で、前記通常動作モードにおいて前記連続時間フィルタを動作せしめる制御部と；を具備する連続時間ΔΣ変調器。
2. 前記雑音検出部は、前記キャリブレーションモードにおいて前記量子化信号から前記所望の信号帯域の信号成分を抽出するデジタルフィルタと、前記量子化雑音の値を求めるために前記信号成分の電力を検出する電力検出部とを有する請求項１記載の連続時間ΔΣ変調器。
3. 前記雑音検出部は、前記キャリブレーションモードにおいて前記量子化信号から前記所望の信号帯域の信号成分を抽出するデジタルフィルタと、前記量子化雑音の値を求めるために前記信号成分の電力を検出する電力検出部と、前記量子化雑音の値を記憶する記憶部とを有し、
   前記制御部は、前記キャリブレーションモードにおいて前記時定数を複数段階に切り替え、前記記憶部に記憶された前記量子化雑音の値のうち最小値に対応する時定数を選択して固定する請求項１記載の連続時間ΔΣ変調器。
4. 前記制御部は、前記複数段階に切り替える全ての時定数に対応して前記量子化雑音の値が前記記憶部に記憶された後、記憶された前記量子化雑音の値の最小値を認識し、該最小値に対応する時定数を選択して固定する請求項３記載の連続時間ΔΣ変調器。
5. 前記制御部は、前記時定数を切り替える毎に前記記憶部に記憶されている前回の時定数に対応する前記量子化雑音の値と、現在の時定数における前記量子化雑音の値との比較を行うことにより前記量子化雑音の値の極小値を認識し、該極小値に対応する時定数を選択して固定する請求項３記載の連続時間ΔΣ変調器。
6. 前記制御部は、前記時定数を切り替える毎に前記記憶部に記憶された過去少なくとも２回の時定数に対応する前記量子化雑音の値及び現在の時定数における前記量子化雑音の値の比較を行うことにより前記量子化雑音の値の極小値を認識し、該極小値に対応する時定数を選択して固定する請求項３記載の連続時間ΔΣ変調器。
7. 前記キャリブレーションモードにおいて前記第１入力端子に既知信号を入力する手段をさらに具備する請求項１記載の連続時間ΔΣ変調器。
8. 前記既知信号は、正弦波信号である請求項７記載の連続時間ΔΣ変調器。
9. 前記既知信号は、クロック信号を分周して得られる信号である請求項７記載の連続時間ΔΣ変調器。
10. 前記既知信号は、前記連続アナログ信号の信号帯域外の周波数成分のみの信号である請求項７記載の連続時間ΔΣ変調器。
11. 前記キャリブレーションモードにおいて前記量子化器に入力される前記積分信号にアナログのディザ信号を加算する手段をさらに具備する請求項１記載の連続時間ΔΣ変調器。
12. 前記キャリブレーションモードにおいて前記量子化信号にデジタルのディザ信号を加算する手段をさらに具備する請求項１記載の連続時間ΔΣ変調器。

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