JP2018513623A - シグマデルタ変調器構成体、連続時間シグマデルタ変調器を較正するための方法および制御装置 - Google Patents

Abstract

本シグマデルタ変調器構成体（１００）は、少なくとも１つの変調器段を有する１つの連続時間シグマデルタ変調器（ＣＴ＿ＳＤＭ）、１つのデジタル積分器（Ｉｎｔ＿ｄ）、および１つの所与の数のスイッチ（Ｓｗ１，．．．，Ｓｗ８）を備える。これらのスイッチ（Ｓｗ１，．．．，Ｓｗ８）は、このシグマデルタ変調器（ＣＴ＿ＳＤＭ）を、上記のデジタル積分器（Ｉｎｔ＿ｄ）を備える、１つの一次のインクリメンタル型のシグマデルタアナログデジタル変換器（ＩＮＣ＿ＡＤＣ）に転換するように、配設および構成されている。上記の連続時間シグマデルタ変調器の少なくとも第１の変調器段（Ｍ＿１）は、この連続時間シグマデルタ変調器（ＣＴ＿ＳＤＭ）の入力とカップリングされており、この第１の変調器段に供給されている入力信号および／またはフィードバック信号を調整するための少なくとも１つのチューニング素子を備える。【選択図】 図４

Description

本発明は、連続時間シグマデルタ変調器を備えるシグマデルタ変調器構成体に関する。さらに本発明は、連続時間シグマデルタ変調器を較正するための方法および制御装置に関する。また本発明は、このシグマデルタ変調器構成体およびこの制御装置を備えるシステムに関する。

連続時間変調器として動作するシグマデルタ変調器、いわゆる連続時間シグマデルタ変調器は、離散時間変調器として動作するシグマデルタ変調器よりも低消費電力であるという利点を有する。代替として、同じ消費電力の信号処理に対して、より大きな信号帯域を達成することができる。

シグマデルタ型データ変換器またはノイズシェーピングのオーバーサンプリング変換器が、多くのアナログーアナログ変換のアプリケーションで好まれている。いくつかのアプリケーション、たとえばＭＥＭＳマイクロフォンシステム（複数）は、このシグマデルタ型データ変換器（複数）の小さな感度ばらつきを必要としている。プロセス変動による連続時間シグマデルタ変調器（複数）の感度ばらつきを低減するためには、一般的にこの連続時間シグマデルタ変調器の１つ以上の回路素子のチューニングが必要とされている。

特許文献１は、連続時間デルタシグマ変調器の選択係数を較正するための回路を開示している。この回路は、このデルタシグマ変調器の複数の段の１つにカップリングされた１つの較正論理モジュールを含んでいる。この較正論理モジュールは、それぞれの段の発振周波数を測定し、そしてこれを基準周波数と比較する。この較正論理モジュールは、それぞれの段に関連する選択回路部品を調整し、この基準周波数と発振周波数が一致するようにする。

米国特許第８６４３５１８Ｂ２号明細書

本発明の目的は、１つの連続時間シグマデルタ変調器を備える１つのシグマデルタ変調器構成体、１つの較正方法およびこれに対応する制御装置、および１つのシステムを提供することであり、これらはそれぞれこの連続時間シグマデルタ変調器の容易および／または柔軟なチューニングを可能とするものである。

この目的は、独立請求項の特徴によって達成される。本発明の有利な実施形態は、従属項に記載されている。

第１の態様によれば、本発明は１つのシグマデルタ変調器構成体によって特徴づけられる。このシグマデルタ変調器構成体は、少なくとも１つの変調器段を有する１つの連続時間シグマデルタ変調器、１つのデジタル積分器、および１つの所与の数のスイッチを備える。これらのスイッチは、この連続時間シグマデルタ変調器を、上記のデジタル積分器を備える１つの一次のインクリメンタル型のシグマデルタアナログデジタル変換器に転換するように、配設および構成されている。上記の連続時間シグマデルタ変調器の少なくとも１つの第１の変調器段は、この連続時間シグマデルタ変調器の入力とカップリングされており、この第１の変調器段に供給されている入力信号および／またはフィードバック信号を調整するための少なくとも１つのチューニング素子を備える。

これは上記の連続時間シグマデルタ変調器（ＳＤＭ）を、変調器段の係数の値の変化を評価することを可能とするインクリメンタル型シグマデルタ変調器に転換できるという利点を有する。上記のチューニング用には外部の基準信号が全く必要でなく、したがって上記のシグマデルタ変調器構成体の製造の後でこのチューニングを実施することも可能とある。このチューニングは、スタンバイモードからの起動動作またはウェークアップ動作の一部として実施することができる。１つの変調器次数および量子化器に使用される多数の量子化レベルを含む、どのようなタイプの連続時間シグマデルタ変調器の接続形態も、変調器段の係数の値の変化を評価することを可能とするインクリメンタル型シグマデルタアナログデジタル変換器に転換することができる。

第１の態様の実施形態によれば、上記のシグマデルタ変調器構成体は、上記の連続時間シグマデルタ変調器にカップリングされた１つの量子化器素子を備える。この連続時間シグマデルタ変調器およびこの量子化器素子は１つの連続時間シグマデルタアナログデジタル変換器（ＡＤＣ）を形成する。この量子化器素子の出力を上記のデジタル積分器の入力にカップリングし、上記の第１の変調器段以外の変調器段の接続を遮断することによって、上記の連続時間シグマデルタＡＤＣは、一次のインクリメンタル型のシグマデルタアナログデジタル変換器に転換される。

これはほんの僅かなオーバヘッドを用いることで、上記の連続時間シグマデルタ変調器をインクリメンタル型のシグマデルタアナログデジタル変換器に容易に再構成することができるという利点を有する。必要とされるチップ領域と追加の回路の電流消費は非常に小さくすることができる。

上記の第１の態様のもう１つの実施形態によれば、上記の第１の変調器段は、１つの能動的な抵抗キャパシタ積分器、すなわちＲＣ積分器を備え、第１の抵抗を入力経路に有し、この第１の抵抗は、１つのトリミング抵抗アレイを備える。これは上記のシグマデルタ変調器構成体の費用を抑えた集積化を可能とし、そして上記の第１の変調器段の入力係数およびフィードバック係数の容易な調整を可能とする。

上記の第１の態様のもう１つの実施形態によれば、上記の第１の変調器段は、１つのトランスコンダクタ−キャパシタ積分器、すなわちＧｍＣ積分器を備え、当該ＧｍＣ積分器のトランスコンダクタのトランスコンダクタンス値がトリミング可能となっている。これは上記のシグマデルタ変調器構成体の費用を抑えた集積化を可能とし、そして上記の第１の変調器段の入力係数およびフィードバック係数の容易な調整を可能とする。

上記の第１の態様のもう１つの実施形態によれば、上記の連続時間シグマデルタ変調器は、それぞれの変調器段に供給される入力信号および／またはフィードバック信号を調整するための少なくとも１つのさらなるチューニング素子を備える少なくとも１つのさらなる変調器段を備える。この場合これらの変調器段は、同様の構成を備えており、これは集積回路における部品間の極めて良好なマッチングを実現するために有利に使用することができる。

第２および第３の態様によれば、本発明は、第１の態様すなわち上記のシグマデルタ変調器構成体による、シグマデルタ変調器構成体の連続時間シグマデルタ変調器を較正するための方法およびこれに対応する制御装置によって特徴づけられる。上記の連続時間シグマデルタ変調器が、上記のデジタル積分器を備える一次のインクリメンタル型のシグマデルタアナログデジタル変換器に転換されるように、このシグマデルタ変調器構成体のスイッチ（複数）のスイッチ設定を制御するための１つの第１の制御信号が供給される。さらに、所定の基準電圧が、この一次のインクリメンタル型のシグマデルタアナログデジタル変換器の入力に供給されるように、このシグマデルタ変調器構成体のスイッチ（複数）のスイッチ設定を制御するための１つの第２の制御信号が、供給される。トリミング制御信号は、上記のデジタル積分器からの１つの出力信号に基づいて決定され、この出力信号は、所定の時間経過後に受信されたものである。このトリミング制御信号は、上記のチューニング素子を調整するために供給されている。

上記の第１の態様の有利な実施形態は、上記の第２および第３の態様にも有効である。

上記の第２および第３の態様の１つの実施形態によれば、上記のデジタル積分器の上記の出力信号が所望の範囲にあるかどうかチェックされる。もしこの出力信号が所望の範囲に無ければ、上記のインクリメンタル型のシグマデルタアナログデジタル変換器がリセットされるように、上記のシグマデルタ変調器構成体のスイッチ（複数）のスイッチ設定を制御するための１つのリセット信号が供給される。さらに、もう１つのトリミング制御信号が、上記のデジタル積分器からの上記の出力信号に基づいて決定され、この出力信号は、上記のリセット信号を供給した後に、所定の時間経過後に受信されたものである。上述したステップ（複数）は、上記のデジタル積分器からの上記の出力信号が所望の範囲にあるようになるまで繰り返される。

上記の第２および第３の態様のもう１つの実施形態によれば、上記の少なくとも１つのさらなる変調器段の少なくとも１つのさらなるチューニング素子を調整するために、１つの第２のチューニング信号が供給される。

第４の態様によれば、本発明は、上記の第３の態様すなわち上記の制御の有利な実施形態による制御装置、および上記の第１の態様、すなわち上記のシグマデルタ変調器構成体の１つの有利な実施形態、を備える１つのシステムによって特徴づけられる。この制御装置は、上記のデジタル積分器の上記の出力信号を受信するように構成されている。この制御装置は、上記のシグマデルタ変調器構成体のスイッチ（複数）にカップリングされて、これらのスイッチのスイッチ設定を制御するようになっており、そしてこの制御装置は、上記のチューニング素子または上記の複数のチューニング素子の調整を制御するために、これらのチューニング素子の各々にカップリングされている。

上記の第１から第３の態様の有利な実施形態は、この第４の態様にも有効である。

本発明の例示的な実施形態を、概略図を参照して以下に説明する。

１つの連続時間シグマデルタアナログデジタル変換器の１つの一般的な形態を示す。 １つの第１の変調器段を実現するための、１つの例示的な第１のデバイスを示す。 １つの第１の変調器段を実現するための、１つの例示的な第２のデバイスを示す。 １つのシグマデルタ変調器構成体を備える、１つの例示的なシステムを示す。 １つの一次のインクリメンタル型のシグマデルタアナログデジタル変換器の１つの一般的な形態を示す。 １つの較正アルゴリズムの１つの例示的なフローチャートを示す。

異なる図に示されている同じ設計および機能の素子は、同じ参照番号で示される。

図１は、１つの二次の連続時間シグマデルタ変調器ＣＴ＿ＳＤＭを備える、１つの連続時間シグマデルタアナログデジタル変換器（ＡＤＣ）の一般的な形態を示す。

この連続時間シグマデルタ変調器ＣＴ＿ＳＤＭは、２つの変調器段Ｍ＿１，Ｍ＿２を備え、各々の変調器段は、１つのアナログ積分器Ｉｎｔ＿ａ，入力信号およびフィードバック信号の異なる重みづけのための重みづけ素子（複数）ｋを有する。さらに、この連続時間シグマデルタ変調器ＣＴ＿ＳＤＭは、上記の入力信号とフィートバック信号との差信号を上記のアナログ積分器Ｉｎｔ＿ａの１つの入力に供給するための、１つの差分素子Ｄｉｆｆを備える。

さらに上記の連続時間シグマデルタＡＤＣは、その出力に１つの変換器出力を供給する１つのクロック制御の量子化器素子Ｑ、および１つのフィードバック信号を上記のそれぞれの変調器段Ｍ＿１，Ｍ＿２の入力に１つのアナログフィードバック信号を供給するための、１つのクロック制御のデジタルアナログ変換器ＤＡＣを備える。

上記の連続時間シグマデルタＡＤＣは、対象となる信号帯域におけるこの連続時間シグマデルタＡＤＣの信号利得を均等化する。これは今度は、上記の第１の変調器段Ｍ＿１のそれぞれの重みづけ素子ｋの入力係数およびフィードバック係数に関係する。

図示されている連続時間シグマデルタＡＤＣに対して、サンプリング周波数と比較して低い周波数、すなわちｓ≒０、における信号伝達関数（ＳＴＦ）は、この連続時間シグマデルタＡＤＣの直線近似

ＳＴＦ（０） ＝ ｋ_b1／ｋ_a1

によって求めることができ、ここでｋ_b1は上記の第１の変調器段Ｍ＿１の入力係数であり、ｋ_a1はフィードバック係数である。

信号利得が１であるには、ｋ_b1とｋ_a1とが等しくなければならない。したがって、ｋ_b1とｋ_a1との間のいかなる不整合も、上記の連続時間シグマデルタＡＤＣにおける１ではない信号利得を生じる。

図２は上記の連続時間シグマデルタ変調器ＣＴ＿ＳＤＭの第１の変調段Ｍ＿１を実現するための、１つの例示的な第１のデバイスを示す。

この第１の変調器段Ｍ＿１は、１つの能動的なＲＣ積分器を備える。好ましくは、この能動的なＲＣ積分器は、１つのオペレーショナルトランスコンダクタンスアンプＯＴＡを備える。ここに図示されたタイプの能動的なＲＣ積分器においては、上記の入力係数ｋ_b1は抵抗ＲｂおよびキャパシタＣによって実現されており、他方上記のフィードバック係数ｋ_a1は、電流ｉｆａおよびキャパシタＣによって実現されている。

上記の連続時間シグマデルタＡＤＣを１つの集積回路として製造する場合、プロセスばらつきのために、上記の抵抗Ｒｂの絶対値および上記の電流ｉｆａを供給する電流源のばらつきは異なるものとなり得る。この電流源は、たとえば、１つのバンドギャップリファレンスおよび１つの電流源の抵抗によって生成される。この電流源の抵抗は、上記の能動的なＲＣ積分器における抵抗Ｒｂの抵抗タイプと異なるプロセスバラつきを有し得る。

したがって、上記の連続時間シグマデルタＡＤＣの製造後、この連続時間シグマデルタＡＤＣの所望の感度を達成するために、上記の電流ｉｆａおよび上記の抵抗Ｒｂをマッチングする必要がある。

図３は上記の連続時間シグマデルタ変調器ＣＴ＿ＳＤＭの上記の第１の変調器段Ｍ＿１を実現するための１つの例示的な第２のデバイスを示す。

この第２のデバイスは、１つのトランスコンダクタキャパシタ積分器（ＧｍＣ積分器）を備える。ここでフィードバック信号は、電流ｉｆｂを含み、他方入力信号Ｖｉｎは、トランスコンダクタＧｍを用いて電流信号に変換される電圧を含む。

ここに図示されたタイプのＧｍＣ積分器ＧｍＣ＿Ｉｎｔにおいては、上記の入力係数ｋ_b1は、このトランスコンダクタＧｍおよび１つのトランスコンダクタ出力キャパシタＣ＿Ｇｍによって実現されており、他方上記のフィードバック係数ｋ_a1は、電流ｉｆｂおよびこのトランスコンダクタ出力キャパシタＣ＿Ｇｍによって実現されている。

この場合、このトランスコンダクタＧｍのトランスコンダクタンス値は、このフィードバック電流ｉｆｂにマッチングするようにチューニングすることができる。

図４は、１つの連続時間シグマデルタ変調器ＣＴ＿ＳＤＭ、およびこの連続時間シグマデルタ変調器ＣＴ＿ＳＤＭを較正するための１つの制御装置Ｃｔｒｌを有する、１つのシグマデルタ変調器構成体１００、を備えるシステム１０を示す。

この連続時間シグマデルタ変調器ＣＴ＿ＳＤＭは、１つの第１の変調器段Ｍ＿１、および１つの第２の変調器段Ｍ＿２を備える。代替として、このシグマデルタ変調器デバイスは、１つの単一の段のみ、または３つ以上の段を備えてよい。

本シグマデルタ変調器構成体１００は、１つの量子化器素子Ｑを備え、この量子化器素子は、上記の連続時間シグマデルタ変調器ＣＴ＿ＳＤＭにカップリングされている。この連続時間シグマデルタ変調器ＣＴ＿ＳＤＭおよびこの量気化器素子Ｑは、１つの連続時間シグマデルタアナログデジタル変換器を形成する。

上記の第１の変調器段Ｍ＿１は、上記の第１の変調器段の入力信号および／または上記の第１の変調器段のフィードバック信号を調整するための少なくとも１つのチューニング素子を備える。

上記の第１の変調器段Ｍ＿１は、たとえば１つの第１のオペレーショナルトランスコンダクタンスアンプＯＴＡ１，１つの第１の抵抗Ｒ１，および１つの第１の積分キャパシタＣ１を備える。好ましくはこの第１の抵抗Ｒ１は、この第１の抵抗Ｒ１の抵抗値が上記の入力信号を調整するための所定の範囲においてチューナブルであるように構成されている。

さらに、上記の第１の変調器段は、１つの第１のデジタルアナログ変換器ＤＡＣ１を備える。この第１のデジタルアナログ変換器ＤＡＣ１は、上記の量子化器Ｑ１の出力とカップリングされている。上記の第１の抵抗Ｒ１は、たとえば１つのトリミング抵抗アレイを備える。

上記の第２の変調器段Ｍ＿２は、たとえば、１つの第２のオペレーショナルトランスコンダクタンスアンプＯＴＡ２、１つの第２の入力抵抗Ｒ２，および１つの第２の積分キャパシタＣ２を有する、１つの第２の積分器モジュールを備える。さらにこの第２の変調器段は、１つの第２のデジタルアナログ変換器ＤＡＣ２を備える。第２のデジタルアナログ変換器ＤＡＣ２の入力は、上記の量子化器素子Ｑの出力とカップリングされている。

上記の量子化器素子Ｑは、この量子化器素子Ｑの入力信号を、少なくとも１つの所定の基準信号と比較するように構成されている。

本シグマデルタ変調器構成体１００は、１つのデジタル積分器Ｉｎｔ＿ｄを備える。このデジタル積分器Ｉｎｔ＿ｄの入力は、上記の量子化器素子Ｑの出力とカップリング可能である。

追加として、本シグマデルタ変調器構成体１００は、１つの所与の数のスイッチＳｗ１，．．．，Ｓｗ８を備え、これらは上記の連続時間シグマデルタ変調器ＣＴ＿ＳＤＭを、上記のデジタル積分器Ｉｎｔ＿ｄを備える１つの一次のインクリメンタル型のシグマデルタアナログデジタル変換器ＩＮＣ＿ＡＤＣに転換するように配設されかつ構成されている。

具体的には、本シグマデルタ変調器構成体１００は、所与の数のスイッチＳｗ１，．．．，Ｓｗ８を備え、これらは上記の第２の変調器段が、または、１つのより高次のシグマデルタ変調器の場合には上記の第１の変調器段を除く全ての段が、バイパスされ、そしてこの第１の変調器段が直接上記の量子化器素子Ｑの１つの入力にカップリングされてよい。

たとえば本シグマデルタ変調器構成体１００のスイッチＳｗ１〜Ｓｗ６は、このシグマデルタ変調器構成体１００の動作を設定するために用いられている。第１の入力スイッチＳｗ１および第２の入力スイッチＳｗ２は、チューニングモードの際に、所定の基準電圧を上記のインクリメンタル型のシグマデルタＡＤＣ ＩＮＣ＿ＡＤＣの入力に供給するために使用されている。第１および第２のリセットスイッチＳｗ７，Ｓｗ８は、上記の積分器（複数）のそれぞれの積分キャパシタＣ１，Ｃ２を短絡することによって、これらの積分器をリセットするために使用される。

本シグマデルタ変調器構成体１００の様々な動作モード用のスイッチＳｗ１〜Ｓｗ８の状態および選択信号ＳＥＬを以下の表に一覧で示す。

図４に示すシグマデルタ構成体は、任意に追加で１つのデマルチプレクサＤＥ＿Ｍｕｘを備え、このデマルチプレクサは上記の選択信号ＳＥＬによって制御されている。この場合このデマルチプレクサＤＥ＿Ｍｕｘは１つのスイッチ機能を備える。

［表１］

表１： スイッチ状態

上記の制御装置Ｃｔｒｌは、供給される上記のデジタル積分器Ｉｎｔ＿ｄの出力を受信するように構成されている。

この制御装置Ｃｔｒｌは、本シグマデルタ変調器構成体１００と同じチップ上に集積されていてよい。代替としてこの制御装置Ｃｔｒｌは、分離されたユニットとして、または部分的にこの同じチップ上に集積されたユニットとして構成されていてよい。この制御装置Ｃｔｒｌは、１つの状態機械を構成してよい。配線接続されたルックアップテーブルが正しいチューニングを決定するために使用されてよい。

上記の制御装置Ｃｔｒｌは、上記のシグマデルタ構成体の上記の連続時間シグマデルタ変調器ＣＴ＿ＳＤＭを制御するように構成されている。

本シグマデルタ変調器構成体１００の本質的な利点は、同一の抵抗およびキャパシタを有する第２の回路を備える必要が無いことである。追加されるデジタル回路の量は、共に同じビット幅の１つの加算器および１つのレジスタを備える１つのデジタル積分器、および上記のチューニングを制御するための１つの状態機械のみであってよい。この加算器のビット幅は、上記の連続時間シグマデルタ変調器ＡＤＣの所望の精度に依存する。

図５は、１つの一次インクリメンタル型のシグマデルタアナログデジタル変換器ＩＮＣ＿ＡＤＣの１つの一般的な形態を示す。

既知のＤＣ信号を上記のインクリメンタル型のシグマデルタＡＤＣ ＩＮＣ＿ＡＤＣの入力に印加する場合、所定の数のクロックサイクルの経過の後、このインクリメンタル型のシグマデルタＡＤＣ ＩＮＣ＿ＡＤＣの出力値が、ｋ_b1＝ｋ_a1となる時の出力に等しい１つの既知の出力値と比較することができる。

このインクリメンタル型のシグマデルタＡＤＣ ＩＮＣ＿ＡＤＣによって行われる変換の精度は、積分されたサイクルの数、および上記の量子化器および回路ブロックのノイズに依存する。１つの一次シングルビットインクリメンタル型のシグマデルタＡＤＣに対して達成されるビット分解能は、量子化のみからは、ログ２底の積分されるサンプル数に等しい。

図６は、較正アルゴリズムの１つの実施形態を示す。以下では、このアルゴリズムが詳細に説明される。このアルゴリズムは、１つのプログラムとして実行することができる。

たとえばこのプログラムはステップＳ１で開始する。上記の較正アルゴリズムは、スタンバイモードからの起動動作またはウェークアップ動作の一部であってよい。この較正アルゴリズムは、製造後に、ワンタイムプログラマブル（ＯＴＰ）メモリにプログラミングされた、チューニングモードの設定を用いて実行されてもよい。

好ましくは、１つの任意に追加されるステップＳ２において、上記の第１の抵抗Ｒ１のトリミング抵抗アレイの暫定的な設定が所与の暫定的なトリミング制御信号によって実行される。この暫定的な設定は、このトリミング抵抗アレイの可能な設定のいずれであってもよい。

ステップＳ３において、上記の連続時間シグマデルタ変調器ＣＴ＿ＳＤＭが１つの一次インクリメンタル型のシグマデルタＡＤＣ ＩＮＣ＿ＡＤＣに転換されるように、上記のシグマデルタ変調器構成体１００のスイッチＳｗ１，．．．，Ｓｗ８のスイッチ設定を制御するための１つの第１の制御信号が供給される。

たとえば、上記の第１の抵抗Ｒ１のトリミング抵抗アレイの値をチューニングするために、上記のシグマデルタ変調器構成体１００は、図４に示すように、チューニングモードに設定される。この設定においては、上記の第１の積分器は、量子化器素子Ｑの１つの入力に直接接続されており、一方上記の第２の積分器は切り離されている。この第１の積分器は、上記の第１のリセットスイッチＳｗ７を短時間クローズし、そして上記の一次インクリメンタル型のシグマデルタＡＤＣ ＩＮＣ＿ＡＤＣの動作を開始する前に、このスイッチを再度オープンすることによってリセットされる。上記のデジタル積分器Ｉｎｔ＿ｄもデジタル的にリセットされる。

ステップＳ５において、所定の基準電圧が上記の一次インクリメンタル型のシグマデルタＡＤＣ ＩＮＣ＿ＡＤＣの入力に供給されるように、上記のシグマデルタ変調器構成体１００のスイッチＳｗ１，．．．，Ｓｗ８のスイッチ設定を制御するための、１つの第２の制御信号が供給される。

たとえば、図４に示すように、第１の入力スイッチＳｗ１がオープンされ、そして第２の入力スイッチＳｗ２がクローズされる。

ステップＳ７において、１つのトリミング制御信号が、上記のデジタル積分器Ｉｎｔ＿ｄからの１つの出力信号に基づいて決定され、この出力信号は、所定の時間経過後に受信されたものである。このトリミング制御信号は、上記の制御装置Ｃｔｒｌの出力に供給される。続いて上記の第１の抵抗Ｒ１のトリミング抵抗アレイが、このトリミング制御信号に従って調整される。

好ましくは、上記のトリミング制御信号は、上記のデジタル積分器によってＮクロックサイクル後に供給される出力値に基づいて決定される。たとえば、上記の一次インクリメンタル型のシグマデルタＡＤＣ ＩＮＣ＿ＡＤＣは、この入力に上記の基準電圧が印加された後、所定の時間長の間動作する。この所定の時間長後、たとえばＮクロックサイクル後、上記のデジタル積分器Ｉｎｔ＿ｄからの出力値が取り込まれ、そして所定の基準値または基準範囲と比較される。取得された値がこの基準値または基準範囲より上であれば、上記の第１の抵抗Ｒ１の値が増加される。取得された値がこの基準値または基準範囲より下であれば、上記の第１の抵抗Ｒ１の値は減少される。

上記の第１の抵抗Ｒ１のトリミング抵抗アレイの設定を調整した後、ステップＳ９において、上記のインクリメンタル型のシグマデルタＡＤＣ ＩＮＣ＿ＡＤＣはリセットされ、そして同じ入力基準電圧を用いて新たな測定が実行される。

たとえば、上記の第１の抵抗Ｒ１のトリミング抵抗アレイの設定を調整した後、上記の第１のリセットスイッチＳｗ７をクローズし、そして上記のシグマデルタ変調器の動作が再始動される前に、このスイッチをオープンすることによって、上記のインクリメンタル型のシグマデルタＡＤＣ ＩＮＣ＿ＡＤＣはリセットされる。上記のデジタル積分器Ｉｎｔ＿ｄもリセットされる。

以上の処理は、上記のインクリメンタル型のシグマデルタＡＤＣの出力値が所望の範囲となるまで続けられる。もし所望の範囲となった場合、このチューニングアルゴリズムは、ステップＳ１１で終了する。上記のシグマデルタ変調器構成体１００は、リセットモードに入り、上記の積分キャパシタＣ１，Ｃ２をリセットする。次にこのシグマデルタ変調器構成体は、ノーマルモードに設定され、そしてこの回路のノーマル動作が開始される。

好ましくは、上記の暫定的な設定は、上記のトリミング抵抗アレイの抵抗が典型的なプロセスコーナー（process corner）における目的とする抵抗に等しくなる設定である。この場合、このトリミング抵抗アレイの抵抗値がこの暫定的な設定において、プロセスばらつきによる抵抗値の変動を表す統計的分布の平均値に等しくなると推定され、必要な測定および必要な上記のトリミング抵抗アレイの調整の回数が極小化されることが期待される。

上記のトリミング抵抗アレイの初期値を設定した後、１つの基準信号が上記のインクリメンタル型のシグマデルタＡＤＣ ＩＮＣ＿ＡＤＣの入力に印加され、そしてＮクロックサイクル後（Ｎは整数であり、たとえば６４である）、その出力値が測定される。

図１に示すように、上記の第１の抵抗Ｒ１および上記の第１の変調器段の電流ｉａ１によって実現される、上記のループフィルタ係数ｋ_b1とｋ_a1との間の所望の比に基づいて、上記の入力信号および上記の所望のチューニング精度、すなわち上記のインクリメンタル型のシグマデルタＡＤＣの出力値の上限および下限が用いられて、上記の抵抗Ｒ１が所望の精度内でこの電流ｉａ１にチューニングされたかどうかが決定される。このチューニングアルゴリズムの例においては、上記のインクリメンタル型のシグマデルタＡＤＣの出力値は、まずこの上限と比較される。もしこの出力値がこの上限より上である場合、上記の第１の抵抗Ｒ１の抵抗を増加するために、上記のトリミング抵抗アレイが調整され、これはｋ_b1／ｋ_a1の比を所望の値に向かって低減することになる。

もし上記のインクリメンタル型のシグマデルタＡＤＣの出力値が上記の下限より下である場合、この出力値は次に、次のステップにおいて、この下限と比較される。もしこの出力値がこの下限より下である場合、上記の第１の抵抗Ｒ１の抵抗を低減するために、上記のトリミング抵抗アレイが調整され、これはｋ_b1／ｋ_a1の比を所望の値に向かって増加することになる。

もし測定された上記のインクリメンタル型のシグマデルタＡＤＣの出力値が、上記のトリミング抵抗アレイを調整した後で、上記の上限より上または上記の下限より下である場合、上記のインクリメンタル型のシグマデルタＡＤＣ ＩＮＣ＿ＡＤＣはリセットされ、同じ入力基準電圧を用いて新たな測定が実行される。

以上の処理は、上記のインクリメンタル型のシグマデルタＡＤＣの出力値が、上記の上限より下かつ上記の下限より上となるまで続けられる。もし所望の範囲となった場合、このチューニングアルゴリズムは終了する。

もう１つの実施形態においては、上記の第１の抵抗Ｒ１のトリミング抵抗アレイは最小の抵抗値の設定に暫定的に設定される。次に上述のアルゴリズムの実施形態と同様に、測定が開始される。しかしながら、１つの単一の限界値のみが必要である。これは上記のインクリメンタル型のシグマデルタＡＤＣの出力値が上記の上限より下かどうかを決定することのみが必要であるからである。

同様に、もう１つの実施形態においては、上記の第１の抵抗Ｒ１のトリミング抵抗アレイは、最大の抵抗値の設定に暫定的に設定される。上述のアルゴリズムの実施形態と同様に、測定が開始される。ここでも、１つの単一の限界値のみが必要である。これは上記のインクリメンタル型のシグマデルタＡＤＣの出力値が上記の下限より上かどうかを決定することのみが必要であるからである。

これらの代替実施例の両方において、上記のアルゴリズムにおける最悪のケースの繰り返し回数は、上記のトリミング抵抗アレイの設定の数に等しい。最初に説明した例においては、この繰り返しの数は、もし上記の暫定的な値が上記のトリミング抵抗アレイの設定の中央に設定されると最小となる。この場合、最大の繰り返し回数は、設定の数の半分に等しくなる。

さらに複雑な探索アルゴリズム、たとえば分割統治法に基づいたアルゴリズムを用いることができる。しかしながら、これらのアルゴリズムの複雑さは、上記のチューニングアルゴリズムを実装するために必要なデジタル論理の量を増大し得る。

１０ ： システム
１００ ： シグマデルタ変調器構成体
Ｃ ： ＲＣ積分器のキャパシタ
Ｃ＿Ｇｍ ： トランスコンダクタ出力キャパシタ
Ｃ１ ： 第１の積分キャパシタ
Ｃ２ ： 第２の積分キャパシタ
Ｃｔｒｌ ： 制御装置
ＣＴ＿ＳＤＭ ： 連続時間シグマデルタ変調器
ＤＡＣ ： デジタルアナログ変換器
ＤＡＣ１ ： 第１のデジタルアナログ変換器
ＤＡＣ２ ： 第２のデジタルアナログ変換器
ＤＥ＿Ｍｕｘ ： デマルチプレクサ
Ｄｉｆｆ ： 差分素子
Ｇｍ ： トランスコンダクタ
ｉｆａ ： ＲＣ積分器の電流
ｉｆｂ ： ＧｍＣ積分器の電流
ＩＮＣ＿ＡＤＣ： インクリメンタル型のシグマデルタＡＤＣ
Ｉｎｔ＿ａ ： アナログ積分器
Ｉｎｔ＿ｄ ： デジタル積分器
ｋ ： 重みづけ素子
Ｍ＿１，Ｍ＿２： 第１および第２の変調器段
ＯＴＡ ： オペレーショナル トランスコンダクタンスアンプ
ＯＴＡ１ ： 第１のオペレーショナル トランスコンダクタンスアンプ
ＯＴＡ２ ： 第２のオペレーショナル トランスコンダクタンスアンプ
ＯＵＴ ： デジタル積分器の出力信号
Ｑ ： 量子化器素子
Ｒ１ ： 第１の抵抗
Ｒ２ ： 第２の抵抗
Ｒｂ ： ＲＣ積分器の抵抗
ＲＣ＿Ｉｎｔ ： ＲＣ積分器
Ｓ１〜Ｓ９ ： 処理ステップ
Ｓｗ１〜Ｓｗ８： スイッチ
Ｖｉｎ ： 入力信号

Claims (10)

1. シグマデルタ変調器構成体（１００）であって、
   少なくとも１つの変調器段を有する１つの連続時間シグマデルタ変調器（ＣＴ＿ＳＤＭ）と、
   １つのデジタル積分器（ＩＮｔ＿ｄ）と、
   １つの所与の数のスイッチ（Ｓｗ１，．．．，Ｓｗ８）であって、当該スイッチが前記連続時間シグマデルタ変調器（ＣＴ＿ＳＤＭ）を、前記デジタル積分器（Ｉｎｔ＿ｄ）を備える１つの一次のインクリメンタル型のシグマデルタアナログデジタル変換器（ＩＮＣ＿ＡＤＣ）に転換するように配設されかつ構成されているスイッチと、
   を備え、
   前記連続時間シグマデルタ変調器（ＣＴ＿ＳＤＭ）の少なくとも１つの第１の変調器段（Ｍ＿１）は、前記連続時間シグマデルタ変調器（ＣＴ＿ＳＤＭ）の入力とカップリングされており、当該第１の変調器段（Ｍ＿１）に供給されている入力信号および／またはフィードバック信号を調整するための少なくとも１つのチューニング素子を備える、
   ことを特徴とするシグマデルタ変調器構成体。
2. 請求項１に記載のシグマデルタ変調器構成体において、
   前記シグマデルタ変調器構成体は、１つの量子化器素子（Ｑ）を備え、当該量子化器素子は、前記の連続時間シグマデルタ変調器（ＣＴ＿ＳＤＭ）にカップリングされており、
   前記連続時間シグマデルタ変調器および前記量子化器素子（Ｑ）は１つの連続時間シグマデルタアナログデジタル変換器を形成し、
   前記量子化器素子（Ｑ）の出力を前記デジタル積分器（Ｉｎｔ＿ｄ）の入力にカップリングし、前記第１の変調器段（Ｍ＿１）以外の変調器段の接続を遮断することによって、前記連続時間シグマデルタ変換器は、一次のインクリメンタル型のシグマデルタアナログデジタル変換器に転換される、
   ことを特徴とするシグマデルタ変調器構成体。
3. 前記第１の変調器段（Ｍ＿１）は、１つの能動的な抵抗キャパシタ積分器、すなわちＲＣ積分器を備え、第１の抵抗（Ｒ１）を入力経路に有し、当該第１の抵抗（Ｒ１）は、１つのトリミング抵抗アレイを備えることを特徴とする、請求項１または２に記載のシグマデルタ変調器構成体。
4. 前記第１の変調器段（Ｍ＿１）は、１つのトランスコンダクタ−キャパシタ積分器、すなわちＧｍＣ積分器を備え、当該ＧｍＣ積分器のトランスコンダクタ（Ｇｍ）のトランスコンダクタンス値はトリミング可能となっていることを特徴とする、請求項１または２に記載のシグマデルタ変調器構成体。
5. 前記連続時間シグマデルタ変調器（ＣＴ＿ＳＤＭ）は、それぞれの変調器段に供給される入力信号および／またはフィードバック信号を調整するための少なくとも１つのさらなるチューニング素子を備える少なくとも１つのさらなる変調器段を備えることを特徴とする、請求項１乃至４のいずれか１項に記載のシグマデルタ変調器構成体。
6. 請求項１乃至５のいずれか１項に記載のシグマデルタ変調器構成体（１００）の連続時間シグマデルタ変調器（ＣＴ＿ＳＤＭ）を較正するための方法であって、
   前記連続時間シグマデルタ変調器（ＣＴ＿ＳＤＭ）が、前記デジタル積分器（Ｉｎｔ＿ｄ）を備える１つの一次のインクリメンタル型のシグマデルタアナログデジタル変換器（ＩＮＣ＿ＡＤＣ）に転換されるように、前記シグマデルタ変調器構成体（１００）のスイッチ（Ｓｗ１，．．．，Ｓｗ８）のスイッチ設定を制御するための１つの第１の制御信号が供給されるステップと、
   所定の基準電圧が、前記一次のインクリメンタル型のシグマデルタアナログデジタル変換器の入力に供給されるように、前記シグマデルタ変調器構成体（１００）のスイッチ（Ｓｗ１，．．．，Ｓｗ８）のスイッチ設定を制御するための１つの第２の制御信号が供給されるステップと、
   前記デジタル積分器（Ｉｎｔ＿ｄ）からの１つの出力信号に基づいて、１つのトリミング制御信号が決定されるステップと、
   前記トリミング信号が前記チューニング素子を調整するために供給されるステップと、
   を備えることを特徴とする方法。
7. 請求項６に記載の方法において、
   前記方法は、
   前記デジタル積分器（Ｉｎｔ＿ｄ）の前記出力信号が所望の範囲にあるかどうかチェックされるステップａ）と、
   もし当該出力信号が前記所望の範囲に無ければ、前記インクリメンタル型のシグマデルタアナログデジタル変換器（ＩＮＣ＿ＡＤＣ）がリセットされるように、前記シグマデルタ変調器構成体（１００）のスイッチ（Ｓｗ１，．．．，Ｓｗ８）のスイッチ設定を制御するための１つのリセット信号が供給されるステップｂ）と、
   もう１つのトリミング制御信号が、上記のデジタル積分器（Ｉｎｔ＿ｄ）からの前記出力信号に基づいて決定されるステップであって、当該出力信号は、前記リセット信号を供給した後に、所定の時間経過後に受信されたものであるステップｃ）と、
   前記ステップａ）〜ｃ）が、前記デジタル積分器（Ｉｎｔ＿ｄ）からの前記出力信号が所望の範囲にあるようになるまで繰り返されるステップｄ）と、
   をさらに備えることを特徴とする方法。
8. 前記少なくとも１つのさらなる変調器段の少なくとも１つのさらなるチューニング素子を調整するために、１つの第２のチューニング信号が供給されることを特徴とする、請求項６または７に記載の方法。
9. １つの連続時間シグマデルタ変調器（ＣＴ＿ＣＤＭ）を較正するための制御装置（Ｃｔｒｌ）であって、当該制御装置（Ｃｔｒｌ）は、請求項７または８に記載の方法を実行するように構成されていることを特徴とする制御装置。
10. 請求項９に記載の１つの制御装置（Ｃｔｒｌ）と、請求項１乃至６のいずれか１項に記載の１つのシグマデルタ変調器構成体（１００）とを備えるシステム（１０）であって、
    前記制御装置（Ｃｔｒｌ）は、前記デジタル積分器（Ｉｎｔ＿ｄ）の前記出力信号を受信するように構成されており、
    前記制御装置（Ｃｔｒｌ）は、前記シグマデルタ変調器構成体（１００）の前記スイッチ（Ｓｗ１，．．．，Ｓｗ８）にカップリングされて当該スイッチ（Ｓｗ１，．．．，Ｓｗ８）を制御し、
    前記制御装置（Ｃｔｒｌ）は、前記チューニング素子の調整を制御するために各々のチューニング素子とカップリングされている、
    ことを特徴とするシステム。

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