JPH0629744A - 位相ロック・ループ用デジタル信号処理型基準周波数発生回路 - Google Patents
位相ロック・ループ用デジタル信号処理型基準周波数発生回路Info
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- JPH0629744A JPH0629744A JP3358557A JP35855791A JPH0629744A JP H0629744 A JPH0629744 A JP H0629744A JP 3358557 A JP3358557 A JP 3358557A JP 35855791 A JP35855791 A JP 35855791A JP H0629744 A JPH0629744 A JP H0629744A
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Abstract
(57)【要約】
【目的】 位相ロック・ループを駆動する基準周波数発
生回路として、従来に比してより一層ハードウェア処理
による高速処理化が可能でかつコストの低減化に有効な
基準周波数発生回路の提供を目的とする。 【構成】 与えた周波数情報に応じた三角波を発生する
三角波発生器４１と、この三角波たるデジタル信号を受
けて正弦波を発生する正弦波発生器４２と、この正弦波
たるデジタル信号を受けてこれをアナログ信号に変換出
力するデジタル−アナログ変換器４３とを備え、このデ
ジタル−アナログ変換器４３の出力信号を低減通過フィ
ルタ４４で処理した後に位相ロック・ループ５０を駆動
するように構成する。
生回路として、従来に比してより一層ハードウェア処理
による高速処理化が可能でかつコストの低減化に有効な
基準周波数発生回路の提供を目的とする。 【構成】 与えた周波数情報に応じた三角波を発生する
三角波発生器４１と、この三角波たるデジタル信号を受
けて正弦波を発生する正弦波発生器４２と、この正弦波
たるデジタル信号を受けてこれをアナログ信号に変換出
力するデジタル−アナログ変換器４３とを備え、このデ
ジタル−アナログ変換器４３の出力信号を低減通過フィ
ルタ４４で処理した後に位相ロック・ループ５０を駆動
するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、位相ロック・ループの
基準入力信号を発生させるための基準周波数発生回路に
関するものである。
基準入力信号を発生させるための基準周波数発生回路に
関するものである。
【０００２】
【従来の技術】位相ロック・ループ（ＰＬＬ）を用いた
周波数シンセサイザは、高精度の固定基準周波数発生器
を使用し、その周波数確度のままでほぼ任意の周波数を
発生させる手段として、多くの分野で利用されている。
そして、高精度な基準周波数発生器として周囲温度，回
路負荷，電源電圧の広範囲な変動などに対して一定値を
保つことが要求されるような場合には、いわゆる水晶発
振回路にＴＴＬ−ＩＣやＣＭＯＳ−ＩＣ等を組み合わせ
たものが多く用いられている。しかしながら、このよう
な周波数シンセサイザは位相ロック・ループ内の分周器
を可変して希望出力周波数を得るようにしているため、
分周比によりループ・ゲインが変化しまたセトリング・
タイムが大きく変化する。また、速いセトリング・タイ
ムで安定性を得ることは難しいため、通常オーバー・ダ
ンピングで使用していた。さらに、このような組み合わ
せでは任意の周波数を自由に得ることは難しいため、通
常は極度に高いクロック源を用いる必要があった。
周波数シンセサイザは、高精度の固定基準周波数発生器
を使用し、その周波数確度のままでほぼ任意の周波数を
発生させる手段として、多くの分野で利用されている。
そして、高精度な基準周波数発生器として周囲温度，回
路負荷，電源電圧の広範囲な変動などに対して一定値を
保つことが要求されるような場合には、いわゆる水晶発
振回路にＴＴＬ−ＩＣやＣＭＯＳ−ＩＣ等を組み合わせ
たものが多く用いられている。しかしながら、このよう
な周波数シンセサイザは位相ロック・ループ内の分周器
を可変して希望出力周波数を得るようにしているため、
分周比によりループ・ゲインが変化しまたセトリング・
タイムが大きく変化する。また、速いセトリング・タイ
ムで安定性を得ることは難しいため、通常オーバー・ダ
ンピングで使用していた。さらに、このような組み合わ
せでは任意の周波数を自由に得ることは難しいため、通
常は極度に高いクロック源を用いる必要があった。
【０００３】図５に位相ロック・ループを用いた周波数
シンセサイザの従来例を示す。すなわち、周知のように
位相ロック・ループは位相比較器（ＰＣ）１，ループ・
フィルタ（ＬＯＯＰ）２，増幅器（Ａ）３，電圧制御発
振器（ＶＣＯ）４等より構成されるが、この位相ロック
・ループを用いた周波数シンセサイザにおける電圧制御
発振器４の発振周波数ｆO は、下記の式のようになり、
分周回路５，６のそれぞれの分周比ｍ，ｎにより、水晶
発振回路７からの単一の発振周波数ｆｒに基づいて種々
の発振周波数を得ることができる。
シンセサイザの従来例を示す。すなわち、周知のように
位相ロック・ループは位相比較器（ＰＣ）１，ループ・
フィルタ（ＬＯＯＰ）２，増幅器（Ａ）３，電圧制御発
振器（ＶＣＯ）４等より構成されるが、この位相ロック
・ループを用いた周波数シンセサイザにおける電圧制御
発振器４の発振周波数ｆO は、下記の式のようになり、
分周回路５，６のそれぞれの分周比ｍ，ｎにより、水晶
発振回路７からの単一の発振周波数ｆｒに基づいて種々
の発振周波数を得ることができる。
【０００４】
【数１】
【０００５】従来の位相ロック・ループを用いた周波数
シンセサイザでは、高速セトリングの要求がなかったた
め、分周回路６における分周比ｎと分周回路５における
分周比ｍの組み合わせで任意の周波数を発生させてい
る。しかし、位相ロック・ループの安定性およびセトリ
ング・タイムが位相ロック・ループ内の分周回路５の分
周比ｍによって変化するという問題もあった。
シンセサイザでは、高速セトリングの要求がなかったた
め、分周回路６における分周比ｎと分周回路５における
分周比ｍの組み合わせで任意の周波数を発生させてい
る。しかし、位相ロック・ループの安定性およびセトリ
ング・タイムが位相ロック・ループ内の分周回路５の分
周比ｍによって変化するという問題もあった。
【０００６】このため近年は、図５に示したような水晶
発振回路７である固定周波数源に代わって、安定な可変
周波数源を用いて周波数シンセサイザを実現する方法
が、例えば米国特許第４９６５５３３号や米国特許第５
０２８８８７号等によって提案されてきている。すなわ
ち、安定な可変周波数源としてのダイレクト・デジタル
・シンセサイザ（ＤＤＳ）による基準周波数発生であ
り、このダイレクト・デジタル・シンセサイザによって
位相ロック・ループを駆動するようにした周波数シンセ
サイザ、いわゆるＤＤＳドライブ型周波数シンセサイザ
の出現である。
発振回路７である固定周波数源に代わって、安定な可変
周波数源を用いて周波数シンセサイザを実現する方法
が、例えば米国特許第４９６５５３３号や米国特許第５
０２８８８７号等によって提案されてきている。すなわ
ち、安定な可変周波数源としてのダイレクト・デジタル
・シンセサイザ（ＤＤＳ）による基準周波数発生であ
り、このダイレクト・デジタル・シンセサイザによって
位相ロック・ループを駆動するようにした周波数シンセ
サイザ、いわゆるＤＤＳドライブ型周波数シンセサイザ
の出現である。
【０００７】図６にＤＤＳドライブ型周波数シンセサイ
ザの従来例を示す。このＤＤＳドライブ型周波数シンセ
サイザは、ダイレクト・デジタル・シンセサイザ１０の
次段に、位相検波器１１，ループ・フィルタ１２，電圧
制御発振器（ＶＯＣ）１３およびこの電圧制御発振器１
３と位相検波器１１間を接続する固定分周器１４よりな
る位相ロック・ループが接続された構成とされている。
しかし、ダイレクト・デジタル・シンセサイザ１０に要
求される周波数ステップが小数点分周動作になるため、
デジタル回路だけでは希望周波数が発生できなくなる。
ザの従来例を示す。このＤＤＳドライブ型周波数シンセ
サイザは、ダイレクト・デジタル・シンセサイザ１０の
次段に、位相検波器１１，ループ・フィルタ１２，電圧
制御発振器（ＶＯＣ）１３およびこの電圧制御発振器１
３と位相検波器１１間を接続する固定分周器１４よりな
る位相ロック・ループが接続された構成とされている。
しかし、ダイレクト・デジタル・シンセサイザ１０に要
求される周波数ステップが小数点分周動作になるため、
デジタル回路だけでは希望周波数が発生できなくなる。
【０００８】図７は図６のダイレクト・デジタル・シン
セサイザ１０をより詳細に示したブロック図であり、こ
れを図８に示したようにアキュームレータ（累算器）３
０ａとレジスタ３０ｂで構成された累算回路３０を４ビ
ットにした簡略化モデルとして説明すれば次のようにな
る。すなわち、ｆCL＝１６ＭＨZ クロックで使用した場
合、位相増分値Δθをバイナリデータとしてアキューム
レータ３０に設定すると、基準周波数ｆR は、
セサイザ１０をより詳細に示したブロック図であり、こ
れを図８に示したようにアキュームレータ（累算器）３
０ａとレジスタ３０ｂで構成された累算回路３０を４ビ
ットにした簡略化モデルとして説明すれば次のようにな
る。すなわち、ｆCL＝１６ＭＨZ クロックで使用した場
合、位相増分値Δθをバイナリデータとしてアキューム
レータ３０に設定すると、基準周波数ｆR は、
【０００９】
【数２】 で与えられる。
【００１０】そこで、任意の周波数を得るためには、こ
の位相増分値Δθを可変させれよいことになる。これは
言わばアキュームレータ分周器とも言えるもので、図９
にその分周のメカニズムとその出力波形である鋸波を示
す。この図９から明らかなように、位相増分値Δθによ
って増分値／クロックが異なることがわかる。
の位相増分値Δθを可変させれよいことになる。これは
言わばアキュームレータ分周器とも言えるもので、図９
にその分周のメカニズムとその出力波形である鋸波を示
す。この図９から明らかなように、位相増分値Δθによ
って増分値／クロックが異なることがわかる。
【００１１】従って、その位相増分値Δθを２４°から
４４°まで変化させた場合、図７に示すサインＬＵＴ
（ルック・アップ・テーブル）３１の出力波形は、図１
０に示した階段状正弦波のデジタル値が得られる。そし
て、位相増分値Δθを２２．５°として、発生波形を基
準にしたクロック・シフトの状態を示すのが図１１であ
る。
４４°まで変化させた場合、図７に示すサインＬＵＴ
（ルック・アップ・テーブル）３１の出力波形は、図１
０に示した階段状正弦波のデジタル値が得られる。そし
て、位相増分値Δθを２２．５°として、発生波形を基
準にしたクロック・シフトの状態を示すのが図１１であ
る。
【００１２】このアキュームレータ分周器は、あくまで
も周期関数発生器として働き、そのアキュームレータ出
力である階段状鋸波のデジタル値をサインＬＵＴ３１に
通過させて、正弦波のデジタル・データ値を読み出す。
も周期関数発生器として働き、そのアキュームレータ出
力である階段状鋸波のデジタル値をサインＬＵＴ３１に
通過させて、正弦波のデジタル・データ値を読み出す。
【００１３】次に、その正弦波のデジタル・データ値を
次段のＤ／Ａコンバータ３２に加えてアナログ波形に変
換し、かつアナログ変換された出力信号を次段の高次Ｌ
ＰＦ（高次低域通過フィルタ）３３に与え、スムージン
グ（補間）を行うと共にクロック周波数成分を除去す
る。
次段のＤ／Ａコンバータ３２に加えてアナログ波形に変
換し、かつアナログ変換された出力信号を次段の高次Ｌ
ＰＦ（高次低域通過フィルタ）３３に与え、スムージン
グ（補間）を行うと共にクロック周波数成分を除去す
る。
【００１４】この高次ＬＰＦ３３からの出力は、次段の
高域通過フィルタ（ＨＰＦ）３４に与えられ、先のＤ／
Ａ変換時の量子化エラーおよびその他の誤差による帯域
内ジッタを除去する。
高域通過フィルタ（ＨＰＦ）３４に与えられ、先のＤ／
Ａ変換時の量子化エラーおよびその他の誤差による帯域
内ジッタを除去する。
【００１５】そして、この高域通過フィルタ３４からの
出力信号は、再度デジタル信号に変換するために、次段
に接続されコンデンサＣおよびアナログ・ボルテージ・
コンパレータ３５ａよりなる高ゲインのＡＣ結合コンパ
レータ３５に与えられ、このＡＣ結合コンパレータ３５
からの出力信号がダイレクト・デジタル・シンセサイザ
１０の基準周波数出力ｆR となり、位相ロック・ループ
を駆動することとなる。
出力信号は、再度デジタル信号に変換するために、次段
に接続されコンデンサＣおよびアナログ・ボルテージ・
コンパレータ３５ａよりなる高ゲインのＡＣ結合コンパ
レータ３５に与えられ、このＡＣ結合コンパレータ３５
からの出力信号がダイレクト・デジタル・シンセサイザ
１０の基準周波数出力ｆR となり、位相ロック・ループ
を駆動することとなる。
【００１６】この場合、ＡＣ結合コンパレータ３５のゲ
インが高いほどジッタを少なくでき、また整数分周Ｎ＝
６４とした場合の図７におけるＡ点，Ｂ点，Ｃ点，Ｄ点
（Ａ点のＭＳＢ）の各出力波形は図１２で示される波形
となる。さらに、小数点分周Ｎ＝７．２とした場合は、
同様に図１３で示される波形となり、スタート点と最終
点がシフトするのと同時に一周期毎に波形が異なってく
るのであるが、図１４で示すように図８におけるＭＳＢ
ビット出力は５周期毎に同じシーケンスを描くので、周
期性は存在することがわかる。
インが高いほどジッタを少なくでき、また整数分周Ｎ＝
６４とした場合の図７におけるＡ点，Ｂ点，Ｃ点，Ｄ点
（Ａ点のＭＳＢ）の各出力波形は図１２で示される波形
となる。さらに、小数点分周Ｎ＝７．２とした場合は、
同様に図１３で示される波形となり、スタート点と最終
点がシフトするのと同時に一周期毎に波形が異なってく
るのであるが、図１４で示すように図８におけるＭＳＢ
ビット出力は５周期毎に同じシーケンスを描くので、周
期性は存在することがわかる。
【００１７】従って、このままでは各周期毎に周波数が
異なってしまい、基準周波数ｆR としては使用できない
ので、これを補正するために一度サインＬＵＴ３１、Ｄ
／Ａコンバータ３２を用いてアナログ信号に変換する。
そして、このアナログ信号は後続の高次ＬＰＦ３３によ
ってクロックが除去されると同時に位相連続性のある信
号とされ、さらにその信号を後続の高域通過フィルタ３
４を通してジッタを軽減した後に、再びデジタル信号へ
戻すためにＡＣ結合コンパレータ３５を通して周波数基
準信号を発生させる。このように動作する従来のＤＤＳ
ドライブ型周波数シンセサイザは小数点分周も可能であ
るため、任意の周波数を発生させることができることと
なる。
異なってしまい、基準周波数ｆR としては使用できない
ので、これを補正するために一度サインＬＵＴ３１、Ｄ
／Ａコンバータ３２を用いてアナログ信号に変換する。
そして、このアナログ信号は後続の高次ＬＰＦ３３によ
ってクロックが除去されると同時に位相連続性のある信
号とされ、さらにその信号を後続の高域通過フィルタ３
４を通してジッタを軽減した後に、再びデジタル信号へ
戻すためにＡＣ結合コンパレータ３５を通して周波数基
準信号を発生させる。このように動作する従来のＤＤＳ
ドライブ型周波数シンセサイザは小数点分周も可能であ
るため、任意の周波数を発生させることができることと
なる。
【００１８】
【発明が解決しようとする課題】ところで、図７に示す
ようなダイレクト・デジタル・シンセサイザ１０では、
サインＬＵＴには２20×１０＝１０．４８５８Ｍビット
という膨大な容量のＲＯＭが必要になる等の問題もあ
る。
ようなダイレクト・デジタル・シンセサイザ１０では、
サインＬＵＴには２20×１０＝１０．４８５８Ｍビット
という膨大な容量のＲＯＭが必要になる等の問題もあ
る。
【００１９】アキュームレータ分周の場合の周波数精度
とアキュームレータ３０のビット幅の関係は、
とアキュームレータ３０のビット幅の関係は、
【００２０】
【数３】ビット数＝ＩＮＴ〔０．５＋Log 2 （１／周波
数精度）〕
数精度）〕
【００２１】で与えられるため、周波数精度を１ｐｐｍ
（１０-6）とすると、アキュームレータ３０のビット幅
が２０ビットとなる。
（１０-6）とすると、アキュームレータ３０のビット幅
が２０ビットとなる。
【００２２】しかして、近い将来には限られたサンプリ
ング・パルスを用いて基準周波数をダイレクト・デジタ
ル・シンセサイザにて発生し、位相ロック・ループを高
安定で周波数切り換えるセットリング・タイムが１ｍＳ
以下を要求されるようなデジタル・セルラー電話、デジ
タル・コードレス電話あるいはデジタルＰＢＸなどの普
及が予測される。
ング・パルスを用いて基準周波数をダイレクト・デジタ
ル・シンセサイザにて発生し、位相ロック・ループを高
安定で周波数切り換えるセットリング・タイムが１ｍＳ
以下を要求されるようなデジタル・セルラー電話、デジ
タル・コードレス電話あるいはデジタルＰＢＸなどの普
及が予測される。
【００２３】本発明は、このような事情に鑑みてなされ
たものであり、位相ロック・ループを駆動する基準周波
数発生回路として、従来に比してより一層ハードウェア
処理による高速処理化が可能でかつコストの低減化に有
効な位相ロック・ループ用デジタル信号処理型基準周波
数発生回路の提供を目的とする。
たものであり、位相ロック・ループを駆動する基準周波
数発生回路として、従来に比してより一層ハードウェア
処理による高速処理化が可能でかつコストの低減化に有
効な位相ロック・ループ用デジタル信号処理型基準周波
数発生回路の提供を目的とする。
【００２４】
【課題を解決するための手段】かかる目的を達成するた
めに、本発明では、基準入力信号を受けると同時に自己
の発振出力波形との位相を比較し、その誤差を小さくす
る方向に発振出力周波数を変化させることにより、基準
入力信号周波数にロックまたは追従動作を行う位相ロッ
ク・ループの基準周波数発生回路において、与えた周波
数値の情報に応じて三角波たるデジタル信号を発生する
デジタル三角波発生器と、上記デジタル三角波発生器か
ら入力された三角波たるデジタル信号に基づいて、正弦
波たるデジタル信号を発生するデジタル正弦波発生器
と、上記デジタル正弦波発生器から入力された正弦波た
るデジタル信号に基づいて、これを階段状正弦波なるア
ナログ信号に変換するデジタル−アナログ変換器と、上
記デジタル−アナログ変換器から入力された階段状正弦
波なるアナログ信号を滑らかな基準周波数信号として処
理する低域通過フィルタとを備えて構成され、上記低域
通過フィルタから出力された滑らかな基準周波数信号に
基づいて位相ロック・ループの回路を駆動することを特
徴とする。また、デジタル三角波発生器はアキュームレ
ータとレジスタよりなる累算回路とエクスクルーシブ・
オア・ゲートとで構成したことを特徴とする。さらに、
デジタル正弦波発生器は入力値の３乗値を発生させる回
路とデジタル加算器とで構成し、または２組の掛算器と
３倍器とデジタル加算器とで構成したことを特徴とす
る。また、位相ロック・ループの基準周波数信号を入力
する入力端接続線上に高域通過フィルタを挿入したこ
と、または矩形波発生器を挿入したことを特徴とする。
めに、本発明では、基準入力信号を受けると同時に自己
の発振出力波形との位相を比較し、その誤差を小さくす
る方向に発振出力周波数を変化させることにより、基準
入力信号周波数にロックまたは追従動作を行う位相ロッ
ク・ループの基準周波数発生回路において、与えた周波
数値の情報に応じて三角波たるデジタル信号を発生する
デジタル三角波発生器と、上記デジタル三角波発生器か
ら入力された三角波たるデジタル信号に基づいて、正弦
波たるデジタル信号を発生するデジタル正弦波発生器
と、上記デジタル正弦波発生器から入力された正弦波た
るデジタル信号に基づいて、これを階段状正弦波なるア
ナログ信号に変換するデジタル−アナログ変換器と、上
記デジタル−アナログ変換器から入力された階段状正弦
波なるアナログ信号を滑らかな基準周波数信号として処
理する低域通過フィルタとを備えて構成され、上記低域
通過フィルタから出力された滑らかな基準周波数信号に
基づいて位相ロック・ループの回路を駆動することを特
徴とする。また、デジタル三角波発生器はアキュームレ
ータとレジスタよりなる累算回路とエクスクルーシブ・
オア・ゲートとで構成したことを特徴とする。さらに、
デジタル正弦波発生器は入力値の３乗値を発生させる回
路とデジタル加算器とで構成し、または２組の掛算器と
３倍器とデジタル加算器とで構成したことを特徴とす
る。また、位相ロック・ループの基準周波数信号を入力
する入力端接続線上に高域通過フィルタを挿入したこ
と、または矩形波発生器を挿入したことを特徴とする。
【００２５】
【作用】請求項１乃至４記載の発明によれば、周波数値
の情報として周波数設定値なるデジタル信号をデジタル
三角波発生器に入力すると、このデジタル三角波発生器
からデジタル三角波なる信号が出力され、次段のデジタ
ル正弦波発生器へ入力される。そして、このデジタル正
弦波発生器では正弦波近似のテーラー級数展開の関数を
実行して正弦波なるデジタル信号に変換されて出力さ
れ、次段のデジタル−アナログ変換器（Ｄ／ＡＣ）へ入
力され、このデジタル−アナログ変換器からは階段状正
弦波なるアナログ信号に変換されて出力され、次段の低
域通過フィルタへ入力される。次いで、この低域通過フ
ィルタでは入力されたアナログ信号としての階段状正弦
波を滑らかにし、この滑らかにされた基準周波数信号で
位相ロック・ループを駆動することとなる。
の情報として周波数設定値なるデジタル信号をデジタル
三角波発生器に入力すると、このデジタル三角波発生器
からデジタル三角波なる信号が出力され、次段のデジタ
ル正弦波発生器へ入力される。そして、このデジタル正
弦波発生器では正弦波近似のテーラー級数展開の関数を
実行して正弦波なるデジタル信号に変換されて出力さ
れ、次段のデジタル−アナログ変換器（Ｄ／ＡＣ）へ入
力され、このデジタル−アナログ変換器からは階段状正
弦波なるアナログ信号に変換されて出力され、次段の低
域通過フィルタへ入力される。次いで、この低域通過フ
ィルタでは入力されたアナログ信号としての階段状正弦
波を滑らかにし、この滑らかにされた基準周波数信号で
位相ロック・ループを駆動することとなる。
【００２６】また、請求項５記載の発明によれば、位相
ロック・ループの基準入力信号を入力する入力端接続線
上に挿入された高域通過フィルタにより、ビート・ノイ
ズが除去される。
ロック・ループの基準入力信号を入力する入力端接続線
上に挿入された高域通過フィルタにより、ビート・ノイ
ズが除去される。
【００２７】さらに、請求項６記載の発明によれば、位
相ロック・ループの基準入力信号を入力する入力端接続
線上に挿入されたアナログ・コンパレータである矩形波
発生器により、滑らかにされた正弦波を矩形波に変換し
さらにジッタ・ノイズが除去される。
相ロック・ループの基準入力信号を入力する入力端接続
線上に挿入されたアナログ・コンパレータである矩形波
発生器により、滑らかにされた正弦波を矩形波に変換し
さらにジッタ・ノイズが除去される。
【００２８】
【実施例】次に、本発明の好ましい一実施例を添付図面
を参照して説明する。図１は本発明に係る基準周波数発
生回路およびこれに接続される位相ロック・ループの概
略構成を示すブロック図であり、同図に示す基準周波数
発生回路４０の構成は動作説明と共に詳述する。
を参照して説明する。図１は本発明に係る基準周波数発
生回路およびこれに接続される位相ロック・ループの概
略構成を示すブロック図であり、同図に示す基準周波数
発生回路４０の構成は動作説明と共に詳述する。
【００２９】まず、周波数値の情報として周波数設定値
なるデジタル信号がデジタル三角波発生器４１に入力さ
れると、その出力端には三角波たるデジタル信号ｖi が
出力される。この三角波たるデジタル信号ｖi が次段の
デジタル正弦波発生器４２に入力されると、デジタル演
算によって正弦波近似のテーラー級数展開関数を実行し
て、その出力端には正弦波たるデジタル信号ｖo が出力
される。次いで、この正弦波たるデジタル信号ｖo が次
段のデジタル−アナログ変換器４３に入力されると、そ
の出力端には階段状正弦波なるアナログ信号ｖK が出力
され、この階段状正弦波なるアナログ信号ｖK が次段の
低域通過フィルタ４４に入力されると、その出力端には
滑らかにされたアナログ信号が基準周波数発生回路４０
から基準周波数となる出力信号ｆR として出力される。
なるデジタル信号がデジタル三角波発生器４１に入力さ
れると、その出力端には三角波たるデジタル信号ｖi が
出力される。この三角波たるデジタル信号ｖi が次段の
デジタル正弦波発生器４２に入力されると、デジタル演
算によって正弦波近似のテーラー級数展開関数を実行し
て、その出力端には正弦波たるデジタル信号ｖo が出力
される。次いで、この正弦波たるデジタル信号ｖo が次
段のデジタル−アナログ変換器４３に入力されると、そ
の出力端には階段状正弦波なるアナログ信号ｖK が出力
され、この階段状正弦波なるアナログ信号ｖK が次段の
低域通過フィルタ４４に入力されると、その出力端には
滑らかにされたアナログ信号が基準周波数発生回路４０
から基準周波数となる出力信号ｆR として出力される。
【００３０】このようにして得られた基準周波数が、位
相ロック・ループ５０の位相検波器５１に入力されて位
相ロック・ループ５０を駆動することとなる。尚、位相
ロック・ループ５０におけるループ・フィルタ５２，Ｖ
ＣＯ５３，分周器５４等は、上述した従来のものと同様
の動作を行うものであるためその説明は省略をする。
相ロック・ループ５０の位相検波器５１に入力されて位
相ロック・ループ５０を駆動することとなる。尚、位相
ロック・ループ５０におけるループ・フィルタ５２，Ｖ
ＣＯ５３，分周器５４等は、上述した従来のものと同様
の動作を行うものであるためその説明は省略をする。
【００３１】そして、この実施例におけるデジタル三角
波発生器４１としては、図２ａに示したように、アキュ
ームレータ４１ａおよびレジスタ４１ｂよりなる累算回
路の出力のＭＳＢビットが立った時、すなわち「Ｈ」に
なった時に（ＭＳＢ−１）〜（ＬＳＢ）の下位ビットを
エクスクルーシブ・オア（ＥＸ−ＯＲ）ゲートのアレー
４１ｃで反転させて、三角波を発生させるように構成し
た回路を用いることができる。
波発生器４１としては、図２ａに示したように、アキュ
ームレータ４１ａおよびレジスタ４１ｂよりなる累算回
路の出力のＭＳＢビットが立った時、すなわち「Ｈ」に
なった時に（ＭＳＢ−１）〜（ＬＳＢ）の下位ビットを
エクスクルーシブ・オア（ＥＸ−ＯＲ）ゲートのアレー
４１ｃで反転させて、三角波を発生させるように構成し
た回路を用いることができる。
【００３２】あるいは、同じくデジタル三角波発生器４
１は、図２ｂに示したように、アキュームレータ４１ａ
およびレジスタ４１ｂよりなる累算回路のキャリー・イ
ン（ｃ1 ）とその前段にエクスクルーシブ・オア（ＥＸ
−ＯＲ）ゲートのアレー４１ｃを挿入し、下位ビットを
反転させて三角波を発生させるように構成した回路を用
いてもよい。
１は、図２ｂに示したように、アキュームレータ４１ａ
およびレジスタ４１ｂよりなる累算回路のキャリー・イ
ン（ｃ1 ）とその前段にエクスクルーシブ・オア（ＥＸ
−ＯＲ）ゲートのアレー４１ｃを挿入し、下位ビットを
反転させて三角波を発生させるように構成した回路を用
いてもよい。
【００３３】また、デジタル正弦波発生器４２として
は、図３ａに示したように、−Ｘ3 ／３の関数発生器４
２ｂと入力信号をデジタル加算器４２ａで引き算するよ
うに構成することにより、正弦波近似のテーラー級数展
開関数を実現するデジタル信号処理回路を用いてもよ
い。あるいは、同じくデジタル正弦波発生器４２として
は、図３ｂに示したように、掛算器４２ｄ，４２ｅの２
個を用いて３乗関数を実現し、入力信号Ｘの３倍器４２
ｃの出力から３乗関数出力Ｘ3 をデジタル加算器４２ａ
で足し合わせるように構成することにより、正弦波近似
のテーラー級数展開関数を実現するデジタル信号処理回
路を用いてもよい。
は、図３ａに示したように、−Ｘ3 ／３の関数発生器４
２ｂと入力信号をデジタル加算器４２ａで引き算するよ
うに構成することにより、正弦波近似のテーラー級数展
開関数を実現するデジタル信号処理回路を用いてもよ
い。あるいは、同じくデジタル正弦波発生器４２として
は、図３ｂに示したように、掛算器４２ｄ，４２ｅの２
個を用いて３乗関数を実現し、入力信号Ｘの３倍器４２
ｃの出力から３乗関数出力Ｘ3 をデジタル加算器４２ａ
で足し合わせるように構成することにより、正弦波近似
のテーラー級数展開関数を実現するデジタル信号処理回
路を用いてもよい。
【００３４】次に、本発明の第２の実施例および第３の
実施例を図４に基づいて説明する。すなわち、デジタル
−アナログ変換器４３の振幅誤差やセットリング・タイ
ム等が原因で低い周波数領域にビートが生じる場合があ
るが、このようなビートを除去する目的で、図４に示し
たように、基準周波数発生回路４０と位相ロック・ルー
プ５０を結線する接続線上に高域通過フィルタ６０を挿
入して構成すれば、上記したようなビート・ノイズの除
去を行うことができる。また、同様に量子化誤差や熱ノ
イズなどによる振幅変調ノイズを除去する目的で、図４
に示したように、基準周波数発生回路４０と位相ロック
・ループ５０を結線する接続線上に矩形波発生器（アナ
ログ・コンパレータ）７０を挿入して構成すれば、さら
に上記したようなジッタ・ノイズを除去することができ
る。
実施例を図４に基づいて説明する。すなわち、デジタル
−アナログ変換器４３の振幅誤差やセットリング・タイ
ム等が原因で低い周波数領域にビートが生じる場合があ
るが、このようなビートを除去する目的で、図４に示し
たように、基準周波数発生回路４０と位相ロック・ルー
プ５０を結線する接続線上に高域通過フィルタ６０を挿
入して構成すれば、上記したようなビート・ノイズの除
去を行うことができる。また、同様に量子化誤差や熱ノ
イズなどによる振幅変調ノイズを除去する目的で、図４
に示したように、基準周波数発生回路４０と位相ロック
・ループ５０を結線する接続線上に矩形波発生器（アナ
ログ・コンパレータ）７０を挿入して構成すれば、さら
に上記したようなジッタ・ノイズを除去することができ
る。
【００３５】
【発明の効果】上述したように、本発明による位相ロッ
ク・ループ用デジタル信号処理型基準周波数発生回路
は、与えられた基準周波数をもとにデジタル三角波発生
器で三角波を発生させ、これをデジタル正弦波発生器で
正弦波に変換し、かつデジタル−アナログ変換器で階段
状正弦波なるアナログ信号に変換して基準周波数を発生
し、低域通過フィルタを経由させて位相ロック・ループ
を駆動するようにしたため、従来のように例えば２20×
１０＝１０．４８５８Ｍビットという膨大な容量のサイ
ンＬＵＴのＲＯＭを必要としない。また、請求項５記載
の発明によれば、特に低域通過フィルタの後段側に接続
された高域通過フィルタによりビート・ノイズの除去を
行うことができる。さらに請求項６記載の発明によれば
特に低域通過フィルタの後段側に接続されたアナログ・
コンパレータである矩形波発生器によりさらなるジッタ
・ノイズの除去を行うことができる。よって、本発明は
発生周期に限られたサンプリング・パルスを用いて基準
周波数をダイレクト・デジタル・シンセサイザにて発生
し、位相ロック・ループを高安定で周波数切り換えるセ
ットリング・タイムが１ｍＳ以下を要求されるようなデ
ジタル・セルラー電話、デジタル・コードレス電話、デ
ジタルＰＢＸ用途等に特に有効である。
ク・ループ用デジタル信号処理型基準周波数発生回路
は、与えられた基準周波数をもとにデジタル三角波発生
器で三角波を発生させ、これをデジタル正弦波発生器で
正弦波に変換し、かつデジタル−アナログ変換器で階段
状正弦波なるアナログ信号に変換して基準周波数を発生
し、低域通過フィルタを経由させて位相ロック・ループ
を駆動するようにしたため、従来のように例えば２20×
１０＝１０．４８５８Ｍビットという膨大な容量のサイ
ンＬＵＴのＲＯＭを必要としない。また、請求項５記載
の発明によれば、特に低域通過フィルタの後段側に接続
された高域通過フィルタによりビート・ノイズの除去を
行うことができる。さらに請求項６記載の発明によれば
特に低域通過フィルタの後段側に接続されたアナログ・
コンパレータである矩形波発生器によりさらなるジッタ
・ノイズの除去を行うことができる。よって、本発明は
発生周期に限られたサンプリング・パルスを用いて基準
周波数をダイレクト・デジタル・シンセサイザにて発生
し、位相ロック・ループを高安定で周波数切り換えるセ
ットリング・タイムが１ｍＳ以下を要求されるようなデ
ジタル・セルラー電話、デジタル・コードレス電話、デ
ジタルＰＢＸ用途等に特に有効である。
【図１】本発明に係る基準周波数発生回路およびこれに
接続される位相ロック・ループの概略構成を示すブロッ
ク図。
接続される位相ロック・ループの概略構成を示すブロッ
ク図。
【図２】本発明に係る基準周波数発生回路のデジタル三
角波発生器における回路図。
角波発生器における回路図。
【図３】本発明に係る基準周波数発生回路のデジタル正
弦波発生器における回路図。
弦波発生器における回路図。
【図４】本発明の第２の実施例および第３の実施例を示
すブロック図。
すブロック図。
【図５】従来の位相ロック・ループを用いた周波数シン
セサイザを示すブロック図。
セサイザを示すブロック図。
【図６】従来のＤＤＳドライブ型周波数シンセサイザを
示すブロック図。
示すブロック図。
【図７】図６におけるＤＤＳを示すブロック図。
【図８】図７のアキュームレータ部分を４ビットに簡略
化した説明図。
化した説明図。
【図９】アキュームレータ分周のメカニズムを示す図。
【図１０】図６におけるＤＤＳのクロックを基準にした
発生波形を示す図。
発生波形を示す図。
【図１１】発生波形を基準にしたクロック・シフトを示
す図。
す図。
【図１２】整数分周の場合の波形図。
【図１３】小数点分周の場合の波形図。
【図１４】小数点分周の場合のＭＳＢ出力波形図。
４０ 基準周波数発生回路 ４１ デジタル三角波発生器 ４２ デジタル正弦波発生器 ４３ デジタル−アナログ変換器 ４４ 低域通過フィルタ ５０ 位相ロック・ループ ６０ 高域通過フィルタ ７０ 矩形波発生器
Claims (6)
- 【請求項１】 基準入力信号を受けると同時に自己の発
振出力波形との位相を比較し、その誤差を小さくする方
向に発振出力周波数を変化させることにより、基準入力
信号周波数にロックまたは追従動作を行う位相ロック・
ループの基準周波数発生回路において、 与えた周波数値の情報に応じて三角波たるデジタル信号
を発生するデジタル三角波発生器と、 上記デジタル三角波発生器から入力された三角波たるデ
ジタル信号に基づいて、正弦波たるデジタル信号を発生
するデジタル正弦波発生器と、 上記デジタル正弦波発生器から入力された正弦波たるデ
ジタル信号に基づいて、これを階段状正弦波なるアナロ
グ信号に変換するデジタル−アナログ変換器と、 上記デジタル−アナログ変換器から入力された階段状正
弦波なるアナログ信号を滑らかな基準周波数信号として
処理する低域通過フィルタとを備えて構成され、 上記低域通過フィルタから出力された滑らかな基準周波
数信号に基づいて位相ロック・ループの回路を駆動する
ことを特徴とする位相ロック・ループ用デジタル信号処
理型基準周波数発生回路。 - 【請求項２】 デジタル三角波発生器は、アキュームレ
ータとレジスタよりなる累算回路とエクスクルーシブ・
オア・ゲートとで構成したことを特徴とする請求項１記
載の位相ロック・ループ用デジタル信号処理型基準周波
数発生回路。 - 【請求項３】 デジタル正弦波発生器は、入力値の３乗
値を発生させる回路とデジタル加算器とで構成したこと
を特徴とする請求項１記載の位相ロック・ループ用デジ
タル信号処理型基準周波数発生回路。 - 【請求項４】 デジタル正弦波発生器は、２組の掛算器
と３倍器とデジタル加算器とで構成したことを特徴とす
る請求項１記載の位相ロック・ループ用デジタル信号処
理型基準周波数発生回路。 - 【請求項５】 位相ロック・ループの基準周波数信号を
入力する入力端接続線上に、高域通過フィルタを挿入し
たことを特徴とする請求項１、２、３または４記載の位
相ロック・ループ用デジタル信号処理型基準周波数発生
回路。 - 【請求項６】 位相ロック・ループの基準周波数信号を
入力する入力端接続線上にアナログ・コンパレータであ
る矩形波発生器を挿入したことを特徴とする請求項１、
２、３、４または５記載の位相ロック・ループ用デジタ
ル信号処理型基準周波数発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3358557A JPH0629744A (ja) | 1991-12-28 | 1991-12-28 | 位相ロック・ループ用デジタル信号処理型基準周波数発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3358557A JPH0629744A (ja) | 1991-12-28 | 1991-12-28 | 位相ロック・ループ用デジタル信号処理型基準周波数発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629744A true JPH0629744A (ja) | 1994-02-04 |
Family
ID=18459938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3358557A Pending JPH0629744A (ja) | 1991-12-28 | 1991-12-28 | 位相ロック・ループ用デジタル信号処理型基準周波数発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629744A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007510340A (ja) * | 2003-11-05 | 2007-04-19 | ローデ ウント シュワルツ ゲゼルシャフト ミット ベシュレンクテル ハフツング ウント コンパニー コマンディット ゲゼルシャフト | 直接デジタル合成方式による周波数合成器 |
| CN112511161A (zh) * | 2020-11-26 | 2021-03-16 | 重庆智能机器人研究院 | 一种用于Σ-△ADC芯片的sinc滤波器仿真测试系统及方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS544823A (en) * | 1977-06-09 | 1979-01-13 | Concast Ag | Stock device for dummy bar in continuous casting apparatus |
| JPS6424633A (en) * | 1987-07-21 | 1989-01-26 | Anritsu Corp | Frequency synthesizer |
| JPH02233019A (ja) * | 1989-03-06 | 1990-09-14 | Kokusai Electric Co Ltd | 周波数シンセサイザ |
| JPH02253704A (ja) * | 1989-03-28 | 1990-10-12 | Inter Nitsukusu Kk | 正弦波発生器 |
-
1991
- 1991-12-28 JP JP3358557A patent/JPH0629744A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS544823A (en) * | 1977-06-09 | 1979-01-13 | Concast Ag | Stock device for dummy bar in continuous casting apparatus |
| JPS6424633A (en) * | 1987-07-21 | 1989-01-26 | Anritsu Corp | Frequency synthesizer |
| JPH02233019A (ja) * | 1989-03-06 | 1990-09-14 | Kokusai Electric Co Ltd | 周波数シンセサイザ |
| JPH02253704A (ja) * | 1989-03-28 | 1990-10-12 | Inter Nitsukusu Kk | 正弦波発生器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007510340A (ja) * | 2003-11-05 | 2007-04-19 | ローデ ウント シュワルツ ゲゼルシャフト ミット ベシュレンクテル ハフツング ウント コンパニー コマンディット ゲゼルシャフト | 直接デジタル合成方式による周波数合成器 |
| JP4740144B2 (ja) * | 2003-11-05 | 2011-08-03 | ローデ ウント シュワルツ ゲゼルシャフト ミット ベシュレンクテル ハフツング ウント コンパニー コマンディット ゲゼルシャフト | 直接デジタル合成方式による周波数合成器 |
| CN112511161A (zh) * | 2020-11-26 | 2021-03-16 | 重庆智能机器人研究院 | 一种用于Σ-△ADC芯片的sinc滤波器仿真测试系统及方法 |
| CN112511161B (zh) * | 2020-11-26 | 2023-09-08 | 重庆智能机器人研究院 | 一种用于Σ-△ADC芯片的sinc滤波器仿真测试系统及方法 |
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