JP2802323B2 - ベクトル検波装置 - Google Patents

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明はインピーダンス測定装置、利得／位相測定
装置などに用いられ、フェーズアキュムレータの出力で
第１サインメモリを読出し、その出力をアナログ信号に
変換して、被測定物へ供給し、フェーズアキュムレータ
の出力で第２サインメモリ及びコサインメモリを読出
し、その第２サインメモリの出力と被測定物の出力とを
第１乗算形DA変換器で乗算し、コサインメモリの出力と
被測定物の出力とを第２乗算形DA変換器で乗算して被測
定物の出力をベクトル検波するベクトル検波装置に関す
る。

「従来の技術」 第６図に従来のベクトル検波装置を示す。フェーズア
キュムレータ11はクロック発生器12からクロックが入力
されるごとに、ｋビットの位相加算量ｎが累積加算さ
れ、フェーズアキュムレータ11のｋビットの出力はｋビ
ット加算器13でｋビットのオフセット用データＰと加算
され、加算器13のｋビットの出力がサインメモリ14へア
ドレスとして供給されサインメモリ14が読出され、その
サインメモリ14の出力はクロック発生器12のクロックで
ラッチ回路15にラッチされ、ラッチ回路15の出力はDA変
換器16でアナログ信号に変換され、そのアナログ信号は
低域通過濾波器17を通され、更に増幅器18を通じ、スイ
ッチ19で被測定物21又は校正用短絡路22へ切替え供給さ
れる。スイッチ23で被測定物21の出力又は校正用短絡路
22の出力が切替えられて増幅器24へ供給される。

フェーズアキュムレータ11のｋビット出力はサインメ
モリ25及びコサインメモリ26へもそれぞれアドレスとし
て供給され、これらのメモリが読出される。サインメモ
リ25の出力は可変遅延回路27で遅延したクロックでラッ
チ回路28にラッチされ、コサインメモリ26の出力は可変
遅延回路29で遅延されたクロックでラッチ回路31にラッ
チされる。ラッチ回路28の出力は乗算形DA変換器32へデ
ジタル信号として供給され、この乗算形DA変換器32の基
準電圧端子に増幅器24の出力が供給され、ラッチ回路28
の出力と増幅器24の出力とを掛算したアナログ信号が出
力される。同様にしてラッチ回路31の出力と増幅器24の
出力とが乗算形DA変換器33で掛算される。乗算形DA変換
器32,33の各出力はそれぞれ積分器34,35で積分され、そ
の各積分出力はそれぞれAD変換器36,37でデジタル信号
に変換され、これらデジタル信号はそれぞれ補正用乗算
器38,39で補正値K_R,K_Iが乗算されて実部Re、虚部Imとし
て出力される。

このベクトル検波装置において、乗算形DA変換器32,3
3へ供給するデジタルの正弦波信号と、デジタルの余弦
波信号との直交性がずれていると正確な検波を行うこと
ができない。同様に乗算形DA変換器32及び積分器34の各
定数と、乗算形DA変換器33及び積分器35の各定数とが完
全に同一とすることができない。そこで、補正用乗算器
38,39で補正を行う。

これらの補正値K_R,K_Iの決定、前記直交性のずれを補
正するための可変遅延回路27,29における遅延量td₁,td₂
の設定のための校正を次のようにして行っている。

スイッチ19,23を校正用短絡路22側に接続しておき、
まず補正値K_R,K_Iをそれぞれ１として実部出力Reがゼロ
になるように、加算器13へ入力するオフセット用データ
Ｐの値と、遅延量td₁とを調整する。この調整はまずＰ
値を変化してReをほぼゼロとし、その後、td₁による微
調整を行う。このようにしてラッチ回路28からの出力si
nωｔに対し、増幅器24から乗算形DA変換器32へ供給さ
れる信号がcosωｔになるよう調整される。

次にＰ値を90゜分だけ増加し、つまり、360゜が2^kで
あるから、その４分の１の2^k-2だけＰ値を増加し、虚部
出力Imがゼロになるように遅延量td₂を調整する。つま
り前記Ｐ値の90゜分の増加により増幅器24の出力がsin
ωｔとなり、これに対し、ラッチ回路31の出力がデジタ
ルのcosωｔとなるようにする。この調整により、ラッ
チ回路28の出力正弦信号に対し、正確に直交した余弦波
信号がラッチ回路31から得られる。

この状態でＰ値を繰返し微少変化して、実部出力Reの
ピークの平均値を取り、その逆数を補正値K_Rにセットす
る。つまり、この時は増幅器24の出力が正弦波信号であ
りラッチ回路28の出力も正弦波信号であり、虚部出力Im
がゼロで実部出力Reがピークとなっており、この実部出
力Reが１となるように補正値K_Rを設定したことになる。

次にＰ値を90゜分だけ差し引き、つまり増幅器24の出
力が余弦波信号になるようにし、そのＰ値を繰返し微少
変化して、その時の虚部出力Imのピークの平均値を求
め、その逆数を補正値K_Iにセットする。

「発明が解決しようとする課題」 可変遅延回路27,29は、例えば第７図に示すように抵
抗器41及びコンデンサ42を有し、そのコンデンサ42に対
する充電速度を、コンデンサ42の容量を調整することに
より遅延量を調整するアナログ回路で構成されている。
そのため温度変化により調整した遅延量td₁,td₂が変化
し、直交性がずれ、誤差を発生し易い。

また可変遅延回路27,29がこのようにアナログ回路で
あって外乱によりジッタ、雑音を発生し、測定安定度が
悪かった。

更にコンデンサ42はトリマコンデンサであり、その容
量を手動調整しており、これを自動化することが困難で
あった。

コンデンサ42として可変容量ダイオードを使用し、デ
ジタル信号をアナログ電圧に変換してその可変容量ダイ
オードに逆バイアス電圧として印加し、前記デジタル信
号を自動的に変更して校正を自動化することが考えられ
るが、可変容量ダイオードは温度係数が大きいため実用
することはできない。

「課題を解決するための手段」 この発明によればフェーズアキュムレータのクロック
当りの位相加算量ｎは、第１、第２サインメモリ、コサ
インメモリの各アドレスのビット数ｋよりも大きいビッ
ト数ｌのデートとされ、そのフェーズアキュムレータの
出力側と、被測定物に印加する側の第１サインメモリ又
はベクトル検波の基準信号側の第２サインメモリ及びコ
サインメモリとの間にｌビットの加算器が挿入され、そ
の加算器でｌビットのオフセット用データとフェーズア
キュムレータのｌビットの出力とが加算され、そのｌビ
ットの加算出力中の上位ｋビットが第１サインメモリ又
は第２メモリ及びコサインメモリへアドレスとして供給
され、フェーズアキュムレータのｌビットの出力中の上
位ｋビットが第２サインメモリ及びコサインメモリ又は
第１サインメモリへアドレスとして供給される。更に第
1,第２乗算形DA変換器における検波ベクトルの直交性の
ずれを補正演算する手段が設けられている。

「実施例」 第１図にこの発明の実施例を示し、第６図と対応する
部分に同一符号を付けてある。この発明ではサインメモ
リ14,25、コサインメモリ26の各アドレスのビット数ｋ
よりも多いビット数ｌのフェーズアキュムレータ43が設
けられ、フェーズアキュムレータ43はクロック発生器12
のクロックごとにｌビットの位相加算器ｎが累積加算さ
れる。このフェーズアキュムレータ43のｌビットの出力
はｌビット加算器44でｌビットのオフセット用データＰ
と加算される。この例では加算器44のｌビット出力中の
上位ｋビットがアドレスとしてサインメモリ14へ供給さ
れる。フェーズアキュムレータ43のｌビット出力中の上
位ｋビットがアドレスとしてサインメモリ25及びコサイ
ンメモリ26へ供給される。ラッチ回路28,31へはクロッ
クが遅延回路を通すことなく、直接ラッチ指令として供
給される。補正用乗算器38の出力は乗算器45でsinθと
乗算され、その乗算出力と補正用乗算器39の出力とが加
算器46で加算され、その加算出力は乗算器47で1/cosθ
が乗算され、その乗算出力が虚部出力Imとされる。乗算
器45,47及び加算器46は直交性のずれを補正する補正演
算手段48を構成する。

この構成によれば次のようにして直交性のずれや乗算
形DA変換器32,33の定数の不一致などを校正することが
できる。

スイッチ19,23を校正用短絡路22側に接続しておく。
まず補正値K_R,K_Iを1,0とし、補正演算手段48における直
交性のずれ角θを０゜とし、試験周波数に最も近い奇数
の位相増加量ｎを設定する。クロック発生器12のクロッ
ク周波数をf_Sとすると、試験用周波数、つまりサインメ
モリ14から出力されるデジタル正弦波信号の周波数ｆは となり、例えばｌ＝16でｆ＝1MHzとする場合はｎ＝6400
であるが、校正時にはｎ＝6401としてｆ＝1.00015625Hz
とする。ｋ＝８とすれば、256クロックに１回の割で必
ず、サインメモリ14の出力正弦波が360゜/2^k位相がずれ
る。

この状態で実部出力Reがゼロになるようにオフセット
用データを調整し、この調整した値ＰをP₁として記録し
ておく。この時、増幅器24の出力がcosωｔとすると、
ラッチ回路28の出力はほぼsinωｔのデジタル信号とな
る。

次にオフセット用データＰを90゜分だけ増加し、つま
りP₁＋2^l-2とし、この時の実部出力Reを読み、この逆数
を補正値K_Rにセットする。つまり増幅器24の出力はほぼ
sinωｔとなり、また上述したように位相増加量ｎが選
定されているから、ｎの上位ｋビットより下位の部分の
ビットに“1"が存在し、特に最下位ビットは必ず“1"と
なっており、何クロックに１回は、フェーズアキュムレ
ータ43において、下位（ｌ−ｋ）ビットから、上位のｋ
ビット目に桁上げが生じ、その分サインメモリ14から読
出される正弦波信号の位相がわずかずらされる。従って
従来において、Ｐ値を繰返し微少変化させた状態と同一
になり、積分器34で積分され、平均化され、従来技術で
求めた補正値K_Rと同等のものが得られる。次にオフセッ
ト用データＰをP₁＋2^l-2とした状態で、このデータＰを
調整して、虚部出力Imがゼロになるようにし、その時の
Ｐ値をP₂として記録する。この時、増幅器24の出力がsi
nωｔで、ラッチ回路31の出力はデジタルのほぼcosωｔ
となる。

その後、オフセット用データＰを90゜分増加し、つま
りP₂＋2^l-2とし、この時の虚部出力Imを読み、この逆数
を補正値K_Iにセットする。

次に検波直交性のずれ角度θを次式 θ＝360×（P₂−P₁−2^l-2）/2^l（度） で演算する。つまり検波直交性にずれがなければP₂−P₁
は90゜、即ち2^l-2となり、θ＝０となるが、検波直交性
にずれがあればそのずれに応じたθが求まる。このθを
補正演算手段48におけるsin θ、1/cos θにそれぞれ設
定する。

以上で校正操作は終了する。次に補正演算手段48で検
波直交性のずれを補正できることを第２図を参照して説
明する。第２図においてXY直交座標上の点（x,y）を原
点を中心として角θだけ回転させた時の座標値（ｘ′,
y′）は となる。この変換を点の回転ではなく、座標軸の回転と
考え、またＸ軸は変換しないでおくと、その変換は となる。従ってＹ軸がθだけ傾いてＹ′軸となったXY′
座標で得られる座標値（x,y′）をXY直交座標上の座標
値（x,y）への変換は、 となる。これによりラッチ回路28の出力を正弦波信号と
し、これを基準とし、つまりＸ軸を基準とし、ラッチ回
路31の出力の、ラッチ回路28の出力正弦波信号に対する
直交性のずれ角度、つまりＹ軸のＸ軸に対する90度から
のずれ角度をθとする時、乗算器38の出力はそのまま実
部出力Re（式（１）中のｘと対応）となり、このReに乗
算器45でsin θを掛けたものと、乗算器39の出力（式
（１）中のｙ′と対応）とを加算器46で加算し、その加
算出力に乗算器47で、1/cosθを乗算すれば直交性のず
れθを補正した虚部出力Im（式（１）中のｙと対応）と
なる。

この直交性ずれの補正は相対的ずれを補正するもので
あるから、加算器44を第３図に示すようにフェーズアキ
ュムレータ43とサインメモリ25及びコサインメモリ26と
の間に挿入してもよい。この時、フェーズアキュムレー
タ43のｌビット出力中の上位ｋビットがアドレスとして
サインメモリ14へ供給され、加算器44のｌビット出力中
の上位ｋビットがサインメモリ25及びコサインメモリ26
へアドレスとして供給される。

第４図に示すように積分器34の出力にアナログ乗算器
51でアナログの補正値Keを乗算してAD変換器36へ供給す
ると共にアナログ乗算器52でアナログのsin θを掛算
し、積分器35の出力にアナログ乗算器53でアナログの補
正値K_Iを乗算し、その出力と乗算器52の出力とをアナロ
グ加算器54で加算し、その加算値にアナログ乗算器55で
アナログの1/cos θを乗算し、その乗算出力をAD変換器
37へ供給してもよい。つまり補正演算手段48をアナログ
回路で構成してもよい。この場合アナログ回路がある
が、この部分における各信号の周波数が低いため、外乱
の影響を受け難い。

更に、直交性のずれの補正は例えば第５図に示すよう
に、フェーズアキュムレータ43とコサインメモリ26との
間にｌビットの加算器56を補正演算手段48として挿入
し、フェーズアキュムレータ43のｌビット出力と、直交
性のずれ角度θと対応した位相角−θ・2^l/360のｌビッ
トとを加算器56で加算し、加算器56のｌビット出力中の
上位ｋビットをコサインメモリ26へアドレスとして供給
してもよい。同様にコサインメモリ26のアドレス補正の
代りにサインメモリ25に対するアドレスを補正するよう
にしてもよい。

上述においてはサインメモリ25の出力側、つまり実部
出力側を基準として直交性のずれに応じて虚部出力側を
補正したが、逆に虚部出力側を基準として実部出力側を
補正してもよい。

測定時はスイッチ19,23を被測定物21側に切替え、加
算器44のオフセット用データＰはゼロ又は適当な値とし
ておいてもよい。この場合ＰをP₂にしておくと、実部出
力Reが最大で出力され、測定値が読み易い。

「発明の効果」 上述述べたようにこの発明によればフェーズアキュム
レータの出力のビット数ｌを大とし、これよりも小さい
ｋビットの比較的狭いアドレス空間のサインメモリや比
較的低分解能のDA変換器を用いて、高精度かつ高分解能
の位相可変を可能とし、これによって可変遅延回路を用
いることなく、ベクトル検波の直交性のずれ角を高精度
で測定、補正することができ、かつ可変遅延回路がない
ため測定安定性が高い。

また、校正をすべて自動化することができる。ベクト
ル検波利得係数の逆数K_R,K₂を求めるための測定におい
て、信号源用DA変換器16、乗算用DA変換器32,33のすべ
ての入力コードを取るように正弦波の位相がわずかずつ
変化するため、手動で位相を変化させながら、出力の平
均化を行う必要がなく、校正操作が容易でかつ測定精度
が改善される。

【図面の簡単な説明】

第１図はこの発明の実施例を示すブロック図、第２図は
直交座標のＹ軸のずれと座標値の関係を示す図、第３図
乃至第５図はそれぞれこの発明の他の実施例の要部を示
すブロック図、第６図は従来のベクトル検波装置を示す
ブロック図、第７図は可変遅延回路の例を示す回路図で
ある。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】フェーズアキュムレータの出力で第１サイ
   ンメモリを読出し、その第１サインメモリの出力をアナ
   ログ信号に変換して被測定物へ供給し、上記フェーズア
   キュムレータの出力で第２サインメモリ及びコサインメ
   モリをそれぞれ読出し、その第２サインメモリの出力と
   上記被測定物の出力とを第１乗算形DA変換器で乗算し、
   上記コサインメモリの出力と上記被測定物の出力とを第
   ２乗算形DA変換器で乗算して上記被測定物の出力をベク
   トル検波するベクトル検波装置において、 上記フェーズアキュムレータのクロック当りの位相加算
   量は、上記各メモリのアドレスのビット数ｋよりも大き
   いビット数ｌのデータとして与えられ、 上記第１サインメモリの入力側又は上記第２サインメモ
   リ及び上記コサインメモリの入力側にｌビットの加算器
   が挿入され、 その加算器で上記フェーズアキュムレータのｌビットの
   出力と設定されたｌビットのオフセット用データとが加
   算され、その加算出力中の上位ｋビットが上記第１サイ
   ンメモリ又は上記第２サインメモリ及び上記コサインメ
   モリへアドレスとして供給され、 上記フェーズアキュムレータの出力の上位ｋビットが上
   記第２サインメモリ及び上記コサインメモリ又は上記第
   １サインメモリへアドレスとして供給され、 上記第１、第２乗算形DA変換器における検波ベクトルの
   直交性のずれを補正する補正演算手段が設けられてい
   る、 ことを特徴とするベクトル検波装置。