JPH04122861A - ベクトル検波装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明はインピーダンス測定装置、利得／位相測定装
置などに用いられ、フェーズアキュムレータの出力で第
１サインメモリを読出し、その出力をアナログ信号に変
換して、被測定物へ供給し、フェーズアキュムレータの
出力で第２サインメモリ及びコサインメモリを読出し、
その第２サインメモリの出力と被測定物の出力とを第１
乗車形ＤＡ変換器で乗算し、コサインメモリの出力と被
測定物の出力とを第２乗車形ＤＡ変換器で乗算して被測
定物の出力をベクトル検波するベクトル検波装置に関す
る。

「従来の技術Ｊ 第６図に従来のベクトル検波装置を示す、フェーズアキ
ュムレータ１１はクロック発生器１２がらクロックが入
力されるごとに、ｋビットの位相加算量ｎが累積加算さ
れ、フェーズアキュムレータ１１のにビットの出力はに
ビット加算器１３７にビットのオフセント用データＰと
加算され、加算器１３のにビットの出力がサインメモリ
１４ヘアドレスとして供給されサインメモリ１４が読出
され、そのサインメモリ１４の出力はクロック発生器１
２のクロックでランチ回路１５にラッチされ、ラッチ回
路１５の出力はＤＡ変換器Ｉ６でアナログ信号に変換さ
れ、そのアナログ信号は低域通過濾波器１７を通され、
更に増幅器１８を通し、スイッチ１９で被測定物２１又
は較正用短絡路２２へ切替え供給される。スイッチ２３
で被測定物２１の出力又は較正用短絡路２２の出力が切
替えられて増幅器２４へ供給される。

フェーズアキュムレータ１１のにビット出力はサインメ
モリ２５及びコサインメモリ２６へもそれぞれアドレス
として供給され、これらのメモリが読出される。サイン
メモリ２５の出力は可変遅延回路２７で遅延したクロッ
クでラッチ回路２８にラッチされ、コサインメモリ２６
の出力は可変遅延回路２９で遅延されたクロックでラン
チ回路３１にラッチされる。ランチ回路２８の出力は乗
算形ＤＡ変換器３２ヘデジタル信号として供給され、こ
の乗算形ＤＡ変換器３２の基準電圧端子に増幅器２４の
出力が供給され、ラッチ回路２８の出力と増幅器２４の
出力とを掛算したアナログ信号が出力される。同様にし
てラッチ回路３１の出力と増幅器２４の出力とが乗算形
ＤＡ変換器３３で掛算される。乗算形ＤＡ変換器３２．
３３の各出力はそれぞれ積分器３４．３５で積分され、
その各積分出力はそれぞれＡＤ変換器３６．３７でデジ
タル信号に変換され、これらデジタル信号はそれぞれ補
正用乗算器３８．３９で補正値Ｋｍ。

Ｋ、が乗算されて実部Ｒｅ、虚部ｒｍとして出方される
。

このベクトル検波装置において、乗算形ＤＡ変換器３２
．３３へ供給するデジタルの正弦波信号と、デジタルの
余弦波信号との直交性がずれていると正確な検波を行う
ことができない、同様に集電形ＤＡ変換器３２及び積分
器３４の各定数と、乗夏形ＤＡ変ｔｌＩＪｓ３３及び積
分器３５の各定数とを完全に同一とすることができない
、そこで、補正用乗算器３８．３９で補正を行う。

これらの補正値Ｋｍ　、に＋の決定、前記直交性のずれ
を補正するための可変遅延回路２７．２９における遅延
量ｔｄＩ、ｔｄｔの設定のための較正を次のようにして
行っている。

スイッチ１８．２３を較正用短絡ｌ５２２側に接続して
おき、まず補正値Ｋｍ、に＋をそれぞれ１．０として実
部出力Ｒｅがゼロになるように、加算器１３へ入力する
オフセット用データＰの値と、遅延量ｔｄ、とを調整す
る。この調整はまずＰ値を変化してＲｅをほぼゼロとし
、その後、ｔｄ、にょる微調整を行う、このようにして
ラッチ回路２Ｂからの出力ｓｉｎωｔに対し、増幅器２
４がら乗算形ＤＡ変換器３２へ供給される信号がｃｏｓ
ωｔになるよう調整される。

次にＰ値を９０″′分だけ増加し、つまり、３６ｏ。

が２にであるから、その４分の１の２１２だけＰ値を増
加し、虚部出力Ｉｍがゼロになるように遅延量ｔｄｚを
調整する。つまり前記Ｐ値の９０°分の増加により増幅
器２４の出力がｓｉｎω【となり、これに対し、ランチ
回路３１の出力がデジタルのｃｏｓωｔとなるようにす
る。この調整により、ラッチ回路２８の出力正弦波信号
に対し、正確に直交した余弦波信号がラッチ回路３１か
ら得られる。

この状態でＰｆｆｉを繰返し微少変化して、実部出力Ｒ
ｅのピークの平均値を取り、その逆数を掃正値Ｋｍにセ
ットする。つまり、この時は増幅器２４の出力が正弦波
信号でありラッチ回路２８の出力も正弦波信号であり、
虚部出力Ｉ−がゼロで実部出力Ｒｅがピークとなってお
り、この実部出力Ｒｅが１となるように補正値にえを設
定したことになる。

次にＰ値を９０″分だけ差し引き、つまり増幅器２４の
出力が余弦波信号になるようにし、そのＰ値を繰返し微
少変化して、その時の虚部出力Ｉｍのピークの平均値を
求め、その逆数を補正値Ｋ。

にセットする。

「発明が解決しようとするｔＪ題題 号可変遅延回路２７２９は、例えば第７図に示すように
抵抗器４１及びコンデンサ４２を有し、そのコンデンサ
４２に対する充電速度を、コンデンサ４２の容量を調整
することにより遅延量を調整するアナログ回路で構成さ
れている。そのため温度変化により調整した遅延量ｔｄ
、、ｔｄ２が変化し、直交性がずれ、誤差を発生し易い
。

また可変遅延回路２７．２９がこのようにアナログ回路
であって外乱によりジッタ、雑音を発生し、測定安定度
が悪かった。

更にコンデンサ４２はトリマコンデンサであり、その容
量を隼動調整しており、これを自動化することが困難で
あった。

コンデンサ４２として可変容量ダイオードを使用し、デ
ジタル信号をアナログ電圧に変換してその可変容量ダイ
オードに逆バイアス電圧として印加し、前記デジタル信
号を自動的に変更して較正を自動化することが考えられ
るが、可変容量ダイオードは温度係数が大きいため実用
することはできない。

「課題を解決するための手段」 この発明によればフェーズアキュムレータのクロック当
りの位相加算量ｎは、第１、第２サインメモリ、コサイ
ンメモリの各アドレスのビット数によりも大きいビット
数ｌのデータとされ、そのフェーズアキュムレータの出
力側と、被測定物に印加する側の第１サインメモリ又は
ベクトル検波の基準信号側の第２サインメモリ及びコサ
インメモリとの間にｌビットの加算器が挿入され、その
加算器でｌビットのオフセット用データとフェーズアキ
ュムレータのｌビットの出力とが加算され、そのｌビッ
トの加算出力中の上位にビットが第１サインメモリ又は
第２メモリ及びコサインメモリへアドレスとして供給さ
れ、フェーズアキュムレータのｌビット出力中の上位に
ビットが第２サインメモリ及びコサインメモリ又は第１
サインメモリへアドレスとして供給される。更に第１．
第２乗車形ＤＡ変換器ににおける検波ベクトルの直交性
のずれを補正演算する手段が設けられている。

「実施例」 第１図にこの発明の実施例を示し、第６図と対応する部
分に同一符号を付けである。この発明ではサインメモリ
１４，２５、コサインメモリ２６の各アドレスのビット
数によりも多いビット数ｌのフェーズアキュムレータ４
３が設けられ、フェズアキュムレータ４３はクロック発
生器１２のクロックごとにｌビットの位相加算器ｎが累
積加算される。このフェーズアキュムレータ４３のｌビ
ットの出力はｌビット加算器４４でｌビットのオフセッ
ト用データＰと加算される。この例では加算器４４のｌ
ビット出力中の上位にビットがアドレスとしてサインメ
モリ１４へ供給される。フェーズアキュムレータ４３の
ｌビット出力中の上位にビットがアドレスとしてサイン
メモリ２５及びコサインメモリ２６へ供給される。ラッ
チ回路２８．３１へはクロックが遅延回路を通すことな
く、直接ラッチ指令として供給される。補正用乗算器３
８の出力は乗算器４５でｓｉｎθと乗算され、その乗算
出力と補正用乗算器３９の出力とが加算器４６で加算さ
れ、その加算出力は乗算器４７で１／ｃｏｓθが乗算さ
れ、その乗算出力が虚部出力Ｉｓとされる０乗算器４５
．４７及び加算器４６は直交性のずれを補正する補正演
算手段４８を構成する。

この構成によれば次のようにして直交性のずれや乗算形
ＤＡ変換器３２．３３の定数の不一致などを較正するこ
とができる。

スイッチ１９．２３を較正用短絡路２２側に接続してお
く、まず補正４１Ｋｍ　、Ｋｒを１．０とし、補正演算
手段４Ｂにおける直交性のずれ角θを０１とし、試験周
波数に最も近い奇数の位相増加量ｎを設定する。クロッ
ク発生器１２のクロック周波数をｆ、とすると、試験用
周波数、つまりサインメモリ１４から出力されるデジタ
ル正弦波信号の周波数ｆは□・ｆｓ　　（Ｈｚ）となり
、例えば１＝１６でｆ　＝　Ｉ　ＦＩＨｚとする場合は
ｎ　＝６４００であるが、較正時にはｎ　＝６４０１と
してｆ　＝１．０００１５６２５Ｈｚとする。に＝＝８
とすれば、２５６クロツクに１回の割で必ず、サインメ
モリ１４の出力正弦波が３６０°／２”位相がずれる。

この状態で実部出力Ｒｅがゼロになるようにオフセット
用データを調整し、この調整した値ＰをＰ、として記録
しておく。この時、増幅器２４の出力がｃｏｓωｔとす
ると、ラッチ回路２８の出力はほぼｓｉｎωｔのデジタ
ル信号となる。

次にオフセット用データＰを９０°分だけ増加し、つま
りＰ＋　＋２ｍ−ｚとし、この時の実部出力Ｒｅを読み
、この逆数を補正値に１にセントする。

つまり増幅器２４の出力はほぼｓｉｎωｔとなり、また
上述したように位相増加量ｎが選定されているから、ｎ
の上位にビットより下位の部分のビットに“１″が存在
し、特に最下位ビットは必ず“１”となっており、何ク
ロックに１回は、フェーズアキュムレータ４３において
、下位（Ｉ！−ｋ）ビットから、上位のにビット目に桁
上げが生じ、その分サインメモリ１４から読出される正
弦波信号の位相がわずかずらされる。従って従来におい
て、Ｐ値を繰返し微少変化させた状態と同一になり、積
分器３４で積分され、平均化され、従来技術で求めた補
正値Ｋｍ　と同等のものが得られる。　次にオフセット
用データＰをｐ、＋２ｎ−”とした状態で、このデータ
Ｐを調整して、虚部出力Ｉｍがゼロになるようにし、そ
の時のＰ値をＰ２として記録する。この時、増幅器２４
の出力がｓｉｎωｔで、ラッチ回路３１の出力はデジタ
ルのほぼＣＯＳωｔとなる。

その後、オフセット用データＰを９０°分増加し、つま
りＰｔ＋２Ｎ−”とし、この時の虚部出力■−を読み、
この逆数を補正値に、にセットする。

次に検波直交性のずれ角度θを次式 ６式％（） で演算する。つまり検波直交性にずれがなければＰ、−
Ｐ、は９０°、即ち２Ｉ−２となり、θ−０となるが、
検波直交性にずれがあればそのずれに応じたθが求まる
。二〇〇を補正演算手段４８におけるｓｉｎ　θ、１／
ｃｏｓ　θにそれぞれ設定する。

以上で較正操作は終了する０次に補正演算手段４８で検
波直交性のずれを補正できることを第２図を参照して説
明する。第２図においてＸＹ直交座標上の点（ｘ、ｙ）
を原点を中心として角θだけ回転させた時の座標値（ｘ
′、ｙ′）はとなる、この変換を点の回転ではなく、座
標軸の回転と考え、またＹ軸は変換しないでおくと、そ
の変換は となる。従ってＹ軸がθだけ傾いてＹ′軸となったｘＹ
′ｙ′で得られる座標値（ｘ、ｙ′）をＸＹ直交座標上
の座標値（ｘ、ｙ）への変換は、ｃｏｓ　　θ　　　　
　　ｃｏｓ　　θとなる。これよりラッチ回路２８の出
力を正弦波信号とし、これを基準とし、つまりＹ軸を基
準とし、ラッチ回路３１の出力の、ラッチ回路２８の出
力正弦波信号に対する直交性のずれ角度、つまりＹ軸の
Ｙ軸に対する９０度からのずれ角度をθとする時、乗算
器３８の出力はそのまま実部出力Ｒｅ（式（］）中のＸ
と対応）となり、このＲｅに乗算器４５でｓｉｎ　θを
掛けたものと、乗算器３９の出力（式（１）中のｙ′と
対応）とを加算器４６で加算し、その加算出力に乗算器
４７で、１／ｃｏｓθを乗算すれば直交性のずれθを補
正した虚部出力ｉｍ（式（す中のｙと対応）となる。

この直交性ずれの補正は相対的ずれを補正するものであ
るから、加算器４４を第３図に示すようにフェーズアキ
ュムレータ４３とサインメモリ２５及びコサインメモリ
２６との間に挿入してもよい、この時、フェーズアキュ
ムレータ４３のβビット出力中の上位にビットがアドレ
スとしてサインメモリ１４へ供給され、加算器４４のｌ
ビット出力中の上位にビットがサインメモリ２５及びコ
サインメモリ２６ヘアドレスとして供給される。

第４図に示すように積分器３４の出力にアナログ乗算器
５１でアナログの補正値Ｋｅを乗算してＡＤ変換器３６
へ供給すると共にアナログ乗算器５２でアナログのｓｉ
ｎ　θを掛算し、積分器３５の出力にアナログ乗算器５
３でアナログの補正値に１を乗算し、その出力と乗算器
５２の出力とをアナログ加算器５４で加算し、その加算
値にアナログ乗算器５５でアナログの１／ｃｏｓ　θを
乗算し、その乗算出力をＡＤ変換器３７へ供給してもよ
い。つまり補正演算手段４Ｂをアナログ回路で構成して
もよい、この場合アナログ回路であるが、この部分にお
ける各信号の周波数が低いため、外乱の影響を受は難い
。

更に、直交性のずれの補正は例えば第５図に示すように
、フェーズアキュムレータ４３とコサインメモリ２６と
の間にｌビットの加算器５６を補正演算手段４８として
挿入し、フェーズアキュムレータ４３の！ビット出力と
、直交性のずれ角度θと対応した位相角−θ・２１／３
６０のｌビットとを加算器５６で加算し、加算器５６の
ｌビット出力中の上位にビットをコサインメモリ２６ヘ
アドレスとして供給してもよい。同様にコサインメモリ
２６のアドレス補正の代りムこサインメモリ２５に対す
るアドレスを補正するようにしてもよい。

上述においてはサインメモリ２５の出力側、つまり実部
出力側を基準として直交性のずれに応じて虚部出力側を
補正したが、逆に虚部出力側を基準として実部出力側を
補正してもよい。

測定時はスイッチ１９．２３を被測定物２１側に切替え
、加算器４４のオフセット用データＰばゼロ又は適当な
値としておいてもよい。この場合ＰをＰ２にしておくと
、実部出力Ｒｅが最大で出力され、測定値が読み易い。

「発明の効果」 以上述べたようにこの発明によればフェーズアキュムレ
ータの出力のビットｌ＆ｌを大とし、これよりも小さい
にビットの比較的狭いアドレス空間のサインメモリや比
較的低分解能のＤＡ変換器を用いて、高精度かつ高分解
能の位相可変を可能とし、これによって可変遅延回路を
用いることなく、ベクトル検波の直交性のずれ角を高精
度で測定、補正することができ、かつ可変遅延回路がな
いため測定安定性が高い。

また、較正をすべて自動化することができる。

ベクトル検波利得係数の逆数に、、に、を求めるための
測定において、信号源用ＤＡ変換器１６、乗算用ＤＡ変
換器３２．３３のすべての入力コードを取るように正弦
波の位相がわずかずつ変化するため、手動で位相を変化
させながら、出力の平均化を行う必要がなく、較正操作
が容易でかつ測定精度が改善される。

【図面の簡単な説明】 第１図はこの発明の実施例を示すブロック図、第２図は
直交座標のＹ軸のずれと座標値の関係を示す図、第３図
乃至第５図はそれぞれこの発明の他の実施例の要部を示
すブロック図、第６図は従来のベクトル検波装置を示す
ブロック図、第７図は可変遅延回路の例を示す回路図で
ある。

Claims (1)

【特許請求の範囲】
1. （１）フェーズアキュムレータの出力で第１サインメモ
   リを読出し、その第１サインメモリの出力をアナログ信
   号に変換して被測定物へ供給し、上記フェーズアキュム
   レータの出力で第２サインメモリ及びコサインメモリを
   それぞれ読出し、その第２サインメモリの出力と上記被
   測定物の出力とを第１乗算形ＤＡ変換器で乗算し、上記
   コサインメモリの出力と上記被測定物の出力とを第２乗
   算形ＤＡ変換器で乗算して上記被測定物の出力をベクト
   ル検波するベクトル検波装置において、上記フェーズア
   キュムレータのクロック当りの位相加算量は、上記各メ
   モリのアドレスのビット数ｋよりも大きいビット数ｌの
   データとして与えられ、 上記第１サインメモリの入力側又は上記第２サインメモ
   リ及び上記コサインメモリの入力側にｌビットの加算器
   が挿入され、 その加算器で上記フェーズアキュムレータのｌビットの
   出力と設定されたｌビットのオフセット用データとが加
   算され、その加算出力中の上位ｋビットが上記第１サイ
   ンメモリ又は上記第２サインメモリ及び上記コサインメ
   モリへアドレスとして供給され、 上記フェーズアキュムレータの出力の上位ｋビットが上
   記第２サインメモリ及び上記コサインメモリ又は上記第
   １サインメモリへアドレスとして供給され、 上記第１、第２乗算形ＤＡ変換器における検波ベクトル
   の直交性のずれを補正する補正演算手段が設けられてい
   る、 ことを特徴とするベクトル検波装置。