JP5424816B2 - 周波数シンセサイザ - Google Patents

Description

この発明は、無線通信装置などに用いられる周波数シンセサイザに関し、特に、周波数シンセサイザの出力における不要波成分を抑圧する技術に関するものである。

従来から、無線通信装置などに用いられる周波数シンセサイザはよく知られている（たとえば、特許文献１、非特許文献１参照）。
また、この種の周波数シンセサイザには、位相ホールディング型Ｄ／Ａ変換回路（以下、「ＰＨ−ＤＡＣ」と称する）が実装されている（たとえば、非特許文献２参照）。

図２４は上記非特許文献１に記載の従来の周波数シンセサイザを示すブロック構成図であり、図２５は上記非特許文献２に記載のＰＨ−ＤＡＣの回路構成例を示すブロック図である。
図２４において、従来の周波数シンセサイザは、クロック信号源１０１と、位相アキュムレータ（位相ＡＣＣ）１０２と、振幅位相変換回路１０３と、上記非特許文献２に記載のＰＨ−ＤＡＣ１０４とを備えている。なお、ここでは図示しないが、周波数シンセサイザの出力側には、所望波以外の不要波を除去するためのフィルタが設けられている。

以下、図２４に示した従来の周波数シンセサイザの動作について説明する。
まず、位相アキュムレータ１０２に対して、中間周波数（出力周波数）ｆｄを決定するＬビットの制御信号ｋと、クロック信号源１０１からのクロック信号（クロック周波数ｆｃｋ）とが入力される。
また、ＰＨ−ＤＡＣ１０４に対しては、振幅位相変換回路１０３からのデジタル信号Ａと、クロック信号とが入力される。

位相アキュムレータ１０２は、クロック信号に同期して制御信号ｋを累積加算することにより、位相データθ（累積加算値）を生成して振幅位相変換回路１０３に入力する。
振幅位相変換回路１０３は、位相データθに対応した正弦波（または、余弦波）の振幅を表すデジタル信号Ａを生成してＰＨ−ＤＡＣ１０４に入力する。
ＰＨ−ＤＡＣ１０４は、クロック信号に同期して、デジタル信号Ａに応じた電圧波形のアナログ信号Ｂを生成して外部に出力する。

次に、図２５を参照しながら、従来の周波数シンセサイザ（図２４）内のＰＨ−ＤＡＣ１０４の動作について説明する。
図２５において、ＰＨ−ＤＡＣ１０４は、乗算回路１０５、１０６と、マルチプレクサ（ＭＵＸ）１０７と、Ｄ／Ａ変換回路（ＤＡＣ）１０８とを備えている。

位相アキュムレータ１０２からの位相データθに基づき振幅位相変換回路１０３によって生成されたデジタル信号Ａは、ＰＨ−ＤＡＣ１０４内の乗算回路１０５において振幅が「１倍」され、また、乗算回路１０６において振幅が「−１倍」された後、それぞれマルチプレクサ１０７に入力される。

マルチプレクサ１０７は、クロック信号の前半周期においては、乗算回路１０５からの入力信号を選択して通過させ、クロック信号の後半周期においては、乗算回路１０６からの入力信号を選択して通過させて、Ｄ／Ａ変換回路１０８に入力する。
Ｄ／Ａ変換回路１０８は、クロック信号に同期して、デジタル信号Ａに応じた電圧波形のアナログ信号Ｂを外部に出力する。

図２６はＰＨ−ＤＡＣ１０４から出力される電圧波形を示す説明図であり、クロック信号の前半分の周期においては、デジタル信号Ａに応じた電圧波形となり、クロック信号の後半分の周期においては、デジタル信号Ａの符号を反転した電圧波形となる。

図２６のような時間波形のスペクトルは、図２７の説明図のようになる。
図２７において、ＰＨ−ＤＡＣ１０４を用いた周波数シンセサイザの所望波は、クロック周波数ｆｃｋと中間周波数ｆｄとの差（＝ｆｃｋ−ｆｄ）で表され、高周波のクロック周波数ｆｃｋの近傍となる。
このとき、周波数シンセサイザから出力される所望波の周波数（ｆｃｋ−ｆｄ）が高くなるほど、最終的な出力周波数までの周波数変換が容易となる利点がある。

しかしながら、図２７に示すように、所望波周波数（ｆｃｋ−ｆｄ）の下側波（中間周波数ｆｄ）と、上側波（クロック周波数ｆｃｋ＋中間周波数ｆｄ）とにおいては、デジタルサンプリング処理に起因した高レベルの不要波が存在する。

ここで、出力周波数の範囲を広げるために、仮に、中間周波数ｆｄを小さな値に設定すると、所望波（クロック周波数ｆｃｋ−中間周波数ｆｄ）と上側不要波（ｆｃｋ＋ｆｄ）との周波数間隔が狭くなる。一方、中間周波数ｆｄを大きな値に設定すると、所望波（ｆｃｋ−ｆｄ）と下側不要波（中間周波数ｆｄ）との周波数間隔が狭くなる。
したがって、周波数シンセサイザの出力側に設けられたフィルタを介して不要波のみを除去しようとしても、所望波まで除去されてしまうことになる。

特開平５−２８３９８５号公報

Ｊ．Ｔｉｅｒｎｅｙ，"Ａ Ｄｉｇｉｔａｌ Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｚｅｒ"，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ａｕｄｉｏ ａｎｄ Ｅｌｅｃｔｒｏａｃｏｕｓｔｉｃｓ，Ｖｏｌ．ＡＵ−１９，Ｎｏ．１，ｐｐ．４８〜５７，１９７１． Ｓ．Ｙ．−Ｓ Ｃｈｅｎ，Ｋ．Ｎａｍ−Ｓｅｏｇ ａｎｄ Ｊ．Ｍ．Ｒａｂａｅｙ，"ｍｕｌｔｉ−ｍｏｄｅ ｓｕｂ−Ｎｙｑｕｉｓｔ ｒａｔｅ ｄｉｇｉｔａｌ−ｔｏ−ａｎａｌｏｇ ｃｏｎｖｅｒｓｉｏｎ ｆｏｒ ｄｉｒｅｃｔ ｗａｖｅｆｏｒｍ ｓｙｎｔｈｅｓｉｓ"，ＩＥＥＥ Ｗｏｒｋｓｈｏｐ ｏｎ Ｓｉｇｎａｌ Ｐｒｏｃｅｅｄｉｎｇ Ｓｙｓｔｅｍｓ，ｐｐ．１１２−１１７，Ｏｃｔ．２００８．

従来の周波数シンセサイザは、ＰＨ−ＤＡＣを用いた場合、出力周波数の範囲を広げるために、出力周波数を小さな値に設定すると、所望波と上側不要波との周波数間隔が狭くなり、逆に、出力周波数を大きな値に設定すると、所望波と下側不要波との周波数間隔が狭くなるので、出力側のフィルタを用いて不要波を抑圧することが困難になるという課題があった。
また、狭帯域で遮断特性が急峻なフィルタを使用して不要波を除去しようとすると、この種のフィルタは通常フィルタよりもサイズが大きいので、フィルタを含めた周波数シンセサイザ全体のサイズが大きくなるという課題があった。

この発明は、上記のような課題を解決するためになされたものであり、クロック周期の途中で符号が反転するような出力信号を生成する周波数シンセサイザにおいて、不要波成分を確実に抑圧することのできる周波数シンセサイザを得ることを目的とする。

この発明に係る周波数シンセサイザは、クロック信号を生成するクロック信号源と、クロック信号をクロック周波数において互いに９０度位相差となる第１のクロック信号と第２のクロック信号とに電力分配する９０度電力分配回路と、クロック信号に同期して、外部からの制御信号に応じた中間周波数となる第１のデジタル信号と第２のデジタル信号とを生成するデジタル振幅データ生成回路と、第１のクロック信号に同期して、第１のデジタル信号に応じた第１のアナログ信号を畳み込み積分演算により生成する第１のＤ／Ａ変換回路と、第２のクロック信号に同期して、第２のデジタル信号に応じた第２のアナログ信号を畳み込み積分演算により生成する第２のＤ／Ａ変換回路と、第１のアナログ信号と第２のアナログ信号とを合成する合成回路とを備え、第１のアナログ信号は、第１のクロック信号の周期の前半と後半とで符号が反転し、第２のアナログ信号は、第２のクロック信号の周期の前半と後半とで極性が反転するものである。

この発明によれば、クロック周期の途中で符号が反転するような出力信号を生成する周波数シンセサイザにおいて、互いに９０度位相差となるようにクロック信号を２分配する９０度電力分配回路と、２分配後の各クロック信号に基づいて生成されたアナログ信号を合成する合成回路とを設けることにより、所望波に近接した不要波成分を確実に抑圧することができる。

この発明の実施の形態１に係る周波数シンセサイザを示すブロック構成図である。 この発明の実施の形態１による第１のデジタル信号から第１のアナログ信号に変換する際の電圧ホールド特性を示す説明図である。 この発明の実施の形態１による第２のデジタル信号から第２のアナログ信号に変換する際の電圧ホールド特性を示す説明図である。 この発明の実施の形態１による周波数特性の振幅特性を示す説明図である。 図４と同じ計算条件での第１および第２のアナログ信号の位相関係を示す説明図である。 図４と同じ計算条件での各アナログ信号の電力特性を示す説明図であり、（ａ）は第１のアナログ信号の電力特性、（ｂ）は第２のアナログ信号の電力特性、（ｃ）は合成後のアナログ信号の電力特性、をそれぞれ示している。 この発明の実施の形態２に係る周波数シンセサイザを示すブロック構成図である。 この発明の実施の形態３に係る周波数シンセサイザを示すブロック構成図である。 この発明の実施の形態３によるＰＨ−ＤＡＣを用いた場合の電圧ホールド特性を示す説明図である。 この発明の実施の形態４に係る周波数シンセサイザを示すブロック構成図である。 この発明の実施の形態４によるＰＨ−ＤＡＣを用いた場合の電圧ホールド特性を示す説明図である。 この発明の実施の形態５に係る周波数シンセサイザを示すブロック構成図である。 この発明の実施の形態５に係る周波数シンセサイザの他の構成例を示すブロック構成図である。 この発明の実施の形態６に係るデジタル振幅データ生成回路の具体的構成を示すブロック図である。 この発明の実施の形態６に係るデジタル振幅データ生成回路の他の構成例の具体的構成を示すブロック図である。 この発明の実施の形態７に係るデジタル振幅データ生成回路の具体的構成を示すブロック図である。 この発明の実施の形態８に係るデジタル振幅データ生成回路の具体的構成を示すブロック図である。 この発明の実施の形態９に係るデジタル振幅データ生成回路の具体的構成を示すブロック図である。 この発明の実施の形態１０に係るデジタル振幅データ生成回路の具体的構成を示すブロック図である。 この発明の実施の形態１１に係るデジタル振幅データ生成回路の具体的構成を示すブロック図である。 この発明の実施の形態１２に係るデジタル振幅データ生成回路の具体的構成を示すブロック図である。 この発明の実施の形態１３に係るデジタル振幅データ生成回路の具体的構成を示すブロック図である。 この発明の実施の形態１４に係るデジタル振幅データ生成回路の具体的構成を示すブロック図である。 従来の周波数シンセサイザを示すブロック構成図である。 従来の周波数シンセサイザに用いられるＰＨ−ＤＡＣの回路構成例を示すブロック図である。 図２５のＰＨ−ＤＡＣから出力される電圧波形を示す説明図である。 図２６の時間波形のスペクトルを示す説明図である。

実施の形態１．
図１はこの発明の実施の形態１に係る周波数シンセサイザを示すブロック構成図である。
図１において、周波数シンセサイザは、クロック信号源１と、第１および第２のＤ／Ａ変換器（以下、単に「ＤＡＣ」という）１０、１１と、９０度電力分配回路１２と、合成回路１３と、デジタル振幅データ生成回路５０とを備えている。

クロック信号源１は、クロック周波数ｆｃｋのクロック信号Ｃを生成する。
ただし、図１に示す周波数シンセサイザから出力されるアナログ信号の周波数は、クロック周波数ｆｃｋに依存しないので、クロック信号源１は、固定のクロック周波数ｆｃｋを生成する水晶発振器であってもよく、または、周波数を可変設定する周波数シンセサイザであってもよい。

次に、図１に示したこの発明の実施の形態１の動作について説明する。
まず、デジタル振幅データ生成回路５０は、クロック信号源１からクロック信号Ｃ（クロック周波数ｆｃｋ）を受けるごとに動作して、中間周波数ｆｄを決定する制御信号ｋ（Ｌビット）を累積加算する。

これにより、デジタル振幅データ生成回路５０は、制御信号ｋの累積加算値に対応した振幅を有する第１のデジタル信号（以下、単に「デジタル信号」という）Ａ_１として、たとえば、中間周波数ｆｄの正弦波状の波形を生成する。

また、デジタル振幅データ生成回路５０は、中間周波数ｆｄで、デジタル信号Ａ_１に対して９０度の位相差を有する第２のデジタル信号（以下、単に「デジタル信号」という）Ａ_２として、たとえば、中間周波数ｆｄの余弦波状の波形を生成する。

なお、デジタル振幅データ生成回路５０から生成されるデジタル信号Ａ_１、Ａ_２は、クロック周期Ｔｓの前半分と後半分とで符号が反転する信号である。
また、デジタル振幅データ生成回路５０は、累積加算値が上限値（２^Ｌ−１）以上に到達すると、オーバーフロー処理を行い、新しい累積加算値を「累積加算値−２^Ｌ」とする。

９０度電力分配回路１２は、ハイブリッド回路（ＨＹＢ）により構成され、クロック信号源１からのクロック信号Ｃを、第１および第２のクロック信号（以下、単に「クロック信号」という）Ｃ_１、Ｃ_２に２分配し、クロック信号Ｃ_１をＤＡＣ１０に入力し、クロック信号Ｃ_２をＤＡＣ１１に入力する。

このとき、９０度電力分配回路１２は、クロック信号Ｃ_１とクロック信号Ｃ_２との位相差が９０度となるように信号の電力分配を行う。
クロック信号Ｃ_１、Ｃ_２は、それぞれ、ＤＡＣ１０、１１が動作する際のクロック周期Ｔｓ（標本化周期）を決定する。

ＤＡＣ１０は、クロック信号Ｃ_１に同期して、デジタル信号Ａ_１に応じた電圧波形の第１のアナログ信号（以下、単に「アナログ信号」という）Ｂ_１を生成し、これを合成回路１３に入力する。
また、ＤＡＣ１１は、クロック信号Ｃ_２に同期して、デジタル信号Ａ_２に応じた電圧波形の第２のアナログ信号Ｂ_２（以下、単に「アナログ信号」という）を合成回路１３に入力する。

合成回路１３は、ＤＡＣ１０からのアナログ信号Ｂ_１と、ＤＡＣ１１からのアナログ信号Ｂ_２とを受けると、アナログ信号Ｂ_１、Ｂ_２を合成（加算または減算）して、合成後のアナログ信号Ｂ_３を出力信号として外部に出力する。

ここでは、前述と同様に、周波数成分（ｆｃｋ−ｆｄ）を所望波とし、中間周波数ｆｄおよび下側周波数成分（ｆｃｋ＋ｆｄ）を不要波とする。
また、アナログ信号Ｂ_１、Ｂ_２は、それぞれ、以下の式（１）、式（２）で与えられる。

Ｂ_１＝ｓｉｎ（２π・ｆｄ・ｔ）＊Ｆ_１（ｔ） ・・・（１）
Ｂ_２＝ｃｏｓ（２π・ｆｄ・ｔ）＊Ｆ_２（ｔ） ・・・（２）

式（１）、式（２）において、「＊」は畳み込み積分演算を表している。
また、式（１）中の関数Ｆ_１（ｔ）は、デジタル信号Ａ_１からアナログ信号Ｂ_１に変換する際の電圧ホールド特性を表し、式（２）中の関数Ｆ_２（ｔ）は、デジタル信号Ａ_２からアナログ信号Ｂ_２に変換する際の電圧ホールド特性を表している。

図２は電圧ホールド特性Ｆ_１（ｔ）を示す説明図であり、図３は電圧ホールド特性Ｆ_２（ｔ）を示す説明図である。
図２および図３の時間特性からなる電圧ホールド特性Ｆ_１（ｔ）、Ｆ_２（ｔ）の周波数特性Ｆ_１（ω）、Ｆ_２（ω）は、それぞれ、以下の式（３）、式（４）で与えられる。

Ｆ_１（ω）＝（α−β）／ω・ｓｉｎω（０．５・Ｔｓ）＋ｊ・（α＋β）／ω・｛１−ｃｏｓω（０．５Ｔｓ）｝） ・・・（３）
Ｆ_２（ω）＝２δ／ω・ｓｉｎω（０．７５Ｔｓ）−２（γ＋δ）／ω・ｓｉｎω（０．２５Ｔｓ） ・・・（４）

ただし、式（３）、式（４）において、クロック周期Ｔｓは、１／ｆｃｋであり、α、β、γ、δは内部演算用係数（以下、単に「係数」ともいう）、ｊは虚数である。

図４は周波数特性Ｆ_１（ω）、Ｆ_２（ω）の振幅特性（周波数特性の絶対値）を示す説明図である。
図４において、横軸はクロック周波数ｆｃｋで正規化した周波数を示し、縦軸は振幅特性｜Ｆ_１（ω）｜、｜Ｆ_２（ω）｜（計算値の一例）を示し、実線は｜Ｆ_１（ω）｜を、白丸を付した線は｜Ｆ_２（ω）｜を示している。

また、図４においては、各係数α〜δを、α＝１、β＝１、γ＝１．２５、δ＝０．４とした場合の特性を示している。
図４に示すように、係数α〜δを適切値に設定することにより、振幅特性｜Ｆ_１（ω）｜および｜Ｆ_２（ω）｜をほぼ一致させることができる。

図５は図４と同じ計算条件での各アナログ信号Ｂ_１、Ｂ_２の位相関係を示す説明図であり、所望波および不要波の位相関係とともに示している。
図５において、アナログ信号Ｂ_１、Ｂ_２に含まれる所望波は、それぞれ同相（位相差＝０）の関係にあり、アナログ信号Ｂ_１、Ｂ_２に含まれる不要波は、それぞれ逆相（位相差＝π）の関係にある。
したがって、合成回路１３で加算処理を行うことにより、所望波は、同相合成されるのでレベルが増加するが、不要波は、逆相合成されるのでレベルが低減する。

図６は図４と同じ計算条件での各アナログ信号Ｂ_１、Ｂ_２、Ｂ_３の電力特性を示す説明図であり、（ａ）はアナログ信号Ｂ_１（ＤＡＣ１０の出力）、（ｂ）はアナログ信号Ｂ_２（ＤＡＣ１１の出力）、（ｃ）はアナログ信号Ｂ_３（合成回路１３の出力）をそれぞれ示している。

図６（ａ）〜図６（ｃ）において、横軸はクロック周波数ｆｃｋで正規化した周波数を示し、縦軸は各アナログ信号Ｂ_１、Ｂ_２、Ｂ_３の電力［ｄＢ］の計算例を示す。
図６（ａ）、図６（ｂ）から明らかなように、アナログ信号Ｂ_１とアナログ信号Ｂ_２とは等振幅である。

したがって、所望波近傍の不要波は、上記説明のように互いに逆相であることから、加算処理することにより、図６（ｃ）のように抑圧することができる。
なお、図６（ｃ）においては、高周波数帯（１．８付近）において抑圧されない不要波が存在するが、所望波に対して十分に離れた帯域なので、周波数シンセサイザの出力側に設けられたフィルタにより容易に抑圧することができる。

以上のように、この発明の実施の形態１（図１）に係る周波数シンセサイザは、クロック信号Ｃを生成するクロック信号源１と、クロック信号Ｃのクロック周波数ｆｃｋにおいて互いに９０度位相差となるクロック信号Ｃ_１、Ｃ_２に電力分配する９０度電力分配回路１２と、クロック信号Ｃに同期して、外部からの制御信号ｋに応じた中間周波数ｆｄとなるデジタル信号Ａ_１、Ａ_２を生成するデジタル振幅データ生成回路５０と、クロック信号Ｃ_１に同期して、デジタル信号Ａ_１に応じたアナログ信号Ｂ_１を生成するＤＡＣ１０と、クロック信号Ｃ_２に同期して、デジタル信号Ａ_２に応じたアナログ信号Ｂ_２を生成するＤＡＣ１１と、アナログ信号Ｂ_１、Ｂ_２を合成する合成回路１３とを備えている。

アナログ信号Ｂ_１は、クロック信号Ｃ_１のクロック周期Ｔｓの前半と後半とで符号が反転し、アナログ信号Ｂ_２は、クロック信号Ｃ_２のクロック周期Ｔｓの前半と後半とで極性が反転する。
上記構成により、合成回路１３から出力されるアナログ信号Ｂ_３においては、所望波に近接する不要波を確実に抑圧することができる。

なお、上記説明では、周波数成分（ｆｃｋ−ｆｄ）を所望波とし、下側周波数成分ｆｄおよび上側周波数成分（ｆｃｋ＋ｆｄ）を不要波として、合成回路１３で加算処理を行う場合を示したが、上側周波数成分（ｆｃｋ＋ｆｄ）を所望波とし、周波数成分（ｆｃｋ−ｆｄ）および（ｆｃｋ−２ｆｄ）を不要波として、合成回路１３で減算処理を行うように構成してもよい。
この場合も、所望波は同相合成され、不要波は逆相合成されるので、所望波のレベルは増加し、不要波のレベルは低減するという、前述と同様の作用効果を奏する。

また、デジタル信号Ａ_１を中間周波数ｆｄの正弦波状の波形とし、デジタル信号Ａ_２を中間周波数ｆｄの余弦波状の波形としたが、デジタル信号Ａ_１を中間周波数ｆｄの余弦波状の波形とし、デジタル信号Ａ_２を中間周波数ｆｄの正弦波状の波形としてもよい。
ただし、この場合、周波数成分（ｆｃｋ−ｆｄ）が所望波であれば、不要波を抑圧するためには、合成回路１３で減算処理を行う必要がある。

さらに、ここでは特に言及しなかったが、デジタル振幅データ生成回路５０は、デジタル信号Ａ_１とデジタル信号Ａ_２との間の遅延差（または、アナログ信号Ｂ_１とアナログ信号Ｂ_２との間の遅延差）を調整する遅延回路を備えていてもよい。

実施の形態２．
なお、上記実施の形態１（図１）では、クロック信号Ｃに基づき単一のデジタル振幅データ生成回路５０を用いてデジタル信号Ａ_１、Ａ_２を生成したが、図７のように、２つのデジタル振幅データ生成回路５１、５２を用いてデジタル信号Ａ_１、Ａ_２を生成してもよい。

図７はこの発明の実施の形態２に係る周波数シンセサイザを示すブロック構成図であり、前述（図１参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
図７において、周波数シンセサイザは、前述のデジタル振幅データ生成回路５０に代えて、第１および第２のデジタル振幅データ生成回路（以下、単に「デジタル振幅データ生成回路」という）５１、５２を備えている。

この場合、デジタル振幅データ生成回路５１、５２は、９０度電力分配回路１２から個別に入力されるクロック信号Ｃ_１、Ｃ_２に応じて動作し、デジタル信号Ａ_１、Ａ_２を個別に生成する。

次に、図７に示したこの発明の実施の形態２の動作について説明する。
まず、９０度電力分配回路１２は、クロック信号Ｃを９０度の位相差で２分配し、クロック信号Ｃ_１をＤＡＣ１０およびデジタル振幅データ生成回路５１に入力し、クロック信号Ｃ_２をＤＡＣ１１およびデジタル振幅データ生成回路５２に入力する。

デジタル振幅データ生成回路５１は、クロック周波数ｆｃｋのクロック信号Ｃ_１を受けるごとに動作して制御信号ｋを累積加算し、累積加算値に対応した振幅を有するデジタル信号Ａ_１として、たとえば、中間周波数ｆｄの正弦波状の波形を生成する。

一方、デジタル振幅データ生成回路５２は、クロック周波数ｆｃｋのクロック信号Ｃ_２を受けるごとに動作して制御信号ｋを累積加算し、中間周波数ｆｄで、デジタル信号Ａ_１に対して９０度の位相差を有するデジタル信号Ａ_２として、たとえば、中間周波数ｆｄの余弦波状の波形を生成する。

なお、前述と同様に、デジタル信号Ａ_１、Ａ_２は、クロック周期の前半分と後半分とで符号が反転する信号である。
また、デジタル振幅データ生成回路５１、５２は、累積加算値が上限値（２^Ｌ−１）以上に達すると、オーバーフロー処理を行い、新しい累積加算値を「累積加算値−２^Ｌ」とする。

以下、ＤＡＣ１０は、クロック信号Ｃ_１に同期して、デジタル振幅データ生成回路５１からのデジタル信号Ａ_１に応じた電圧波形のアナログ信号Ｂ_１を合成回路１３に入力し、ＤＡＣ１１は、クロック信号Ｃ_２に同期して、デジタル振幅データ生成回路５２からのデジタル信号Ａ_２に応じた電圧波形のアナログ信号Ｂ_２を合成回路１３に入力する。
合成回路１３は、ＤＡＣ１０、１１からのアナログ信号Ｂ_１、Ｂ_２を受けると、これらを合成（加算または減算）して、合成後のアナログ信号Ｂ_３を外部に出力する。

以上のように、この発明の実施の形態２（図７）に係る周波数シンセサイザは、クロック信号Ｃを生成するクロック信号源１と、クロック信号Ｃをクロック周波数ｆｃｋにおいて互いに９０度位相差となるクロック信号Ｃ_１、Ｃ_２に電力分配する９０度電力分配回路１２と、クロック信号Ｃ_１に同期して、制御信号ｋに応じた中間周波数ｆｄとなるデジタル信号Ａ_１を生成するデジタル振幅データ生成回路５１と、クロック信号Ｃ_２に同期して、制御信号ｋに応じた中間周波数ｆｄとなるデジタル信号Ａ_２を生成するデジタル振幅データ生成回路５２と、クロック信号Ｃ_１に同期して、デジタル信号Ａ_１に応じたアナログ信号Ｂ_１を生成するＤＡＣ１０と、クロック信号Ｃ_２に同期して、デジタル信号Ａ_２に応じたアナログ信号Ｂ_２を生成するＤＡＣ１１と、アナログ信号Ｂ_１、Ｂ_２を合成する合成回路１３とを備えている。

アナログ信号Ｂ_１は、クロック信号Ｃ_１の周期の前半と後半とで符号が反転し、アナログ信号Ｂ_２は、クロック信号Ｃ_２の周期の前半と後半とで極性が反転する。
上記構成により、前述と同様に、合成回路１３から出力されるアナログ信号Ｂ_３においては、所望波に近接する不要波を確実に抑圧することができる。

すなわち、図７のように、デジタル振幅データ生成回路５１およびＤＡＣ１０に対するクロック信号Ｃ_１と、デジタル振幅データ生成回路５２およびＤＡＣ１１に対するクロック信号Ｃ_２との間の位相差を９０度に設定しても、前述（図１）の周波数シンセサイザと同じ動作となるので、図７においても、周波数シンセサイザの合成回路１３の出力に含まれる不要波成分を抑圧することができる。

なお、ここでは言及しなかったが、デジタル振幅データ生成回路５１、５２の少なくとも一方は、デジタル信号Ａ_１とデジタル信号Ａ_２との間の遅延差（または、アナログ信号Ｂ_１とアナログ信号Ｂ_２との間の遅延差）を調整する遅延回路を備えていてもよい。
また、前述と同様に、クロック信号源１は、クロック周波数ｆｃｋを可変設定する信号源により構成されていてもよい。

実施の形態３．
なお、上記実施の形態１（図１）では、デジタル信号Ａ_１をアナログ信号Ｂ_１に変換するためにＤＡＣ１０を用いたが、図８のように、ＰＨ−ＤＡＣ（位相ホールディング型Ｄ／Ａ変換回路）１４を用いてもよい。

図８はこの発明の実施の形態３に係る周波数シンセサイザを示すブロック構成図であり、前述（図１参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
図８において、周波数シンセサイザは、前述のＤＡＣ１０に代えて、ＰＨ−ＤＡＣ１４を備えている。

以下、図８に示したこの発明の実施の形態３の動作について、図９および前述の図２５を参照しながら、ＰＨ−ＤＡＣ１４に注目して説明する。
ＰＨ−ＤＡＣ１４は、クロック信号Ｃ_１に同期して、デジタル振幅データ生成回路５０からのデジタル信号Ａ_１に応じた電圧波形のアナログ信号Ｂ_１を合成回路１３に入力する。

ここで、ＰＨ−ＤＡＣ１４は、前述（図２５参照）のＰＨ−ＤＡＣ１０４と同様の構成を有しており、乗算回路１０５でデジタル信号Ａ_１の振幅を「１倍」し、乗算回路１０６でデジタル信号Ａ_１の振幅を「−１倍」し、マルチプレクサ１０７を介して選択的にアナログ信号Ｂ_１を生成する。

すなわち、ＰＨ−ＤＡＣ１４は、クロック信号Ｃ_１の前半分の周期においては、乗算回路１０５の出力をアナログ信号Ｂ_１として合成回路１３に入力し、クロック信号Ｃ_１の後半分の周期においては、乗算回路１０６の出力をアナログ信号Ｂ_１として合成回路１３に入力する。

図９はＰＨ−ＤＡＣ１４を用いた場合の電圧ホールド特性Ｆ（ｔ）を示す説明図である。
図９から明らかなように、前述（図２参照）の電圧ホールド特性Ｆ_１（ｔ）において、各係数α、βが、α＝１、β＝１の場合であるときと同じ特性となる。
したがって、α＝βの場合には、ＤＡＣ１０の代わりに、図８のようにＰＨ−ＤＡＣ１４を適用しても、前述の実施の形態１（図１）と同様の動作を実現して、不要波の抑圧効果が得られることが分かる。

以上のように、この発明の実施の形態３（図８）によれば、ＤＡＣ１０に代えて、ＰＨ−ＤＡＣ１４を用い、クロック信号Ｃ_１の標本化周期（クロック周期Ｔｓ）ごとに、周期の前半では、入力されたデジタル信号Ａ_１の値をアナログ信号Ｂ_１の値に変換し、周期の後半では、入力されたデジタル信号Ａ_１の極性を反転した値をアナログ信号Ｂ_１の値に変換するので、前述と同様に、不要波を抑圧することができる。

実施の形態４．
なお、上記実施の形態３（図８）では、デジタル信号Ａ_１をアナログ信号Ｂ_１に変換するためにＰＨ−ＤＡＣ１４を用いたが、図１０のように、デジタル信号Ａ_２をアナログ信号Ｂ_２に変換するためにＰＨ−ＤＡＣ１５を用いてもよい。

図１０はこの発明の実施の形態４に係る周波数シンセサイザを示すブロック構成図であり、前述（図１参照）と同様のものについては、前述と同一符号を付して詳述を省略する。
図１０において、周波数シンセサイザは、前述のＤＡＣ１１に代えて、ＰＨ−ＤＡＣ１５を備えている。

以下、図１０に示したこの発明の実施の形態４の動作について、図１１を参照しながら、ＰＨ−ＤＡＣ１５に注目して説明する。
ＰＨ−ＤＡＣ１５は、クロック信号Ｃ_２に同期して、デジタル振幅データ生成回路５０からのデジタル信号Ａ_２に応じた電圧波形のアナログ信号Ｂ_２を合成回路１３に入力する。

図１１はＰＨ−ＤＡＣ１５を用いた場合の電圧ホールド特性Ｆ_２（ｔ）を示す説明図であり、各係数γ、δが、γ＝１、δ＝０．５（γ＝２δ）の場合の電圧ホールド特性Ｆ_２（ｔ）を示している。
ＰＨ−ＤＡＣ１５においては、前述の式（２）のように、サンプルホールド処理により畳み込み積分演算が行われるので、図１１に示した電圧ホールド特性Ｆ_２（ｔ）は、クロック周期Ｔｓに相当する分だけ時間シフトしたうえで、自身との加算処理を行うことになる。

図１１に示すように、１クロック周期Ｔｓでの加算結果は、クロック周期Ｔｓの前半分は「−１」、後半分は「１」となり、図９に示したＰＨ−ＤＡＣ１４を用いた場合の電圧ホールド特性Ｆ（ｔ）と逆の極性を有するものとなる。すなわち、γとδが負の値であれば、図９に示したＰＨ−ＤＡＣ１４を用いた場合の電圧ホールド特性Ｆ（ｔ）と同じ極性の時間波形となる。

したがって、図１０の構成において、係数γ、δ(負の値)が、γ＝２δの関係にあり、かつ、デジタル振幅データ生成回路５０内の複数の乗算回路（後述する）において、それぞれ「−γ倍」、「δ倍」する場合には、ＤＡＣ１１に代えて、ＰＨ−ＤＡＣ１５を適用しても、前述（図１）と同様の動作を実現して、不要波の抑圧効果が得られることが分かる。

以上のように、この発明の実施の形態４によれば、ＤＡＣ１１に代えて、ＰＨ−ＤＡＣ１５を用い、クロック信号Ｃ_２の標本化周期（クロック周期Ｔｓ）ごとに、周期の前半では、入力されたデジタル信号Ａ_２の値をアナログ信号Ｂ_２の値に変換し、周期の後半では、入力されたデジタル信号Ａ_２の極性を反転した値をアナログ信号Ｂ_２の値に変換するので、前述と同様に、不要波を抑圧することができる。

実施の形態５．
なお、上記実施の形態３、４（図８、図１０）では、前述の実施の形態１（図１）の構成にＰＨ−ＤＡＣ１４、１５を適用したが、図１２および図１３のように、前述の実施の形態２（図７）の構成にＰＨ−ＤＡＣ１４、１５を適用してもよい。

図１２および図１３はこの発明の実施の形態５に係る周波数シンセサイザを示すブロック構成図であり、前述（図７、図８、図１０参照）と同様のものについては、前述と同一符号を付して詳述を省略する。

図１２はＤＡＣ１０に代えてＰＨ−ＤＡＣ１４を用いた場合を示し、図１３はＤＡＣ１１に代えてＰＨ−ＤＡＣ１５を用いた場合を示している。
図１２、図１３において、デジタル振幅データ生成回路５１、５２は、制御信号ｋおよびクロック信号Ｃ_１、Ｃ_２を用いてデジタル信号Ａ_１、Ａ_２を生成する。

図１２において、ＰＨ−ＤＡＣ１４は、前述（図８、図９）の実施の形態３と同様に、デジタル信号Ａ_１およびクロック信号Ｃ_１を用いてアナログ信号Ｂ_１を生成し、合成回路１３に入力する。

一方、図１３において、ＰＨ−ＤＡＣ１５は、前述（図１０、図１１）の実施の形態４と同様に、デジタル信号Ａ_２およびクロック信号Ｃ_２を用いてアナログ信号Ｂ_２を生成し、合成回路１３に入力する。
図１２および図１３に示す周波数シンセサイザにおいても、合成回路１３の出力において、前述の実施の形態２〜４と同様に、不要波成分の抑圧効果を実現することができる。

以上のように、この発明の実施の形態５（図１２、図１３）によれば、ＤＡＣ１０またはＤＡＣ１１に代えて、ＰＨ−ＤＡＣ１４またはＰＨ−ＤＡＣ１５を用い、クロック信号Ｃ_１、Ｃ_２のいずれか一方の標本化周期（クロック周期Ｔｓ）ごとに、周期の前半では、入力されたデジタル信号Ａ_１またはＡ_２の値をアナログ信号Ｂ_１またはＢ_２の値に変換し、周期の後半では、入力されたデジタル信号Ａ_１またはＡ_２の極性を反転した値をアナログ信号Ｂ_１またはＢ_２の値に変換するので、前述と同様に、不要波成分を抑圧することができる。

実施の形態６．
なお、上記実施の形態１（図１）では、デジタル振幅データ生成回路５０の具体的構成について言及しなかったが、デジタル振幅データ生成回路５０を、図１４のように構成してもよい。
図１４はこの発明の実施の形態６に係るデジタル振幅データ生成回路５０の具体的構成を示すブロック図であり、前述（図１参照）と同様のものについては、前述と同一符号を付して詳述を省略する。

図１４において、デジタル振幅データ生成回路５０は、制御信号ｋが入力される位相アキュムレータ２１および係数演算回路２２と、位相アキュムレータ２１に接続された位相振幅変換回路２３と、位相振幅変換回路２３に接続された第１および第２の遅延回路（以下、単に「遅延回路」という）２４、２８と、遅延回路２４に接続された第１および第２の乗算回路（以下、単に「乗算回路」という）２５、２６と、乗算回路２５、２６に接続された第１のマルチプレクサ（以下、単に「マルチプレクサ」という）２７とを備えている。

また、デジタル振幅データ生成回路５０は、位相振幅変換回路２３および遅延回路２８に接続された加算回路２９と、位相振幅変換回路２３に接続された第３の乗算回路（以下、単に「乗算回路」という）３０と、加算回路２９に接続された第４の乗算回路（以下、単に「乗算回路」という）３１と、乗算回路３０、３１に接続された第２のマルチプレクサ（以下、単に「マルチプレクサ」という）３２とを備えている。

デジタル振幅データ生成回路５０内の各回路要素２１〜３２は、クロック信号源１からのクロック信号Ｃに同期して動作する。
係数演算回路２２で算出された各係数α、β、γ、δは、各乗算回路２５、２６、３０、３１において個別に用いられる。
マルチプレクサ２７からはデジタル信号Ａ_１が出力され、マルチプレクサ３２からはデジタル信号Ａ_２が出力される。

次に、図１４に示したこの発明の実施の形態６の動作について説明する。
まず、位相アキュムレータ２１は、クロック信号源１からクロック信号Ｃを受けるごとに、中間周波数ｆｄを決定する制御信号ｋを累積加算して、制御信号ｋの累積加算値である位相データθを位相振幅変換回路２３に入力する。
また、位相アキュムレータ２１は、累積加算値（位相データθ）が上限値（２^Ｌ−１）以上に達すると、オーバーフロー処理を行い、新しい累積加算値を「累積加算値−２^Ｌ」とする。

係数演算回路２２は、中間周波数ｆｄを決定する制御信号ｋに応じて、各係数α、β、γ、δを算出し、各乗算回路２５、２６、３０、３１にそれぞれ個別に入力する。
なお、係数演算回路２２は、制御信号ｋをアドレスとして各係数α、β、γ、δの値をマップ出力するメモリであってもよく、制御信号ｋを入力情報として各係数α、β、γ、δの値を算出する演算手段であってもよい。

位相振幅変換回路２３は、位相データθに対応する正弦波（または、余弦波）からなる第１のデジタル源信号（以下、単に「デジタル源信号」という）Ｘ_１と、位相データθに対応する余弦波（または、正弦波）からなる第２のデジタル源信号（以下、単に「デジタル源信号」という）Ｘ_２とを生成する。
デジタル源信号Ｘ_２は、中間周波数ｆｄで、デジタル源信号Ｘ_１に対し９０度の位相差を有する。

なお、位相振幅変換回路２３は、位相データθをアドレスとして各デジタル源信号Ｘ_１、Ｘ_２の振幅値をマップ出力するメモリであってもよく、位相データθを入力情報として各デジタル源信号Ｘ_１、Ｘ_２の振幅値を算出する演算手段であってもよい。

遅延回路２４は、位相振幅変換回路２３からのデジタル源信号Ｘ_１に所定の遅延量を与えた後に、乗算回路２５、２６に入力する。
これにより、遅延回路２４は、デジタル振幅データ生成回路５０から最終的に出力されるデジタル信号Ａ_１、Ａ_２の遅延差を補償する。
したがって、遅延回路２４は、配置箇所が限定されることはなく、位相振幅変換回路２３からデジタル振幅データ生成回路５０の出力端までの間であれば任意でよく、必要に応じて、任意数に増設されてもよい。

乗算回路２５は、遅延回路２４を介したデジタル源信号Ｘ_１の振幅を「α倍」して、マルチプレクサ２７に入力し、乗算回路２６は、遅延回路２４を介したデジタル源信号Ｘ_１の振幅を「−β倍」して、マルチプレクサ２７に入力する。

マルチプレクサ２７は、クロック信号Ｃのクロック周期Ｔｓの前半分においては、乗算回路２５からの入力信号をデジタル信号Ａ_１として出力し、クロック周期Ｔｓの後半分においては、乗算回路２６からの入力信号をデジタル信号Ａ_１として出力する。

一方、遅延回路２８は、位相振幅変換回路２３からのデジタル源信号Ｘ_２に所定の遅延量を与えた後に、加算回路２９に入力する。
加算回路２９は、位相振幅変換回路２３から直接入力されるデジタル源信号Ｘ_２と、遅延回路２８を介して入力されるデジタル源信号Ｘ_２とを加算し、加算後のデジタル源信号を乗算回路３１に入力する。

乗算回路３０は、位相振幅変換回路２３から直接入力されるデジタル源信号Ｘ_２の振幅を「−γ倍」して、マルチプレクサ３２に入力する。
乗算回路３１は、加算回路２９からの加算後のデジタル源信号の振幅を「δ倍」して、マルチプレクサ３２に入力する。

マルチプレクサ３２は、クロック信号Ｃのクロック周期Ｔｓの前半分においては、乗算回路３０からの入力信号をデジタル信号Ａ_２として出力し、クロック周期Ｔｓの後半分においては、乗算回路３１からの入力信号をデジタル信号Ａ_２として出力する。

なお、遅延回路２４、乗算回路２５、２６およびマルチプレクサ２７は、デジタル源信号Ｘ_１に対し、係数α、β（複数の内部演算用係数のいずれか）に応じた振幅制御を行い、デジタル信号Ａ_１を出力する第１のデジタル信号出力回路を構成している。

また、遅延回路２８、加算回路２９、乗算回路３０、３１およびマルチプレクサ３２は、デジタル源信号Ｘ_２に対し、係数γ、δ（複数の内部演算用係数のいずれか）に応じた振幅制御を行い、デジタル信号Ａ_２を出力する第２のデジタル信号出力回路を構成している。

以下、デジタル信号Ａ_１、Ａ_２は、図１内のＤＡＣ１０、１１を介してアナログ信号Ｂ_１、Ｂ_２となり、合成回路１３に入力される。
このように、図１４のデジタル振幅データ生成回路５０により、不要波を抑圧するためのデジタル信号Ａ_１、Ａ_２を生成することができる。

なお、図１４においては、単一の位相振幅変換回路２３から２つのデジタル源信号Ｘ_１、Ｘ_２を生成する構成を示したが、図１５のように、２つの位相振幅変換回路３３、３４からデジタル源信号Ｘ_１、Ｘ_２を個別に生成してもよい。
図１５において、デジタル振幅データ生成回路５０は、位相振幅変換回路２３に代えて、第１および第２の位相振幅変換回路（以下、単に「位相振幅変換回路」という）３３、３４を備えている。

この場合、位相振幅変換回路３３、３４がデジタル源信号Ｘ_１、Ｘ_２を個別に出力する点のみが図１４と異なり、他の回路構成は図１４に示した通りである。
また、各位相振幅変換回路３３、３４は、位相データθをアドレスとして各デジタル源信号Ｘ_１、Ｘ_２の振幅値をマップ出力するメモリであってもよく、位相データθを入力情報として各デジタル源信号Ｘ_１、Ｘ_２の振幅値を算出する演算手段であってもよい。

また、図１４、図１５においては、デジタル源信号Ｘ_１、Ｘ_２に対して乗算処理を行うために、４つの乗算回路２５、２６、３０、３１を用いたが、係数α、δのいずれか一方の値が「１」である場合、または、係数β、γのいずれか一方の値が「−１」である場合には、「１」または「−１」となる係数に対応した乗算回路を不要とする（乗算回路の入力端子と出力端子とを直結する）ことができる。
ただし、デジタル振幅データ生成回路５０の出力端でのデジタル信号Ａ_１、Ａ_２に遅延差が生じないように、遅延回路を適宜配置する必要がある。

以上のように、この発明の実施の形態６（図１４）に係るデジタル振幅データ生成回路５０は、制御信号ｋに応じて複数の内部演算用係数α〜δを出力する係数演算回路２２と、クロック信号Ｃを受けるごとに制御信号ｋを累積加算し、制御信号ｋの累積加算値（位相データθ）を出力するとともに、累積加算値が上限値（２^Ｌ−１）に到達すると累積加算値をオーバーフロー処理する位相アキュムレータ２１と、累積加算値に対応した振幅を有するデジタル源信号Ｘ_１、Ｘ_２を出力する位相振幅変換回路２３と、デジタル源信号Ｘ_１に対し、複数の内部演算用係数のいずれか（係数α、β）に応じた振幅制御を行い、デジタル信号Ａ_１を出力する第１のデジタル信号出力回路と、デジタル源信号Ｘ_２に対し、内部演算用係数のいずれか（係数γ、δ）に応じた振幅制御を行い、デジタル信号Ａ_２を出力する第２のデジタル信号出力回路とを備えている。

また、この発明の実施の形態６（図１５）に係るデジタル振幅データ生成回路５０は、図１４と同構成の位相アキュムレータ２１と、係数演算回路２２と、第１および第２のデジタル信号出力回路とに加え、位相振幅変換回路２３に代えて、累積加算値に対応した振幅を有するデジタル源信号Ｘ_１を出力する位相振幅変換回路３３と、累積加算値に対応した振幅を有するデジタル源信号Ｘ_２を出力する位相振幅変換回路３４とを備えている。
これにより、前述と同様に、不要波抑圧用のデジタル信号Ａ_１、Ａ_２を生成することができ、不要波成分を抑圧することができる。

実施の形態７．
なお、上記実施の形態６（図１４、図１５）では、乗算回路３１を遅延回路２８および加算回路２９の後段側に配置したが、図１６のように、乗算回路３１を遅延回路２８および加算回路２９の前段側に配置してもよい。
図１６はこの発明の実施の形態７に係るデジタル振幅データ生成回路５０の具体的構成を示すブロック図であり、前述（図１、図１４参照）と同様のものについては、前述と同一符号を付して詳述を省略する。

この場合、デジタル振幅データ生成回路５０内の第２のデジタル信号出力回路において、乗算回路３１が遅延回路２８および加算回路２９の前段側に配置されている点のみが図１４と異なり、他の構成は図１４に示した通りである。

図１６において、乗算回路３０は、前述と同様に、位相振幅変換回路２３からのデジタル源信号Ｘ_２の振幅を「−γ倍」して、マルチプレクサ３２に入力する。
一方、乗算回路３１は、位相振幅変換回路２３からのデジタル源信号Ｘ_２の振幅を「δ倍」して、遅延回路２８および加算回路２９にそれぞれ出力する。

遅延回路２８は、乗算回路３１で「δ倍」されたデジタル源信号δ・Ｘ_２に対し所定の遅延量を与え、遅延後のデジタル源信号δ・Ｘ_２を加算回路２９に入力する。
加算回路２９は、乗算回路３１から直接入力されるデジタル源信号δ・Ｘ_２と、遅延回路２８を介して入力される遅延後のデジタル源信号δ・Ｘ_２とを加算し、加算結果をマルチプレクサ３２に入力する。

マルチプレクサ３２は、クロック信号Ｃのクロック周期Ｔｓの前半分においては、乗算回路３０からの入力信号をデジタル信号Ａ_２として出力し、クロック周期Ｔｓの後半分においては、加算回路２９からの入力信号をデジタル信号Ａ_２として出力する。

なお、図１６においては、前述（図１４）と同様に、４つの乗算回路２５、２６、３０、３１を用いたが、係数α、δのいずれか一方の値が「１」である場合、または、係数β、γのいずれか一方の値が「−１」である場合には、「１」または「−１」となる係数に対応した乗算回路を不要とする（乗算回路の入力端子と出力端子とを直結する）ことができる。
ただし、デジタル振幅データ生成回路５０の出力端でのデジタル信号Ａ_１、Ａ_２に遅延差が生じないように、遅延回路を適宜配置する必要がある。

また、ここでは、単一の位相振幅変換回路２３から２つのデジタル源信号Ｘ_１、Ｘ_２を生成する構成としたが、前述の図１５のように、２つの位相振幅変換回路３３、３４からデジタル源信号Ｘ_１、Ｘ_２を個別に生成する構成としてもよい。
この場合、位相振幅変換回路３３、３４は、位相データθをアドレスとして各デジタル源信号Ｘ_１、Ｘ_２の振幅値をマップ出力するメモリであってもよく、位相データθを入力情報として各デジタル源信号Ｘ_１、Ｘ_２の振幅値を算出する演算手段であってもよい。

この発明の実施の形態７（図１６）のように、デジタル振幅データ生成回路５０において、乗算回路３１を遅延回路２８および加算回路２９の前段側に配置しても、前述と同様に、不要波を抑圧するためのデジタル信号Ａ_１、Ａ_２を生成することができ、不要波成分を抑圧することができる。

実施の形態８．
なお、上記実施の形態６、７（図１４〜図１６）では、第１のデジタル信号出力回路内に乗算回路２６およびマルチプレクサ２７を設けたが、図１７のように、図１４内の乗算回路２６およびマルチプレクサ２７を省略してもよい。
図１７はこの発明の実施の形態８に係るデジタル振幅データ生成回路５０の具体的構成を示すブロック図であり、前述（図１、図８、図１４参照）と同様のものについては、前述と同一符号を付して詳述を省略する。

この場合、デジタル振幅データ生成回路５０内の第１のデジタル信号出力回路において、乗算回路２６およびマルチプレクサ２７が除去されている点のみが図１４と異なり、他の構成は図１４に示した通りである。
なお、ここでは、デジタル信号Ａ_１をアナログ信号Ｂ_１に変換するための回路として、前述の実施の形態３（図８）に示すＰＨ−ＤＡＣ１４を用いた場合のデジタル振幅データ生成回路５０の構成について説明する。

前述の実施の形態３（図８）においては、係数α、βが、α＝βの関係にあれば、ＤＡＣ１０の代わりにＰＨ−ＤＡＣ１４を適用しても、不要波の抑圧効果が得られることを述べた。
すなわち、図１４〜図１６に示すデジタル振幅データ生成回路５０において、乗算回路２５が乗算回路２６の機能を共通化できるので、乗算回路２６（または、乗算回路２５）を省略することが可能になる。

図１７において、遅延回路２４は、位相振幅変換回路２３からのデジタル源信号Ｘ_１に対し所定の遅延量を与え、遅延後のデジタル源信号δ・Ｘ_２を乗算回路２５に入力する。
これにより、遅延回路２４は、デジタル振幅データ生成回路５０の出力端でのデジタル信号Ａ_１とデジタル信号Ａ_２との遅延差を補償する。
したがって、遅延回路２４が配置される箇所は、位相振幅変換回路２３からデジタル振幅データ生成回路５０の出力端までの間であれば任意でよく、また、必要に応じて配置数を増設してもよい。

乗算回路２５は、遅延回路２４を介したデジタル源信号Ｘ_１の振幅を「α（＝β）倍」し、デジタル信号Ａ_１として出力する。

なお、図１７においては、デジタル源信号Ｘ_１に対して乗算処理を行うために、乗算回路２５を用いたが、係数α（＝β）の値が、α＝１の場合には、乗算回路２５を不要とする（乗算回路２５の入力端子と出力端子とを直結する）ことができる。
ただし、デジタル振幅データ生成回路５０の出力端でのデジタル信号Ａ_１とデジタル信号Ａ_２との間に遅延差が生じないように、遅延回路を適宜配置する必要がある。

また、ここでは、単一の位相振幅変換回路２３から２つのデジタル源信号Ｘ_１、Ｘ_２を生成する構成としたが、前述の図１５のように、２つの位相振幅変換回路３３、３４からデジタル源信号Ｘ_１、Ｘ_２を個別に生成する構成としてもよい。
この場合、位相振幅変換回路３３、３４は、位相データθをアドレスとして各デジタル源信号Ｘ_１、Ｘ_２の振幅値をマップ出力するメモリであってもよく、位相データθを入力情報として各デジタル源信号Ｘ_１、Ｘ_２の振幅値を算出する演算手段であってもよい。

この発明の実施の形態８（図１７）のように、デジタル振幅データ生成回路５０において、乗算回路２６およびマルチプレクサ２７を省略しても、前述と同様に、不要波を抑圧するためのデジタル信号Ａ_１、Ａ_２を生成することができ、不要波成分を抑圧することができる。

実施の形態９．
なお、上記実施の形態８（図１７）では、第１のデジタル信号出力回路内の乗算回路２６およびマルチプレクサ２７を省略したが、図１８のように、第２のデジタル信号出力回路内の遅延回路２８、加算回路２９、乗算回路３１およびマルチプレクサ３２を省略してもよい。

図１８はこの発明の実施の形態９に係るデジタル振幅データ生成回路５０の具体的構成を示すブロック図であり、前述（図１、図１０、図１４参照）と同様のものについては、前述と同一符号を付して詳述を省略する。

この場合、デジタル振幅データ生成回路５０内の第２のデジタル信号出力回路において、遅延回路２８、加算回路２９、乗算回路３１およびマルチプレクサ３２が除去されている点のみが図１４と異なり、他の構成は図１４に示した通りである。
なお、ここでは、デジタル信号Ａ_２をアナログ信号Ｂ_２に変換するための回路として、前述の実施の形態４（図１０）に示すＰＨ−ＤＡＣ１５を用いた場合のデジタル振幅データ生成回路５０の構成について説明する。

前述の実施の形態４（図１０）においては、係数γ、δ（負の値）が、γ＝２δの関係にあり、かつ、各乗算回路において「−γ倍」、「δ倍」される場合には、ＤＡＣ１１に代えて、ＰＨ−ＤＡＣ１５を適用しても、不要波の抑圧効果が得られることを述べた。
すなわち、図１４〜図１７に示すデジタル振幅データ生成回路５０において、乗算回路３０が乗算回路３１の機能を共通化できるので、乗算回路３１（または、乗算回路３０）を省略することが可能になる。

図１８において、乗算回路３０は、位相振幅変換回路２３から入力されるデジタル源信号Ｘ_２の振幅を「−γ（＝０．５δ）倍」して、デジタル信号Ａ_２として出力する。他の回路動作は、前述と同様である。

なお、図１８においては、デジタル源信号Ｘ_２に対して乗算処理を行うために、乗算回路３０を用いたが、γ＝−１（または、δ＝０．５）である場合は、乗算回路３０を不要とする（乗算回路３０の入力端子と出力端子とを直結する）ことができる。
ただし、デジタル振幅データ生成回路５０の出力端でのデジタル信号Ａ_１とデジタル信号Ａ_２との間に遅延差が生じないように、遅延回路を適宜配置する必要がある。

また、ここでは、単一の位相振幅変換回路２３から２つのデジタル源信号Ｘ_１、Ｘ_２を生成する構成としたが、前述の図１５のように、２つの位相振幅変換回路３３、３４からデジタル源信号Ｘ_１、Ｘ_２を個別に生成する構成としてもよい。
この場合、位相振幅変換回路３３、３４は、位相データθをアドレスとして各デジタル源信号Ｘ_１、Ｘ_２の振幅値をマップ出力するメモリであってもよく、位相データθを入力情報として、各デジタル源信号Ｘ_１、Ｘ_２の振幅値を算出する演算手段であってもよい。

この発明の実施の形態９（図１８）のように、遅延回路２８、加算回路２９、乗算回路３１およびマルチプレクサ３２を省略しても、不要波を抑圧するためのデジタル信号Ａ_１、Ａ_２を生成することができ、不要波成分を抑圧することができる。

実施の形態１０．
なお、上記実施の形態２、５（図７、図１２、図１３）では、デジタル振幅データ生成回路５１の具体的構成について言及しなかったが、デジタル振幅データ生成回路５１を、図１９のように構成してもよい。

図１９はこの発明の実施の形態１０に係るデジタル振幅データ生成回路５１の具体的構成を示すブロック図であり、前述（図７、図１４、図１５参照）と同様のものについては、前述と同一符号を付して詳述を省略する。なお、ここでは、他方のデジタル振幅データ生成回路５２は図示されていない。

図１９において、デジタル振幅データ生成回路５１は、制御信号ｋから位相データθを生成する位相アキュムレータ２１Ａと、係数α、βを算出する係数演算回路２２Ａと、デジタル源信号Ｘ_１を生成する位相振幅変換回路３３と、デジタル信号Ａ_１を生成する第１のデジタル信号出力回路（遅延回路２４、乗算回路２５、２６、マルチプレクサ２７）とを備えており、クロック信号Ｃ_１に同期して動作する。

次に、図１９に示したこの発明の実施の形態１０の動作について説明する。
まず、位相アキュムレータ２１Ａは、クロック信号Ｃ_１を受けるごとに制御信号ｋを累積加算し、累積加算値を位相データθとして位相振幅変換回路３３に入力する。また、位相アキュムレータ２１Ａは、累積加算値が上限値（２^Ｌ−１）以上に達すると、オーバーフロー処理を行い、新しい累積加算値を「累積加算値−２^Ｌ」とする。

係数演算回路２２Ａは、制御信号ｋに応じて係数α、βを算出し、乗算回路２５、２６に個別に出力する。
係数演算回路２２Ａは、制御信号ｋをアドレスとして各係数α、βの値をマップ出力するメモリであってもよく、制御信号ｋを入力情報として各係数α、βの値を算出する演算手段であってもよい。

位相振幅変換回路３３は、位相データθに対応する正弦波（または、余弦波）のデジタル源信号Ｘ_１を出力する。
位相振幅変換回路３３は、位相データθをアドレスとしてデジタル源信号Ｘ_１の振幅値をマップ出力するメモリであってもよく、位相データθを入力情報としてデジタル源信号Ｘ_１の振幅値を算出する演算手段であってもよい。

遅延回路２４は、位相振幅変換回路３３からのデジタル源信号Ｘ_１に所定の遅延量を与え、遅延後のデジタル源信号Ｘ_１を乗算回路２５、２６に入力する。
これにより、遅延回路２４は、デジタル振幅データ生成回路５１の出力端でのデジタル信号Ａ_１と、他方のデジタル振幅データ生成回路５２（ここでは、図示せず）からのデジタル信号Ａ_２との遅延差を補償する。
したがって、遅延回路２４の配置箇所は、位相振幅変換回路３３からデジタル振幅データ生成回路５１の出力端までの間であれば任意でよく、また、必要に応じて遅延回路の数を増やしてもよい。

乗算回路２５は、デジタル源信号Ｘ_１の振幅を「α倍」してマルチプレクサ２７に入力し、乗算回路２６は、デジタル源信号Ｘ_２の振幅を「−β倍」してマルチプレクサ２７に入力する。
マルチプレクサ２７は、クロック信号Ｃ_１のクロック周期Ｔｓの前半分においては、乗算回路２５からの入力信号をデジタル信号Ａ_１として出力し、クロック信号Ｃ_１のクロック周期Ｔｓの後半分においては、乗算回路２６からの入力信号をデジタル信号Ａ_１として出力する。

以上のように、この発明の実施の形態１０（図１９）に係るデジタル振幅データ生成回路５１は、制御信号ｋに応じて複数の内部演算用係数α、βを出力する係数演算回路２２Ａと、クロック信号Ｃ_１を受けるごとに制御信号ｋを累積加算し、制御信号ｋの累積加算値（位相データθ）を出力するとともに、累積加算値が上限値に到達すると累積加算値をオーバーフロー処理する位相アキュムレータ２１Ａと、累積加算値に対応した振幅を有するデジタル源信号Ｘ_１を出力する位相振幅変換回路３３と、デジタル源信号Ｘ_１に対し、複数の内部演算用係数α、βのいずれかに応じた振幅制御を行い、デジタル信号Ａ_１を出力する第１のデジタル信号出力回路（遅延回路２４、乗算回路２５、２６、マルチプレクサ２７）と、を備えている。

デジタル振幅データ生成回路５１内の第１のデジタル信号出力回路は、デジタル源信号Ｘ_１に係数α（複数の内部演算用係数α、βのいずれか）を乗算する乗算回路２５と、デジタル源信号Ｘ_１に係数β（複数の内部演算用係数α、βのいずれか）を乗算する乗算回路２６と、クロック信号Ｃ_１の周期に応じて、乗算回路２５、２６の出力信号のいずれか一方を選択するマルチプレクサ２７とを備えている。
これにより、前述と同様に、不要波を抑圧するためのデジタル信号Ａ_１を生成することができる。

なお、図１９においては、デジタル源信号Ｘ_１に対して乗算処理を行うために、２つの乗算回路２５、２６を用いたが、α＝１（または、β＝−１）である場合は、係数α（または、係数β）に対応する乗算回路２５（または、乗算回路２６）を不要とすることができる。
ただし、図１９のデジタル振幅データ生成回路５１の出力端でのデジタル信号Ａ_１と、他方のデジタル振幅データ生成回路５２の出力端でのデジタル信号Ａ_２との間に遅延差が生じないように、遅延回路を適宜配置する必要がある。

また、ここでは、図１９の構成を、デジタル信号Ａ_１を生成するデジタル振幅データ生成回路５１に適用したが、デジタル信号Ａ_２を生成するデジタル振幅データ生成回路５２に適用してもよい。

実施の形態１１．
なお、上記実施の形態１０（図１９）では、デジタル振幅データ生成回路５１内に２つの乗算回路２５、２６およびマルチプレクサ２７を設けたが、図２０のように、一方の乗算回路２６およびマルチプレクサ２７を省略してもよい。
図２０はこの発明の実施の形態１１に係るデジタル振幅データ生成回路５１の具体的構成を示すブロック図であり、前述（図７、図１７参照）と同様のものについては、前述と同一符号を付して詳述を省略する。

なお、ここでは、前述の実施の形態５（図１２、図１３）で説明したデジタル信号Ａ_１のアナログ変換のために、ＰＨ−ＤＡＣ１４（または、ＰＨ−ＤＡＣ１５）を用いる場合のデジタル振幅データ生成回路５１の構成について説明する。

図１２（または、図１３）において、α＝βの場合には、図７内のＤＡＣ１０（または、ＤＡＣ１１）の代わりに、ＰＨ−ＤＡＣ１４（または、ＰＨ−ＤＡＣ１５）を適用しても、不要波の抑圧効果が得られることを述べた。
すなわち、図２０のデジタル振幅データ生成回路５１において、乗算回路２５、２６を単一の乗算回路で共通化できることになる。

図２０において、遅延回路２４（乗算回路２６を共通化している）は、位相振幅変換回路３３からのデジタル源信号Ｘ_１に対して所定の遅延量を与え、遅延後のデジタル源信号Ｘ_１を乗算回路２５に入力する。
遅延回路２４は、デジタル振幅データ生成回路５１の出力端でのデジタル信号Ａ_１と、他方のデジタル振幅データ生成回路５２（ここでは、図示せず）の出力端でのデジタル信号Ａ_２との遅延差を補償する。
したがって、遅延回路２４の配置箇所は、位相振幅変換回路３３からデジタル振幅データ生成回路５１の出力端までの間であれば任意でよく、また、必要に応じて、遅延回路数を増やしてもよい。

乗算回路２５は、遅延回路２４からのデジタル源信号Ｘ_１の振幅を「α（＝β）倍」し、デジタル信号Ａ_１として出力する。

以上のように、この発明の実施の形態１１（図２０）に係るデジタル振幅データ生成回路５１内の第１のデジタル信号出力回路は、デジタル源信号Ｘ_１に複数の内部演算用係数α（または、β（＝α））のいずれかを乗算する乗算回路２５（または、乗算回路２６）を備えている。
これにより、前述と同様に、不要波を抑圧するためのデジタル信号Ａ_１を生成することができる。

なお、図２０においては、デジタル源信号Ｘ_１に対して乗算処理を行うために、乗算回路２５（または、乗算回路２６）を用いたが、α＝β＝１である場合には、乗算回路２５を不要とする（乗算回路２５の入力端子と出力端子とを直結する）ことができる。
ただし、デジタル振幅データ生成回路５１の出力端でのデジタル信号Ａ_１と、他方のデジタル振幅データ生成回路５２の出力端でのデジタル信号Ａ_２との間に遅延差が生じないように、遅延回路を適宜配置する必要がある。

また、ここでは、図２０の構成を、デジタル信号Ａ_１を生成するデジタル振幅データ生成回路５１に適用したが、デジタル信号Ａ_２を生成するデジタル振幅データ生成回路５２に適用してもよい。

実施の形態１２．
なお、上記実施の形態２、５（図７、図１２、図１３）では、デジタル振幅データ生成回路５２の具体的構成について言及しなかったが、デジタル振幅データ生成回路５２を、図２１のように構成してもよい。

図２１はこの発明の実施の形態１２に係るデジタル振幅データ生成回路５２の具体的構成を示すブロック図であり、前述（図７、図１４、図１５参照）と同様のものについては、前述と同一符号を付して詳述を省略する。なお、ここでは、他方のデジタル振幅データ生成回路５１は図示されていない。

図２１において、デジタル振幅データ生成回路５２は、制御信号ｋから位相データθを生成する位相アキュムレータ２１Ｂと、係数γ、δを算出する係数演算回路２２Ｂと、デジタル源信号Ｘ_２を生成する位相振幅変換回路３４と、デジタル信号Ａ_２を生成する第２のデジタル信号出力回路（遅延回路２８、加算回路２９、乗算回路３０、３１、マルチプレクサ３２）とを備えており、クロック信号Ｃ_２に同期して動作する。

次に、図２１に示したこの発明の実施の形態１２の動作について説明する。
まず、位相アキュムレータ２１Ｂは、クロック信号Ｃ_２を受けるごとに、制御信号ｋを累積加算して、制御信号ｋの累積加算値である位相データθを位相振幅変換回路３４に入力するとともに、累積加算値が上限値（２^Ｌ−１）以上に達すると、オーバーフロー処理を行い、新しい累積加算値を「累積加算値−２^Ｌ」とする。

係数演算回路２２Ｂは、制御信号ｋに応じて係数γ、δを算出し、乗算回路３０、３１に個別に入力する。
係数演算回路２２Ｂは、制御信号ｋをアドレスとして各係数γ、δの値をマップ出力するメモリであってもよく、制御信号ｋを入力情報として各係数γ、δの値を算出する演算手段であってもよい。

位相振幅変換回路３４は、位相データθに対応する余弦波（または、正弦波）のデジタル源信号Ｘ_２を出力する。
位相振幅変換回路３４は、位相データθをアドレスとしてデジタル源信号Ｘ_２の振幅値をマップ出力するメモリであってもよく、位相データθを入力情報としてデジタル源信号Ｘ_２の振幅値を算出する演算手段であってもよい。

遅延回路２８は、位相振幅変換回路３４からのデジタル源信号Ｘ_２に所定の遅延量を与えて、遅延後のデジタル源信号Ｘ_２を加算回路２９に入力する。
加算回路２９は、位相振幅変換回路３４から直接入力されるデジタル源信号Ｘ_２と、遅延回路２８を介したデジタル源信号Ｘ_２とを加算し、加算結果を乗算回路３１に入力する。

乗算回路３０は、位相振幅変換回路３４からのデジタル源信号Ｘ_２の振幅を「−γ倍」して第２のマルチプレクサ３２に入力し、乗算回路３１は、加算回路２９からの加算結果（デジタル源信号）の振幅を「δ倍」してマルチプレクサ３２に入力する。
マルチプレクサ３２は、クロック信号Ｃ_２のクロック周期Ｔｓの前半分においては、乗算回路３０からの入力信号をデジタル信号Ａ_２として出力し、クロック信号Ｃ_２のクロック周期Ｔｓの後半分においては、乗算回路３１からの入力信号をデジタル信号Ａ_２として出力する。

以上のように、この発明の実施の形態１２（図２１）に係るデジタル振幅データ生成回路５２は、制御信号ｋに応じて複数の内部演算用係数γ、δを出力する係数演算回路２２Ｂと、クロック信号Ｃ_２を受けるごとに制御信号ｋを累積加算し、制御信号ｋの累積加算値（位相データθ）を出力するとともに、累積加算値が上限値に到達すると累積加算値をオーバーフロー処理する位相アキュムレータ２１Ｂと、累積加算値に対応した振幅を有するデジタル源信号Ｘ_２のを出力する位相振幅変換回路３４と、デジタル源信号Ｘ_２に対し、複数の内部演算用係数γ、δのいずれかに応じた振幅制御を行い、デジタル信号Ａ_２を出力する第２のデジタル信号出力回路（遅延回路２８、加算回路２９、乗算回路３０、３１、マルチプレクサ３２）と、を備えている。

デジタル振幅データ生成回路５２内の第２のデジタル信号出力回路は、デジタル源信号Ｘ_２に係数γ（複数の内部演算用係数γ、δのいずれか）を乗算する乗算回路３０と、デジタル源信号Ｘ_２に所定の遅延量を与える遅延回路２８と、デジタル源信号Ｘ_２と遅延回路２８を介したデジタル源信号Ｘ_２とを加算する加算回路２９と、加算回路２９の出力信号に係数δ（複数の内部演算用係数γ、δのいずれか）を乗算する乗算回路３１と、クロック信号Ｃ_２のクロック周期Ｔｓに応じて、乗算回路３０、３１の出力信号のいずれか一方を選択するマルチプレクサ３２とを備えている。
これにより、前述と同様に、不要波を抑圧するためのデジタル信号Ａ_２を生成することができる。

なお、図２１においては、デジタル源信号Ｘ_２を乗算処理するために、２つの乗算回路３０、３１を用いたが、γ＝−１（または、δ＝１）の場合は、係数γ（または、δ）に対応する乗算回路を不要とすることができる。
ただし、デジタル振幅データ生成回路５２の出力端でのデジタル信号Ａ_２と、他方のデジタル振幅データ生成回路５１（ここでは、図示せず）の出力端でのデジタル信号Ａ_１との間に遅延差が生じないように、遅延回路を適宜配置する必要がある。

また、ここでは、図２１の構成を、デジタル信号Ａ_２を生成するデジタル振幅データ生成回路５２に適用したが、デジタル信号Ａ_１を生成するデジタル振幅データ生成回路５１に適用してもよい。

実施の形態１３．
なお、上記実施の形態１２（図２１）では、乗算回路３１を、遅延回路２８および加算回路２９の後段側に配置したが、図２１のように、乗算回路３１を、遅延回路２８および加算回路２９の前段側に配置してもよい。

図２２はこの発明の実施の形態１３に係るデジタル振幅データ生成回路５２の具体的構成を示すブロック図であり、前述（図２１参照）と同様のものについては、前述と同一符号を付して詳述を省略する。

図２２において、乗算回路３０は、位相振幅変換回路３４からのデジタル源信号Ｘ_２の振幅を「−γ倍」してマルチプレクサ３２に入力する。
一方、乗算回路３１は、位相振幅変換回路３４からのデジタル源信号Ｘ_２の振幅を「δ倍」して、遅延回路２８および加算回路２９に入力する。

遅延回路２８は、乗算回路３１の出力信号（デジタル源信号）に所定の遅延量を与え、遅延後のデジタル源信号を加算回路２９に入力する。
加算回路２９は、乗算回路３１の出力信号（デジタル源信号）と遅延回路２８を介した乗算回路３１の出力信号（デジタル源信号）とを加算し、加算結果をマルチプレクサ３２に入力する。

マルチプレクサ３２は、クロック信号Ｃ_２のクロック周期Ｔｓの前半分においては、乗算回路３０からの入力信号をデジタル信号Ａ_２として出力し、後半分においては、加算回路２９からの入力信号をデジタル信号Ａ_２として出力する。

以上のように、この発明の実施の形態１３（図２２）に係るデジタル振幅データ生成回路５２内の第２のデジタル信号出力回路は、デジタル源信号Ｘ_２に係数γ（複数の内部演算用係数γ、δのいずれか）を乗算する乗算回路３０と、デジタル源信号Ｘ_２に係数δ（複数の内部演算用係数γ、δのいずれか）を乗算する乗算回路３１と、乗算回路３１の出力信号に所定の遅延量を与える遅延回路２８と、遅延回路２８の出力信号と乗算回路３１の出力信号とを加算する加算回路２９と、クロック信号Ｃ_２のクロック周期Ｔｓに応じて、乗算回路３０の出力信号または加算回路２９の出力信号のいずれか一方を選択するマルチプレクサ３２と、を備えている。
これにより、前述と同様に、不要波を抑圧するためのデジタル信号Ａ_２を生成することができる。

なお、図２２においては、デジタル源信号Ｘ_２を乗算処理するために、２つの乗算回路３０、３１を用いたが、γ＝−１（または、δ＝１）の場合は、係数γ（または、δ）に対応する乗算回路３０（または、乗算回路３１）を不要とすることができる。
ただし、デジタル振幅データ生成回路５２の出力端でのデジタル信号Ａ_２と、デジタル振幅データ生成回路５１（ここでは、図示せず）の出力端でのデジタル信号Ａ_１との間に遅延差が生じないように、遅延回路を適宜配置する必要がある。

また、ここでは、図２２の構成を、デジタル信号Ａ_２を生成するデジタル振幅データ生成回路５２に適用したが、デジタル信号Ａ_１を生成するデジタル振幅データ生成回路５１に適用してもよい。

実施の形態１４．
なお、上記実施の形態１２、１３（図２１、図２２）では、デジタル振幅データ生成回路５２内に２つの乗算回路３０、３１、遅延回路２８、加算回路２９およびマルチプレクサ３２を設けたが、図２３のように、一方の乗算回路３１および乗算回路３１に関連する回路構成（遅延回路２８、加算回路２９、マルチプレクサ３２）を省略してもよい。

図２３はこの発明の実施の形態１４に係るデジタル振幅データ生成回路５２の具体的構成を示すブロック図であり、前述（図２１、図２２参照）と同様のものについては、前述と同一符号を付して詳述を省略する。

なお、ここでは、前述の実施の形態５（図１２、図１３）で説明したデジタル信号Ａ_２のアナログ変換のために、図７内のＤＡＣ１１（または、ＤＡＣ１０）の代わりに、ＰＨ−ＤＡＣ１５（または、ＰＨ−ＤＡＣ１４）を用いる場合のデジタル振幅データ生成回路５１の構成について説明する。

図１３（または、図１２）においては、γ＝２δ（負の値）、かつ、各乗算回路３０、３１で「−γ倍」、「δ倍」される場合には、ＤＡＣ１１（または、ＤＡＣ１０）の代わりにＰＨ−ＤＡＣ１５（または、ＰＨ−ＤＡＣ１４）を適用しても、不要波の抑圧効果が得られることを述べた。
すなわち、図２１、図２２のデジタル振幅データ生成回路５２において、乗算回路３０、３１を、単一の乗算回路で共通化できることになる。

図２３において、乗算回路３０（乗算回路３１を共通化している）は、位相振幅変換回路３４からのデジタル源信号Ｘ_２の振幅を「−γ（＝０．５δ）倍」して、デジタル信号Ａ_２として出力する。

以上のように、この発明の実施の形態１４（図２３）に係るデジタル振幅データ生成回路５２内の第２のデジタル信号出力回路は、デジタル源信号Ｘ_２に係数γ（複数の内部演算用係数γ、δのいずれか）を乗算する乗算回路３０を備えている。
これにより、前述と同様に、不要波を抑圧するためのデジタル信号Ａ_２を生成することができる。

なお、図２３においては、デジタル源信号Ｘ_２を乗算処理するために、乗算回路３０（または、乗算回路３１）を用いたが、γ＝−１（または、δ＝０．５）の場合は、係数γ（または、δ）に対応する乗算回路３０（または、乗算回路３１）を不要とすることができる。
ただし、デジタル振幅データ生成回路５２の出力端でのデジタル信号Ａ_２と、デジタル振幅データ生成回路５１（ここでは、図示せず）の出力端でのデジタル信号Ａ_１との間に遅延差が生じないように、遅延回路を適宜配置する必要がある。

また、ここでは、図２２の構成を、デジタル信号Ａ_２を生成するデジタル振幅データ生成回路５２に適用したが、デジタル信号Ａ_１を生成するデジタル振幅データ生成回路５１に適用してもよい。

１ クロック信号源、１０ 第１のＤ／Ａ変換回路（ＤＡＣ）、１１ 第２のＤ／Ａ変換回路（ＤＡＣ）、１２ ９０度電力分配回路、１３ 合成回路、１４、１５ 位相ホールディング型Ｄ／Ａ変換回路（ＰＨ−ＤＡＣ）、２１、２１Ａ、２１Ｂ 位相アキュムレータ、２２、２２Ａ、２２Ｂ 係数演算回路、２３ 位相振幅変換回路、３３ 第１の位相振幅変換回路、３４ 第２の位相振幅変換回路、２４ 第１の遅延回路、２８ 第２の遅延回路、２５ 第１の乗算回路、２６ 第２の乗算回路、２７、３２ マルチプレクサ、２９ 加算回路、３０ 第３の乗算回路、３１ 第４の乗算回路、５０ デジタル振幅データ生成回路、５１ 第１のデジタル振幅データ生成回路、５２ 第２のデジタル振幅データ生成回路、Ａ_１ 第１のデジタル信号、Ａ_２ 第２のデジタル信号、Ｂ_１ 第１のアナログ信号、Ｂ_２ 第２のアナログ信号、Ｂ_３ 合成後のアナログ信号、Ｃ クロック信号、Ｃ_１ 第１のクロック信号、Ｃ_２ 第２のクロック信号、ｆｃｋ クロック周波数、ｆｄ 中間周波数、ｋ 制御信号、Ｔｓ クロック周期、Ｘ_１ 第１のデジタル源信号、Ｘ_２ 第２のデジタル源信号、α、β、γ、δ 内部演算用係数、θ 位相データ。

Claims (23)

1. クロック信号を生成するクロック信号源と、
   前記クロック信号をクロック周波数において互いに９０度位相差となる第１のクロック信号と第２のクロック信号とに電力分配する９０度電力分配回路と、
   前記クロック信号に同期して、外部からの制御信号に応じた中間周波数となる第１のデジタル信号と第２のデジタル信号とを生成するデジタル振幅データ生成回路と、
   前記第１のクロック信号に同期して、前記第１のデジタル信号に応じた第１のアナログ信号を畳み込み積分演算により生成する第１のＤ／Ａ変換回路と、
   前記第２のクロック信号に同期して、前記第２のデジタル信号に応じた第２のアナログ信号を畳み込み積分演算により生成する第２のＤ／Ａ変換回路と、
   前記第１のアナログ信号と前記第２のアナログ信号とを合成する合成回路とを備え、
   前記第１のアナログ信号は、前記第１のクロック信号の周期の前半と後半とで符号が反転し、
   前記第２のアナログ信号は、前記第２のクロック信号の周期の前半と後半とで極性が反転することを特徴とする周波数シンセサイザ。
2. クロック信号を生成するクロック信号源と、
   前記クロック信号をクロック周波数において互いに９０度位相差となる第１のクロック信号と第２のクロック信号とに電力分配する９０度電力分配回路と、
   前記第１のクロック信号に同期して、外部からの制御信号に応じた中間周波数となる第１のデジタル信号を生成する第１のデジタル振幅データ生成回路と、
   前記第２のクロック信号に同期して、外部からの制御信号に応じた中間周波数となる第２のデジタル信号を生成する第２のデジタル振幅データ生成回路と、
   前記第１のクロック信号に同期して、前記第１のデジタル信号に応じた第１のアナログ信号を畳み込み積分演算により生成する第１のＤ／Ａ変換回路と、
   前記第２のクロック信号に同期して、前記第２のデジタル信号に応じた第２のアナログ信号を畳み込み積分演算により生成する第２のＤ／Ａ変換回路と、
   前記第１のアナログ信号と前記第２のアナログ信号とを合成する合成回路とを備え、
   前記第１のアナログ信号は、前記第１のクロック信号の周期の前半と後半とで符号が反転し、
   前記第２のアナログ信号は、前記第２のクロック信号の周期の前半と後半とで極性が反転することを特徴とする周波数シンセサイザ。
3. 前記第１または第２のＤ／Ａ変換回路のいずれか一方は、位相ホールディング型Ｄ／Ａ変換回路により構成され、
   前記位相ホールディング型Ｄ／Ａ変換回路は、前記第１または第２のクロック信号のいずれか一方の標本化周期ごとに、周期の前半では、入力されたデジタル信号の値をアナログ信号の値に変換し、周期の後半では、入力されたデジタル信号の極性を反転した値をアナログ信号の値に変換することを特徴とする請求項１または請求項２に記載の周波数シンセサイザ。
4. 前記デジタル振幅データ生成回路は、
   前記中間周波数を決定する前記制御信号に応じて複数の内部演算用係数を出力する係数演算回路と、
   前記クロック信号を受けるごとに前記制御信号を累積加算し、前記制御信号の累積加算値を出力するとともに、前記累積加算値が上限値に到達すると前記累積加算値をオーバーフロー処理する位相アキュムレータと、
   前記累積加算値に対応した振幅を有する第１および第２のデジタル源信号を出力する位相振幅変換回路と、
   前記第１のデジタル源信号に対し、前記複数の内部演算用係数のいずれかに応じた振幅制御を行い、前記第１のデジタル信号を出力する第１のデジタル信号出力回路と、
   前記第２のデジタル源信号に対し、前記複数の内部演算用係数のいずれかに応じた振幅制御を行い、前記第２のデジタル信号を出力する第２のデジタル信号出力回路と
   を備えたことを特徴とする請求項１に記載の周波数シンセサイザ。
5. 前記デジタル振幅データ生成回路は、
   前記中間周波数を決定する前記制御信号に応じて複数の内部演算用係数を出力する係数演算回路と、
   前記クロック信号を受けるごとに前記制御信号を累積加算し、前記制御信号の累積加算値を出力するとともに、前記累積加算値が上限値に到達すると前記累積加算値をオーバーフロー処理する位相アキュムレータと、
   前記累積加算値に対応した振幅を有する第１のデジタル源信号を出力する第１の位相振幅変換回路と、
   前記累積加算値に対応した振幅を有する第２のデジタル源信号を出力する第２の位相振幅変換回路と、
   前記第１のデジタル源信号に対し、前記複数の内部演算用係数のいずれかに応じた振幅制御を行い、前記第１のデジタル信号を出力する第１のデジタル信号出力回路と、
   前記第２のデジタル源信号に対し、前記複数の内部演算用係数のいずれかに応じた振幅制御を行い、前記第２のデジタル信号を出力する第２のデジタル信号出力回路と
   を備えたことを特徴とする請求項１に記載の周波数シンセサイザ。
6. 前記第１のデジタル振幅データ生成回路は、
   前記中間周波数を決定する前記制御信号に応じて複数の内部演算用係数を出力する係数演算回路と、
   前記クロック信号を受けるごとに前記制御信号を累積加算し、前記制御信号の累積加算値を出力するとともに、前記累積加算値が上限値に到達すると前記累積加算値をオーバーフロー処理する位相アキュムレータと、
   前記累積加算値に対応した振幅を有する第１のデジタル源信号を出力する第１の位相振幅変換回路と、
   前記第１のデジタル源信号に対し、前記複数の内部演算用係数のいずれかに応じた振幅制御を行い、前記第１のデジタル信号を出力する第１のデジタル信号出力回路と
   を備えたことを特徴とする請求項２に記載の周波数シンセサイザ。
7. 前記第２のデジタル振幅データ生成回路は、
   前記中間周波数を決定する前記制御信号に応じて複数の内部演算用係数を出力する係数演算回路と、
   前記クロック信号を受けるごとに前記制御信号を累積加算し、前記制御信号の累積加算値を出力するとともに、前記累積加算値が上限値に到達すると前記累積加算値をオーバーフロー処理する位相アキュムレータと、
   前記累積加算値に対応した振幅を有する第２のデジタル源信号を出力する第２の位相振幅変換回路と、
   前記第２のデジタル源信号に対し、前記複数の内部演算用係数のいずれかに応じた振幅制御を行い、前記第２のデジタル信号を出力する第２のデジタル信号出力回路と
   を備えたことを特徴とする請求項２または請求項６に記載の周波数シンセサイザ。
8. 前記第１のデジタル信号出力回路は、
   前記第１のデジタル源信号に前記複数の内部演算用係数のいずれかを乗算する第１の乗算回路と、
   前記第１のデジタル源信号に前記複数の内部演算用係数のいずれかを乗算する第２の乗算回路と、
   前記クロック信号の周期に応じて、前記第１の乗算回路の出力信号または前記第２の乗算回路の出力信号のいずれか一方を選択するマルチプレクサと
   を備えたことを特徴とする請求項４から請求項７までのいずれか１項に記載の周波数シンセサイザ。
9. 前記第１のデジタル信号出力回路は、前記第１のデジタル源信号に前記複数の内部演算用係数のいずれかを乗算する乗算回路を備えたことを特徴とする請求項４から請求項７までのいずれか１項に記載の周波数シンセサイザ。
10. 前記第２のデジタル信号出力回路は、
    前記第２のデジタル源信号に前記複数の内部演算用係数のいずれかを乗算する第３の乗算回路と、
    前記第２のデジタル源信号に所定の遅延量を与える遅延回路と、
    前記第２のデジタル源信号と前記遅延回路を介した第２のデジタル源信号とを加算する加算回路と、
    前記加算回路の出力信号に前記複数の内部演算用係数のいずれかを乗算する第４の乗算回路と、
    前記クロック信号の周期に応じて、前記第３の乗算回路の出力信号または前記第４の乗算回路の出力信号のいずれか一方を選択するマルチプレクサと
    を備えたことを特徴とする請求項４または請求項５または請求項７に記載の周波数シンセサイザ。
11. 前記第２のデジタル信号出力回路は、
    前記第２のデジタル源信号に前記複数の内部演算用係数のいずれかを乗算する第３の乗算回路と、
    前記第２のデジタル源信号に前記複数の内部演算用係数のいずれかを乗算する第４の乗算回路と、
    前記第４の乗算回路の出力信号に所定の遅延量を与える遅延回路と、
    前記遅延回路の出力信号と前記第４の乗算回路の出力信号とを加算する加算回路と、
    前記クロック信号の周期に応じて、前記第３の乗算回路の出力信号または前記加算回路の出力信号のいずれか一方を選択するマルチプレクサと
    を備えたことを特徴とする請求項４または請求項５または請求項７に記載の周波数シンセサイザ。
12. 前記第２のデジタル信号出力回路は、前記第２のデジタル源信号に前記複数の内部演算用係数のいずれかを乗算する乗算回路を備えたことを特徴とする請求項４または請求項５または請求項７に記載の周波数シンセサイザ。
13. 前記第１および第２の乗算回路の少なくとも一方は、入力端子と出力端子とが直結されたことを特徴とする請求項８に記載の周波数シンセサイザ。
14. 前記第３および第４の乗算回路の少なくとも一方は、入力端子と出力端子とが直結されたことを特徴とする請求項１０または請求項１１に記載の周波数シンセサイザ。
15. 前記乗算回路は、入力端子と出力端子とが直結されたことを特徴とする請求項９または請求項１２に記載の周波数シンセサイザ。
16. 前記デジタル振幅データ生成回路は、前記第１のデジタル信号と前記第２のデジタル信号との間の遅延差、または、前記第１のアナログ信号と前記第２のアナログ信号との間の遅延差を調整する遅延回路を備えたことを特徴とする請求項１または請求項４または請求項５に記載の周波数シンセサイザ。
17. 前記第１のデジタル振幅データ生成回路は、前記第１のデジタル信号と前記第２のデジタル信号との間の遅延差、または、前記第１のアナログ信号と前記第２のアナログ信号との間の遅延差を調整する遅延回路を備えたことを特徴とする請求項２または請求項６または請求項７に記載の周波数シンセサイザ。
18. 前記第２のデジタル振幅データ生成回路は、前記第１のデジタル信号と前記第２のデジタル信号との間の遅延差、または、前記第１のアナログ信号と前記第２のアナログ信号との間の遅延差を調整する遅延回路を備えたことを特徴とする請求項２または請求項７に記載の周波数シンセサイザ。
19. 前記位相振幅変換回路は、複数のデジタル信号値が格納されたメモリにより構成され、前記位相アキュムレータから入力された前記累積加算値をアドレスとして、前記累積加算値に対応した振幅を有するデジタル信号値を、前記第１および第２のデジタル信号として出力することを特徴とする請求項４または請求項５に記載の周波数シンセサイザ。
20. 前記第１および第２の位相振幅変換回路の少なくとも一方は、複数のデジタル信号値が格納されたメモリにより構成され、前記位相アキュムレータから入力された前記累積加算値をアドレスとして、前記累積加算値に対応した振幅を有するデジタル信号値を、前記第１または第２のデジタル信号として出力することを特徴とする請求項６または請求項７に記載の周波数シンセサイザ。
21. 前記位相振幅変換回路は、演算回路により構成され、前記位相アキュムレータから入力された前記累積加算値に対応した振幅を有する前記第１および第２のデジタル信号を算出することを特徴とする請求項４または請求項５に記載の周波数シンセサイザ。
22. 前記第１および第２の位相振幅変換回路の少なくとも一方は、演算回路により構成され、前記位相アキュムレータから入力された前記累積加算値に対応した振幅を有する前記第１または第２のデジタル信号を算出することを特徴とする請求項６または請求項７に記載の周波数シンセサイザ。
23. 前記クロック信号源は、前記クロック信号の周波数を可変設定する信号源により構成されたことを特徴とする請求項１から請求項２２までのいずれか１項に記載の周波数シンセサイザ。

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