WO2023166713A1 - 信号生成装置、信号生成方法及びコンピュータプログラム - Google Patents

信号生成装置、信号生成方法及びコンピュータプログラム Download PDF

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政則 中村
裕史 山崎
宗彦 長谷
福太郎 濱岡
孝行 小林
裕 宮本
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日本電信電話株式会社
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    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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    • H03M1/66—Digital/analogue converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/02—Transmitters
    • H04B1/04—Circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems

Definitions

  • the present invention relates to a signal generation device, a signal generation method, and a computer program.
  • High-quality, high-speed signal generation technology for increasing the capacity of optical transmission is attracting attention.
  • a signal generation device that divides the target input signal into low frequency and high frequency, and pre-equalizes the divided signal and the complex conjugate signal of the divided signal by MIMO (Multiple Input Multiple Output) processing. It has been proposed (see, for example, Patent Document 1).
  • FIG. 3 is a diagram showing a configuration example of a conventional signal generation device 100.
  • Signal generator 100 includes band dividing section 611 , spectrum folding section 612 , filter 613 , a plurality of SubDACs (Sub Digital Analog Converters) 121 and 122 , and analog multiplexer 131 .
  • the band dividing section 611 divides the input signal into low frequency and high frequency.
  • a spectral folding unit 612 generates a complex conjugate signal of the divided signals.
  • a filter 613 receives each divided signal and each complex conjugate signal and generates multiple composite signals to be sent to multiple SubDACs 121 and 122 .
  • SubDACs 121 and 122 convert multiple composite signals output from filter 613 into multiple analog signals.
  • the analog multiplexer 131 receives a plurality of analog signals and generates a high-speed signal.
  • 4 and 5 are diagrams for explaining problems in conventional signal generation devices.
  • the sampling frequency of the SubDAC is 126 GS/s (Giga samples per second), and the frequency of the clock input to the analog multiplexer is 42 GHz.
  • the maximum frequency is 84 GHz under driving conditions that cause an alias to occur in the output signal of the SubDAC, indicating that the maximum frequency is limited. Therefore, the sampling frequency of the SubDAC cannot be fully utilized.
  • the alias component will cause interference to the target high-speed signal.
  • the present invention aims to provide a technology capable of generating high-speed signals by making full use of the frequency domain.
  • One aspect of the present invention is a digital signal processing unit, a plurality of sub-digital-analog conversion units that convert a plurality of digital signals output from the digital signal processing unit into analog signals, and the plurality of sub-digital-analog conversion units. and an analog multiplexer that multiplexes the analog signals output from each to generate a wideband signal, wherein the digital signal processing unit converts the input signal to the Nyquist frequency of the plurality of sub-digital-to-analog conversion units and the analog a band division unit for dividing each frequency width of a common divisor with a clock frequency of a multiplexer to generate N divided signals (N is the number of divisions); and the N divisions generated by the band division unit.
  • a digital signal processing unit divides an input signal by frequency widths of common divisors of the Nyquist frequency of a plurality of sub-digital-to-analog converters and the clock frequency of an analog multiplexer to obtain N ( N is the number of divisions), and the digital signal processing unit branches the generated N divided signals on paths, and folds the branched N divided signals on the frequency axis.
  • N folded split signals corresponding to the N split signals are generated by taking complex conjugates, and the digital signal processing unit synthesizes the N split signals and the N folded split signals.
  • the digital signal processing unit receives the N composite signals as input, generates a plurality of digital signals corresponding to each sub-digital-analog conversion unit, and generates a plurality of sub-digital
  • An analog conversion section converts the plurality of digital signals output from the digital signal processing section into analog signals, respectively, and an analog multiplexer multiplexes the analog signals output from the plurality of sub-digital-analog conversion sections.
  • a signal generation method for generating a broadband signal is generating a broadband signal.
  • One aspect of the present invention is a computer program for causing a computer to function as the above signal generation device.
  • the present invention makes it possible to fully utilize the frequency domain to generate high-speed signals.
  • FIG. 3 is a block diagram showing a specific example of the functional configuration of the signal generating device according to the present invention. It is a figure for demonstrating the principle of operation of this invention. It is a figure which shows the structural example of the conventional signal generation apparatus. It is a figure for demonstrating the subject in the conventional signal generation apparatus. It is a figure for demonstrating the subject in the conventional signal generation apparatus.
  • FIG. 1 is a block diagram showing a specific example of the functional configuration of a signal generator 10 according to the present invention.
  • the signal generator 10 includes a digital signal processor 11, a plurality of SubDACs 12-1 and 12-2, and an analog multiplexer 13.
  • FIG. 1 illustrates the case where the number of SubDACs 12 is two, it is applicable to the case where the number of SubDACs 12 is three or more.
  • the digital signal processing unit 11 performs digital signal processing on the input signal z(t) to obtain a desired analog signal as the final output signal c(t) according to the characteristics of the analog multiplexer 13.
  • a digital signal to be sent to each SubDAC 12-1, 12-2 is generated so that
  • the SubDACs 12-1 and 12-2 convert a plurality of digital signals output from the digital signal processing section 11 into analog signals.
  • the SubDAC 12-1 converts the digital signal output from the digital signal processing unit 11 into an analog signal a(t)
  • the SubDAC 12-2 converts the digital signal output from the digital signal processing unit 11 into an analog signal b( t).
  • the SubDACs 12-1 and 12-2 are driven at a sampling frequency at which the Nyquist frequency is smaller than the analog bands of the SubDACs 12-1 and 12-2.
  • the analog multiplexer 13 multiplexes the analog signals a(t) and b(t) output from the SubDACs 12-1 and 12-2, respectively, to generate an output signal c(t) that is a wideband signal.
  • Specific configuration examples of the analog multiplexer 13 include the configuration using the analog multiplexer shown in FIG. 2 of Patent Document 1, the configuration using the mixer and combiner shown in FIG. 4, which includes a mixer, a combiner, and a 90-degree phase shifter, and the like.
  • the analog multiplexer is a switch (selector) circuit that outputs each analog signal output from each SubDAC 12 while switching at high speed at the clock frequency f clk .
  • the digital signal processing section 11 includes a band dividing section 111, a spectrum folding section 112, a filter 113, and a band synthesizing section 114.
  • the band dividing section 111 divides the input signal into frequency widths of a number represented by a common divisor of the Nyquist frequency of the SubDACs 12-1 and 12-2 and the input clock (clock frequency f clk ) of the analog multiplexer 13. to generate multiple split signals.
  • the sampling frequency Fs of SubDACs 12-1 and 12-2 is 126 GS/s
  • the input clock of analog multiplexer 13 is 42 GHz.
  • the sampling frequencies of the SubDACs 12-1 and 12-2 and the input clock of the analog multiplexer 13 are not limited to the above examples.
  • the common divisors of the Nyquist frequency of the SubDACs 12-1 and 12-2 and the input clock of the analog multiplexer 13 are "1" and "21".
  • the band dividing unit 111 divides the input signal into a plurality of divided signals (for example, divided signals C 0 , C 1 , C 2 , C 3 , C 4 , C 5 ).
  • band dividing section 111 divides the input signal into N to generate N divided signals.
  • Spectrum folding section 112 converts a plurality of divided signals (for example, divided signals C 0 , C 1 , C 2 , C 3 , C 4 , and C 5 ) generated by band dividing section 111 into DC (Direct Current) signals on the frequency axis. ) to the center and take the complex conjugate, a plurality of folded divided signals corresponding to the plurality of divided signals (for example, the divided signals ⁇ C 0 , ⁇ C 1 , ⁇ C 2 , ⁇ C 3 , ⁇ C 4 , ⁇ C 5 ).
  • ⁇ is attached above a letter (eg, C).
  • Filter 113 filters a plurality of split signals C 0 , C 1 , C 2 , C 3 , C 4 , and C 5 generated by band splitting section 111 and a plurality of folded split signals ⁇ C 0 , ⁇ C 1 , ⁇ C 2 , ⁇ C 3 , ⁇ C 4 , ⁇ C 5 as inputs and a plurality of composite signals A L , A M , A H , B output to SubDACs 12-1, 12-2 Generate L , BM , and BH .
  • Filter 113 is a 2N ⁇ N (eg, 12 ⁇ 6) filter.
  • the filter 113 shown in FIG. 1 is composed of 2N ⁇ N convolution calculation units (not shown) and N addition units 116-1 to 116-N (addition units 116-1 to 116-6). be done.
  • the 2N ⁇ N convolution calculation units multiply input multiple divided signals or multiple folded divided signals by independently settable response functions.
  • the description of the 2N ⁇ N convolution operation units is omitted due to the drawing, but the multiple divided signals and the multiple folded divided signals input to the filter 113 are 2N ⁇ N convolution units.
  • the filter 113 is configured as a 12-input, 6-output filter, and includes 72 convolution calculation units and 6 addition units 116-1 to 116-6.
  • a plurality of split signals and a plurality of folded split signals input to the filter 113 are each branched into N paths, and multiplied by response functions by N convolution calculation units provided in the N paths.
  • the divided signal C0 when the divided signal C0 is input to the filter 113, it is branched into 6 paths and multiplied by the response function by the 1st to 6th convolution calculation units provided in the 6 paths.
  • the divided signal C1 when the divided signal C1 is input to the filter 113, it is branched into 6 paths and multiplied by the response function by the 7th to 12th convolution units provided in the 6 paths.
  • the divided signal C2 is input to the filter 113, it is branched into six paths and multiplied by the response function by the 13th to 18th convolution calculation units provided in the six paths.
  • the split signal C3 when the split signal C3 is input to the filter 113, it is branched into six paths and multiplied by the response function by the 19th to 24th convolution calculation units provided in the six paths.
  • the divided signal C4 when the divided signal C4 is input to the filter 113, it is branched into 6 paths and multiplied by the response function by the 25th to 30th convolution calculation units provided in the 6 paths.
  • the divided signal C5 is input to the filter 113, it is branched into six paths and multiplied by the response function by the 31st to 36th convolution calculation units provided in the six paths.
  • the folded divided signal ⁇ C 0 When the folded divided signal ⁇ C 0 is input to the filter 113, it is branched into six paths and multiplied by the response function by the 37th to 42nd convolution calculation units provided in the six paths. Similarly, when the folded split signal ⁇ C1 is input to the filter 113, it is branched into six paths, and multiplied by the response function by the 43rd to 48th convolution calculation units provided in the six paths. be. Similarly, when the folded divided signal ⁇ C2 is input to the filter 113, it is branched into six paths, and multiplied by the response function by the 49th to 54th convolution calculation units provided in the six paths. be.
  • the folded divided signal ⁇ C3 when the folded divided signal ⁇ C3 is input to the filter 113, it is branched into six paths, and multiplied by the response function by the 55th to 60th convolution calculation units provided in the six paths. be.
  • the folded split signal ⁇ C4 when the folded split signal ⁇ C4 is input to the filter 113, it is branched into six paths, and multiplied by the response function by the 61st to 66th convolution calculation units provided in the six paths. be.
  • the folded split signal ⁇ C5 when the folded split signal ⁇ C5 is input to the filter 113, it is branched into six paths, and multiplied by the response function by the 67th to 72nd convolution calculation units provided in the six paths. be.
  • FIG. 1 illustrates a configuration in which the divided signal C0 is multiplied by the response function and input to all the adders 116-1 to 116-6).
  • C 1 , C 2 , C 3 , C 4 , C 5 and multiple folded split signals (eg, split signals ⁇ C 0 , ⁇ C 1 , ⁇ C 2 , ⁇ C 3 , ⁇ C 4 , ⁇ C 5 ). is similarly multiplied by the response function by any one of the 2N ⁇ N convolution calculation units and input to all the addition units 116-1 to 116-6.
  • the addition unit 116-1 receives the divided signal C0 multiplied by the response function by the first convolution operation unit and the response function by the seventh convolution operation unit.
  • Adders 116-1 to 116-6 add the divided signal multiplied by the response function by the convolution calculator and the folded divided signal to generate a composite signal.
  • the adder 116-1 generates N divided signals multiplied by the response function by the (6k+1)-th (k is 0 to (2N ⁇ 1)) convolution operation unit, and N divided signals. are added to produce the composite signal AL .
  • the adder 116-2 adds the N divided signals multiplied by the response function by the (6k+2)th convolution calculator and the N folded divided signals to generate the composite signal AM .
  • the adder 116-3 adds the N divided signals multiplied by the response function by the (6k+3)th convolution calculator and the N folded divided signals to generate a composite signal AH .
  • the adder 116-4 adds the N divided signals multiplied by the response function by the (6k+4)th convolution calculator and the N folded divided signals to generate the composite signal BL .
  • the adder 116-5 adds the N divided signals multiplied by the response function by the (6k+5)th convolution unit and the N folded divided signals to generate a composite signal BM.
  • the adder 116-6 adds the N divided signals multiplied by the response function by the (6k+6)th convolution calculator and the N folded divided signals to generate a composite signal BH . .
  • the filter 113 is a filter that obtains a composite signal by multiplying a plurality of divided signals and a plurality of folded divided signals by independently settable response functions and superimposing them.
  • the response function used for convolution by the 2N ⁇ N convolution calculation units is a coefficient that makes the output signal c(t) approach the input signal z(t) when output via the analog multiplexer 13. calculated as
  • Band synthesizing section 114 receives a plurality of composite signals A L , A M , A H , B L , B M , and B H output from filter 113, and a plurality of Generate a digital signal.
  • Band synthesizing section 114 is composed of first band synthesizing section 115-1 and second band synthesizing section 115-2.
  • the first band synthesizing unit 115-1 synthesizes the bands of the composite signals A L , A M , and A H respectively generated by the plurality of adding units 116-1 to 116-3, and outputs the result to the SubDAC 12-1.
  • the second band synthesizing unit 115-2 synthesizes the bands of the composite signals B L , B M , and B H respectively generated by the plurality of adding units 116-4 to 116-6, and outputs the result to the SubDAC 12-2. to generate a second composite signal 15-2.
  • FIG. 2 is a diagram for explaining the principle of operation of the present invention.
  • FIG. 2 shows an example in which the SubDAC 12 has a sampling frequency of 126 GS/s and the analog multiplexer 13 has a clock frequency of 42 GHz.
  • alias components are generated line-symmetrically around the Nyquist frequency of 63 GHz.
  • a L , A M , A H , B L , B M , and B H shown in FIG. 2 represent composite signals, and ⁇ A L , ⁇ A M , ⁇ A H , ⁇ BL , ⁇ B M , and ⁇ B H ( ⁇ on top of A and B) represents the complex conjugate of the composite signal.
  • the subscripts "L”, “M” and “H” of "A” and “B” represent Low, High and Middle, respectively.
  • the digital signal processing unit 11 divides the input signal by the frequency width of the common divisor of the Nyquist frequency of the plurality of SubDACs 12 and the clock frequency of the analog multiplexer 13. to generate a plurality of divided signals, the plurality of divided signals are branched on the path, and the divided plurality of divided signals are folded back on the frequency axis to take a complex conjugate, thereby obtaining a plurality of signals corresponding to the plurality of divided signals.
  • a plurality of divided signals and the plurality of folded divided signals are input, a plurality of composite signals are generated, a plurality of composite signals are input, and a plurality of digital signals corresponding to each SubDAC 12 are generated. to generate
  • the signal generator 10 divides the input signal into subbands having a common divisor bandwidth of the Nyquist frequency (half the sampling frequency) of the SubDAC 12 and the clock frequency input to the analog multiplexer 13, and subband signals and its complex conjugate signal are pre-equalized by MIMO processing, and the equalized sub-band signals are assigned to each band of the SubDAC 12, making it possible to compensate for interference due to alias images. can be digitally canceled to obtain the desired signal. Therefore, it is possible to generate a high-speed signal that effectively utilizes the frequency band of the SubDAC 12 .
  • a part of the functional units of the signal generation device 10 in the above-described embodiment may be implemented by a computer.
  • a program for realizing this function may be recorded in a computer-readable recording medium, and the program recorded in this recording medium may be read into a computer system and executed.
  • the "computer system” referred to here includes hardware such as an OS and peripheral devices.
  • “computer-readable recording medium” refers to portable media such as flexible disks, magneto-optical disks, ROM (Read Only Memory), CD-ROMs, and storage devices such as hard disks built into computer systems. say.
  • “computer-readable recording medium” refers to a program that dynamically retains programs for a short period of time, like a communication line when transmitting a program via a network such as the Internet or a communication line such as a telephone line. It may also include something that holds the program for a certain period of time, such as a volatile memory inside a computer system that serves as a server or client in that case.
  • the program may be for realizing a part of the functions described above, or may be capable of realizing the functions described above in combination with a program already recorded in the computer system. It may be implemented using a programmable logic device such as an FPGA (Field-Programmable Gate Array).
  • FPGA Field-Programmable Gate Array
  • the present invention can be applied to technology for generating high-speed signals.

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Abstract

デジタル信号処理部と、デジタル信号処理部から出力される複数のデジタル信号をそれぞれアナログ信号に変換する複数のサブデジタルアナログ変換部と、複数のサブデジタルアナログ変換部それぞれから出力されるアナログ信号を多重化して広帯域信号を生成するアナログ多重器と、を備え、デジタル信号処理部は、入力信号を、複数のサブデジタルアナログ変換部のナイキスト周波数と、アナログ多重器のクロック周波数との公約数の周波数幅毎に分割してＮ個（Ｎは、分割数）の分割信号を生成する帯域分割部と、帯域分割部により生成されたＮ個の分割信号が経路上で分岐され、分岐されたＮ個の分割信号を周波数軸上で折り返して複素共役を取ることによって、Ｎ個の分割信号に対応するＮ個の折り返し分割信号を生成するスペクトル折返し部と、Ｎ個の分割信号と、Ｎ個の折り返し分割信号とを入力とし、Ｎ個の複合信号を生成するフィルタと、Ｎ個の複合信号を入力とし、各サブデジタルアナログ変換部に対応した複数のデジタル信号を生成する帯域合成部とを含む、信号生成装置。

Description

信号生成装置、信号生成方法及びコンピュータプログラム
　本発明は、信号生成装置、信号生成方法及びコンピュータプログラムに関する。
　光伝送の大容量化に向けた高品質な高速信号生成技術が注目されている。このような技術として、例えば、ターゲットとなる入力信号を低周波と高周波に分割し、分割信号と、分割信号の複素共役信号をＭＩＭＯ（Multiple Input Multiple Output）処理により予等化する信号生成装置が提案されている（例えば、特許文献１参照）。
　図３は、従来の信号生成装置１００の構成例を示す図である。信号生成装置１００は、帯域分割部６１１と、スペクトル折返し部６１２と、フィルタ６１３と、複数のＳｕｂＤＡＣ（Sub Digital Analog Converter）１２１，１２２と、アナログ多重器１３１とを備える。帯域分割部６１１では、入力信号を低周波と高周波に分割する。スペクトル折返し部６１２は、分割信号の複素共役信号を生成する。フィルタ６１３は、各分割信号と、各複素共役信号とを入力とし、複数のＳｕｂＤＡＣ１２１，１２２へ送信される複数の複合信号を生成する。ＳｕｂＤＡＣ１２１，１２２は、フィルタ６１３から出力された複数の複合信号を複数のアナログ信号に変換する。アナログ多重器１３１は、複数のアナログ信号を入力とし、高速信号を生成する。
国際公開第２０２０／０５４１７３号
　しかしながら、従来の信号生成装置による信号生成方式では、ＳｕｂＤＡＣの出力信号にエイリアスが発生する駆動条件（例えばＳｕｂＤＡＣのアナログ帯域に対してナイキスト周波数の方が小さくなるサンプリング周波数でＳｕｂＤＡＣを駆動する場合）においてＳｕｂＤＡＣのゼロ時ホールドによるエイリアスイメージの干渉を補償することができず、広帯域信号の生成において周波数領域を十分に活用できないという問題があった。
　図４及び図５は、従来の信号生成装置における課題を説明するための図である。図４及び図５では、ＳｕｂＤＡＣのサンプリング周波数が１２６ＧＳ／ｓ（Giga sample per second）であり、アナログ多重器に入力されるクロックの周波数が４２ＧＨｚである。図４に示すように、ＳｕｂＤＡＣの出力信号にエイリアスが発生する駆動条件の場合には、最大周波数が８４ＧＨｚとなり、最大周波数が制限されていることがわかる。そのため、ＳｕｂＤＡＣのサンプリング周波数が十分に活用できない。図５に示すように、ＳｕｂＤＡＣにエイリアスが存在する場合、エイリアス成分によりターゲット高速信号に干渉が発生してしまう。
　上記事情に鑑み、本発明は、周波数領域を十分に活用して高速信号を生成することができる技術の提供を目的としている。
　本発明の一態様は、デジタル信号処理部と、前記デジタル信号処理部から出力される複数のデジタル信号をそれぞれアナログ信号に変換する複数のサブデジタルアナログ変換部と、前記複数のサブデジタルアナログ変換部それぞれから出力されるアナログ信号を多重化して広帯域信号を生成するアナログ多重器と、を備え、前記デジタル信号処理部は、入力信号を、前記複数のサブデジタルアナログ変換部のナイキスト周波数と、前記アナログ多重器のクロック周波数との公約数の周波数幅毎に分割してＮ個（Ｎは、分割数）の分割信号を生成する帯域分割部と、前記帯域分割部により生成された前記Ｎ個の分割信号が経路上で分岐され、分岐された前記Ｎ個の分割信号を周波数軸上で折り返して複素共役を取ることによって、前記Ｎ個の分割信号に対応するＮ個の折り返し分割信号を生成するスペクトル折返し部と、前記Ｎ個の分割信号と、前記Ｎ個の折り返し分割信号とを入力とし、Ｎ個の複合信号を生成するフィルタと、前記Ｎ個の複合信号を入力とし、各サブデジタルアナログ変換部に対応した複数のデジタル信号を生成する帯域合成部とを含む、信号生成装置である。
　本発明の一態様は、デジタル信号処理部が、入力信号を、複数のサブデジタルアナログ変換部のナイキスト周波数と、アナログ多重器のクロック周波数との公約数の周波数幅毎に分割してＮ個（Ｎは、分割数）の分割信号を生成し、前記デジタル信号処理部が、生成した前記Ｎ個の分割信号を経路上で分岐し、分岐した前記Ｎ個の分割信号を周波数軸上で折り返して複素共役を取ることによって、前記Ｎ個の分割信号に対応するＮ個の折り返し分割信号を生成し、前記デジタル信号処理部が、前記Ｎ個の分割信号と、前記Ｎ個の折り返し分割信号とを入力とし、Ｎ個の複合信号を生成し、前記デジタル信号処理部が、前記Ｎ個の複合信号を入力とし、各サブデジタルアナログ変換部に対応した複数のデジタル信号を生成し、複数のサブデジタルアナログ変換部が、前記デジタル信号処理部から出力される複数のデジタル信号をそれぞれアナログ信号に変換し、アナログ多重器が、前記複数のサブデジタルアナログ変換部それぞれから出力されるアナログ信号を多重化して広帯域信号を生成する、信号生成方法である。
　本発明の一態様は、コンピュータを、上記の信号生成装置として機能させるためのコンピュータプログラムである。
　本発明により、周波数領域を十分に活用して高速信号を生成することが可能となる。
本発明における信号生成装置の機能構成の具体例を示すブロック図である。 本発明の動作原理を説明するための図である。 従来の信号生成装置の構成例を示す図である。 従来の信号生成装置における課題を説明するための図である。 従来の信号生成装置における課題を説明するための図である。
　以下、本発明の一実施形態を、図面を参照しながら説明する。
　図１は、本発明における信号生成装置１０の機能構成の具体例を示すブロック図である。信号生成装置１０は、デジタル信号処理部１１と、複数のＳｕｂＤＡＣ１２－１，１２－２と、アナログ多重器１３とを備える。図１に示す例では、ＳｕｂＤＡＣ１２の個数が２個の場合を例示しているが、ＳｕｂＤＡＣ１２の個数が３個以上の場合に適用可能である。
　デジタル信号処理部１１は、入力信号ｚ（ｔ）に対してデジタル信号処理を行うことによって、アナログ多重器１３の特性に応じて、最終的な出力信号ｃ（ｔ）として所望のアナログ信号が得られるよう、各ＳｕｂＤＡＣ１２－１，１２－２に送るデジタル信号を生成する。
　ＳｕｂＤＡＣ１２－１，１２－２は、デジタル信号処理部１１から出力される複数のデジタル信号をそれぞれアナログ信号に変換する。例えば、ＳｕｂＤＡＣ１２－１は、デジタル信号処理部１１から出力されるデジタル信号をアナログ信号ａ（ｔ）に変換し、ＳｕｂＤＡＣ１２－２は、デジタル信号処理部１１から出力されるデジタル信号をアナログ信号ｂ（ｔ）に変換する。本発明では、ＳｕｂＤＡＣ１２－１，１２－２のアナログ帯域に対してナイキスト周波数の方が小さくなるサンプリング周波数でＳｕｂＤＡＣ１２－１，１２－２を駆動するものとする。
　アナログ多重器１３は、ＳｕｂＤＡＣ１２－１，１２－２それぞれから出力されるアナログ信号ａ（ｔ），ｂ（ｔ）を多重化して広帯域信号である出力信号ｃ（ｔ）を生成する。アナログ多重器１３の具体的な構成例としては、特許文献１の図２に示すアナログマルチプレクサを用いた構成、特許文献１の図３に示すミキサとコンバイナとを用いた構成、特許文献１の図４に示すミキサ、コンバイナ、９０度位相シフタからなるＩＱ変調器型の構成等が挙げられる。
　本例では、アナログ多重器１３の構成として、アナログマルチプレクサを用いた構成で説明する。アナログマルチプレクサは、各ＳｕｂＤＡＣ１２から出力された各アナログ信号をクロック周波数ｆｃｌｋで高速に切り替えながら出力するスイッチ（セレクタ）回路である。
　デジタル信号処理部１１は、帯域分割部１１１と、スペクトル折返し部１１２と、フィルタ１１３と、帯域合成部１１４とを備える。
　帯域分割部１１１は、ＳｕｂＤＡＣ１２－１，１２－２のナイキスト周波数と、アナログ多重器１３の入力クロック（クロック周波数ｆｃｌｋ）との公約数で表される数の周波数幅毎に、入力信号を分割して複数の分割信号を生成する。本実施形態に示す例では、ＳｕｂＤＡＣ１２－１，１２－２のサンプリング周波数Ｆｓが１２６ＧＳ／ｓであり、アナログ多重器１３の入力クロックが４２ＧＨｚであるとする。なお、ＳｕｂＤＡＣ１２－１，１２－２のサンプリング周波数及びアナログ多重器１３の入力クロックは、上記の例に限定されない。
　上記の例の場合、ＳｕｂＤＡＣ１２－１，１２－２のナイキスト周波数は、Ｆｓ／２＝６３となる。この場合、ＳｕｂＤＡＣ１２－１，１２－２のナイキスト周波数と、アナログ多重器１３の入力クロックとの公約数は、「１」と「２１」である。例えば、帯域分割部１１１は、最大公約数である２１ＧＨｚの周波数幅毎に、入力信号を分割して複数の分割信号（例えば、図１の例では、分割信号Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５）を生成する。このように、帯域分割部１１１は、入力信号をＮ分割して、Ｎ個の分割信号を生成する。Ｎは、ＳｕｂＤＡＣ１２－１，１２－２のサンプリング周波数Ｆｓ（例えば、１２６）を、公約数で表される数で割った数（例えば、２１）である。以下の説明では、Ｎ＝６として説明する。なお、一例として、帯域分割部１１１が、最大公約数の周波数幅毎に入力信号を分割する構成を示したが、「１」を除いた公約数が複数ある場合には、帯域分割部１１１は「１」を除いた公約数であれば他の公約数の周波数幅毎に入力信号を分割してもよい。
　スペクトル折返し部１１２は、帯域分割部１１１により生成された複数の分割信号（例えば、分割信号Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５）を周波数軸上でＤＣ（Direct Current）を中心に折り返して複素共役を取ることによって、複数の分割信号に対応する複数の折り返し分割信号（例えば、分割信号～Ｃ０，～Ｃ１，～Ｃ２，～Ｃ３，～Ｃ４，～Ｃ５）を生成する。なお、～は、文字（例えば、Ｃ）の上につく。
　フィルタ１１３は、帯域分割部１１１により生成された複数の分割信号Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５と、スペクトル折返し部１１２により生成された複数の折り返し分割信号～Ｃ０，～Ｃ１，～Ｃ２，～Ｃ３，～Ｃ４，～Ｃ５とを入力とし、ＳｕｂＤＡＣ１２－１，１２－２に出力する複数の複合信号ＡＬ，ＡＭ，ＡＨ，ＢＬ，ＢＭ，ＢＨを生成する。フィルタ１１３は、２Ｎ×Ｎ（例えば、１２×６）のフィルタである。例えば、図１に示すフィルタ１１３は、２Ｎ×Ｎ個の畳み込み演算部（不図示）と、Ｎ個の加算部１１６－１～１１６－Ｎ（加算部１１６－１～１１６－６）とで構成される。
　２Ｎ×Ｎ個の畳み込み演算部は、入力された複数の分割信号又は複数の折り返し分割信号に対して独立に設定可能な応答関数を乗算する。図１では、図面の関係上、２Ｎ×Ｎ個の畳み込み演算部の記載を省略しているが、フィルタ１１３に入力される複数の分割信号及び複数の折り返し分割信号は、２Ｎ×Ｎ個の畳み込み演算部により応答関数が乗算された後に、全ての加算部１１６－１～１１６－Ｎ（加算部１１６－１～１１６－６）に入力される。
　Ｎ＝６である場合、フィルタ１１３は、１２入力６出力のフィルタとして構成され、７２個の畳み込み演算部と、６個の加算部１１６－１～１１６－６とを備える。フィルタ１１３に入力された複数の分割信号及び複数の折り返し分割信号はそれぞれ、Ｎ個の経路に分岐され、Ｎ個の経路に設けられたＮ個の畳み込み演算部により応答関数が乗算される。
　例えば、分割信号Ｃ０は、フィルタ１１３に入力されると、６個の経路に分岐され、６個の経路に設けられた１番目～６番目の畳み込み演算部により応答関数が乗算される。同様に、分割信号Ｃ１は、フィルタ１１３に入力されると、６個の経路に分岐され、６個の経路に設けられた７番目～１２番目の畳み込み演算部により応答関数が乗算される。同様に、分割信号Ｃ２は、フィルタ１１３に入力されると、６個の経路に分岐され、６個の経路に設けられた１３番目～１８番目の畳み込み演算部により応答関数が乗算される。同様に、分割信号Ｃ３は、フィルタ１１３に入力されると、６個の経路に分岐され、６個の経路に設けられた１９番目～２４番目の畳み込み演算部により応答関数が乗算される。同様に、分割信号Ｃ４は、フィルタ１１３に入力されると、６個の経路に分岐され、６個の経路に設けられた２５番目～３０番目の畳み込み演算部により応答関数が乗算される。同様に、分割信号Ｃ５は、フィルタ１１３に入力されると、６個の経路に分岐され、６個の経路に設けられた３１番目～３６番目の畳み込み演算部により応答関数が乗算される。
　折り返し分割信号～Ｃ０は、フィルタ１１３に入力されると、６個の経路に分岐され、６個の経路に設けられた３７番目～４２番目の畳み込み演算部により応答関数が乗算される。同様に、折り返し分割信号～Ｃ１は、フィルタ１１３に入力されると、６個の経路に分岐され、６個の経路に設けられた４３番目～４８番目の畳み込み演算部により応答関数が乗算される。同様に、折り返し分割信号～Ｃ２は、フィルタ１１３に入力されると、６個の経路に分岐され、６個の経路に設けられた４９番目～５４番目の畳み込み演算部により応答関数が乗算される。同様に、折り返し分割信号～Ｃ３は、フィルタ１１３に入力されると、６個の経路に分岐され、６個の経路に設けられた５５番目～６０番目の畳み込み演算部により応答関数が乗算される。同様に、折り返し分割信号～Ｃ４は、フィルタ１１３に入力されると、６個の経路に分岐され、６個の経路に設けられた６１番目～６６番目の畳み込み演算部により応答関数が乗算される。同様に、折り返し分割信号～Ｃ５は、フィルタ１１３に入力されると、６個の経路に分岐され、６個の経路に設けられた６７番目～７２番目の畳み込み演算部により応答関数が乗算される。
　図１では、分割信号Ｃ０に対して応答関数が乗算されて全ての加算部１１６－１～１１６－６）に入力される構成を例示しているが、他の分割信号（例えば、分割信号Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５）及び複数の折り返し分割信号（例えば、分割信号～Ｃ０，～Ｃ１，～Ｃ２，～Ｃ３，～Ｃ４，～Ｃ５）に対しても同様に２Ｎ×Ｎ個の畳み込み演算部のいずれかの畳み込み演算部により応答関数が乗算されて全ての加算部１１６－１～１１６－６に入力される。
　上述したＮ＝６の場合を元に説明すると、加算部１１６－１には、１番目の畳み込み演算部により応答関数が乗算された分割信号Ｃ０と、７番目の畳み込み演算部により応答関数が乗算された分割信号Ｃ１と、１３番目の畳み込み演算部により応答関数が乗算された分割信号Ｃ２と、１９番目の畳み込み演算部により応答関数が乗算された分割信号Ｃ３と、２５番目の畳み込み演算部により応答関数が乗算された分割信号Ｃ４と、３１番目の畳み込み演算部により応答関数が乗算された分割信号Ｃ５と、３７番目の畳み込み演算部により応答関数が乗算された折り返し分割信号～Ｃ０と、４３番目の畳み込み演算部により応答関数が乗算された折り返し分割信号～Ｃ１と、４９番目の畳み込み演算部により応答関数が乗算された折り返し分割信号～Ｃ２と、５５番目の畳み込み演算部により応答関数が乗算された折り返し分割信号～Ｃ３と、６１番目の畳み込み演算部により応答関数が乗算された折り返し分割信号～Ｃ４と、６７番目の畳み込み演算部により応答関数が乗算された折り返し分割信号～Ｃ５とが入力される。このように、１個の加算部１１６には、Ｎ個の分割信号とＮ個の折り返し分割信号とが入力される。
　加算部１１６－１～１１６－６は、畳み込み演算部により応答関数が乗算された分割信号と折り返し分割信号とを加算して複合信号を生成する。例えば、加算部１１６－１は、（６ｋ＋１）番目（ｋは、０～（２Ｎ－１））の畳み込み演算部により応答関数が乗算されたＮ個の分割信号と、Ｎ個の折り返し分割信号とを加算して複合信号ＡＬを生成する。同様に、加算部１１６－２は、（６ｋ＋２）番目の畳み込み演算部により応答関数が乗算されたＮ個の分割信号と、Ｎ個の折り返し分割信号とを加算して複合信号ＡＭを生成する。同様に、加算部１１６－３は、（６ｋ＋３）番目の畳み込み演算部により応答関数が乗算されたＮ個の分割信号と、Ｎ個の折り返し分割信号とを加算して複合信号ＡＨを生成する。同様に、加算部１１６－４は、（６ｋ＋４）番目の畳み込み演算部により応答関数が乗算されたＮ個の分割信号と、Ｎ個の折り返し分割信号とを加算して複合信号ＢＬを生成する。同様に、加算部１１６－５は、（６ｋ＋５）番目の畳み込み演算部により応答関数が乗算されたＮ個の分割信号と、Ｎ個の折り返し分割信号とを加算して複合信号ＢＭを生成する。同様に、加算部１１６－６は、（６ｋ＋６）番目の畳み込み演算部により応答関数が乗算されたＮ個の分割信号と、Ｎ個の折り返し分割信号とを加算して複合信号ＢＨを生成する。
　このように、フィルタ１１３は、複数の分割信号と複数の折り返し分割信号に対し、それぞれ独立に設定可能な応答関数を乗じた後に重ね合わせることで、複合信号を得るフィルタである。
　ここで、２Ｎ×Ｎ個の畳み込み演算部が畳み込みに用いる応答関数は、出力信号ｃ（ｔ）が、アナログ多重器１３を介して出力された際に入力信号ｚ（ｔ）に近づくような係数として算出される。
　帯域合成部１１４は、フィルタ１１３から出力された複数の複合信号ＡＬ，ＡＭ，ＡＨ，ＢＬ，ＢＭ，ＢＨを入力とし、ＳｕｂＤＡＣ１２－１，１２－２それぞれに対応した複数のデジタル信号を生成する。帯域合成部１１４は、第１帯域合成部１１５－１と第２帯域合成部１１５－２とで構成される。第１帯域合成部１１５－１は、複数の加算部１１６－１～１１６－３それぞれにより生成された複合信号ＡＬ，ＡＭ，ＡＨの帯域を合成することによって、ＳｕｂＤＡＣ１２－１に出力するための第１合成信号１５－１を生成する。第２帯域合成部１１５－２は、複数の加算部１１６－４～１１６－６それぞれにより生成された複合信号ＢＬ，ＢＭ，ＢＨの帯域を合成することによって、ＳｕｂＤＡＣ１２－２に出力するための第２合成信号１５－２を生成する。
　図２は、本発明の動作原理を説明するための図である。図２では、ＳｕｂＤＡＣ１２のサンプリング周波数が１２６ＧＳ／ｓであり、アナログ多重器１３のクロック周波数が４２ＧＨｚである場合の例を示している。図２に示すように、エイリアス成分は、ナイキスト周波数である６３ＧＨｚを中心に線対称に生じている。図２に示すＡＬ，ＡＭ，ＡＨ，ＢＬ，ＢＭ，ＢＨは複合信号を表し、～ＡＬ，～ＡＭ，～ＡＨ，～ＢＬ，～ＢＭ，～ＢＨ（～はＡ及びＢの上につく）は複合信号の複素共役をとった信号を表す。「Ａ」及び「Ｂ」の下付きである、「Ｌ」、「Ｍ」、「Ｈ」はそれぞれ、Ｌｏｗ、Ｈｉｇｈ、Ｍｉｄｄｌｅを表す。
　上述したように、２１ＧＨｚ×６セグメントの帯域として考えることで、折り返し分割信号を含めた１２×１２の行列演算によりエイリアス成分をデジタル的に打ち消し所望の信号を得ることが可能となる。その結果、２５２ＧＳ/ｓのＤＡＣとして動作が可能(エイリアスが無い条件での従来構成では２１０ＧＳ/ｓが上限)となる。
　図２に示す関係性から連立方程式を解きＡＬ，ＡＭ，ＡＨ，ＢＬ，ＢＭ，ＢＨを求めることで、ｓｕｂＤＡＣ１２からエイリアス信号が発生する場合でも所望のＣ０，Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６を算出することが可能である。
　以上のように構成された信号生成装置１０によれば、デジタル信号処理部１１が入力信号を、複数のＳｕｂＤＡＣ１２のナイキスト周波数と、アナログ多重器１３のクロック周波数との公約数の周波数幅毎に分割して複数の分割信号を生成し、複数の分割信号が経路上で分岐され、分岐された複数の分割信号を周波数軸上で折り返して複素共役を取ることによって、複数の分割信号に対応する複数の折り返し分割信号を生成し、複数の分割信号と、前記複数の折り返し分割信号とを入力とし、複数の複合信号を生成し、複数の複合信号を入力とし、各ＳｕｂＤＡＣ１２に対応した複数のデジタル信号を生成する。
　このように、信号生成装置１０は、入力信号をＳｕｂＤＡＣ１２のナイキスト周波数(サンプリング周波数の半分)とアナログ多重器１３に入力するクロック周波数の公約数の帯域幅を持つサブバンドに分割し、サブバンド信号とその複素共役信号をＭＩＭＯ処理によって予等化し、等化後のサブバンド信号をＳｕｂＤＡＣ１２の各帯域に割り当てることで、エイリアスイメージによる干渉の補償を可能とし、反転信号を含めた行列演算によりエイリアス成分をデジタル的に打ち消し、所望の信号を得ることができる。そのため、ＳｕｂＤＡＣ１２の周波数帯域を有効に活用した高速信号の生成が可能になる。
　上述した実施形態における信号生成装置１０の一部の機能部をコンピュータで実現するようにしてもよい。その場合、この機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することによって実現してもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。
　また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ（Read Only Memory）、ＣＤ－ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間の間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時間プログラムを保持しているものも含んでもよい。また上記プログラムは、前述した機能の一部を実現するためのものであってもよく、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであってもよく、ＦＰＧＡ（Field-Programmable Gate Array）等のプログラマブルロジックデバイスを用いて実現されるものであってもよい。
　以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
　本発明は、高速信号を生成する技術に適用できる。
１０…信号生成装置，　１１…デジタル信号処理部，　１２－１，１２－２…ＳｕｂＤＡＣ，　１３…アナログ多重器，　１１１…帯域分割部，　１１２…スペクトル折返し部，　１１３…フィルタ，　１１４…帯域合成部，　１１５－１…第１帯域合成部，　１１５－２…第２帯域合成部

Claims (6)

  1. 　デジタル信号処理部と、
    　前記デジタル信号処理部から出力される複数のデジタル信号をそれぞれアナログ信号に変換する複数のサブデジタルアナログ変換部と、
    　前記複数のサブデジタルアナログ変換部それぞれから出力されるアナログ信号を多重化して広帯域信号を生成するアナログ多重器と、
    　を備え、
    　前記デジタル信号処理部は、入力信号を、前記複数のサブデジタルアナログ変換部のナイキスト周波数と、前記アナログ多重器のクロック周波数との公約数の周波数幅毎に分割してＮ個（Ｎは、分割数）の分割信号を生成する帯域分割部と、
    　前記帯域分割部により生成された前記Ｎ個の分割信号が経路上で分岐され、分岐された前記Ｎ個の分割信号を周波数軸上で折り返して複素共役を取ることによって、前記Ｎ個の分割信号に対応するＮ個の折り返し分割信号を生成するスペクトル折返し部と、
    　前記Ｎ個の分割信号と、前記Ｎ個の折り返し分割信号とを入力とし、Ｎ個の複合信号を生成するフィルタと、
    　前記Ｎ個の複合信号を入力とし、各サブデジタルアナログ変換部に対応した複数のデジタル信号を生成する帯域合成部とを含む、
    　信号生成装置。
  2. 　前記帯域合成部は、サブデジタルアナログ変換部毎のデジタル信号を生成する複数の帯域合成部で構成され、
    　各帯域合成部は、互いに異なる複合信号の帯域を合成することによってサブデジタルアナログ変換部毎のデジタル信号を生成する、
    　請求項１に記載の信号生成装置。
  3. 　前記フィルタは、２Ｎ×Ｎ個の畳み込み演算部と、Ｎ個の加算部とで構成され、
    　前記２Ｎ×Ｎ個の畳み込み演算部は、前記Ｎ個の分割信号及び前記Ｎ個の折り返し分割信号を入力とし、入力した前記Ｎ個の分割信号及び前記Ｎ個の折り返し分割信号に応答関数を乗算し、
    　前Ｎ個の加算部は、前記応答関数が乗算された前記Ｎ個の分割信号と、前記応答関数が乗算された前記Ｎ個の折り返し分割信号とを加算して得られたＮ個の複合信号を前記帯域合成部に出力する、
    　請求項１又は２に記載の信号生成装置。
  4. 　前記複数のサブデジタルアナログ変換部のナイキスト周波数は、前記アナログ多重器のクロック周波数よりも大きい、
    　請求項１から３のいずれか一項に記載の信号生成装置。
  5. 　デジタル信号処理部が、入力信号を、複数のサブデジタルアナログ変換部のナイキスト周波数と、アナログ多重器のクロック周波数との公約数の周波数幅毎に分割してＮ個（Ｎは、分割数）の分割信号を生成し、
    　前記デジタル信号処理部が、生成した前記Ｎ個の分割信号を経路上で分岐し、分岐した前記Ｎ個の分割信号を周波数軸上で折り返して複素共役を取ることによって、前記Ｎ個の分割信号に対応するＮ個の折り返し分割信号を生成し、
    　前記デジタル信号処理部が、前記Ｎ個の分割信号と、前記Ｎ個の折り返し分割信号とを入力とし、Ｎ個の複合信号を生成し、
    　前記デジタル信号処理部が、前記Ｎ個の複合信号を入力とし、各サブデジタルアナログ変換部に対応した複数のデジタル信号を生成し、
    　複数のサブデジタルアナログ変換部が、前記デジタル信号処理部から出力される複数のデジタル信号をそれぞれアナログ信号に変換し、
    　アナログ多重器が、前記複数のサブデジタルアナログ変換部それぞれから出力されるアナログ信号を多重化して広帯域信号を生成する、
    　信号生成方法。
  6. 　コンピュータを、請求項１から４のいずれか一項に記載の信号生成装置として機能させるためのコンピュータプログラム。
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Citations (3)

* Cited by examiner, † Cited by third party
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WO2017033446A1 (ja) * 2015-08-27 2017-03-02 日本電信電話株式会社 信号生成装置
JP2018042073A (ja) * 2016-09-06 2018-03-15 日本電信電話株式会社 光送信機、光伝送システム及び光受信機
WO2020054173A1 (ja) * 2018-09-11 2020-03-19 日本電信電話株式会社 信号生成装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017033446A1 (ja) * 2015-08-27 2017-03-02 日本電信電話株式会社 信号生成装置
JP2018042073A (ja) * 2016-09-06 2018-03-15 日本電信電話株式会社 光送信機、光伝送システム及び光受信機
WO2020054173A1 (ja) * 2018-09-11 2020-03-19 日本電信電話株式会社 信号生成装置

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