JP5448645B2 - 周波数シンセサイザ - Google Patents
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Description
以下、図13の周波数シンセサイザの処理内容を説明する。
ただし、その累積加算値が上限値(2L−1)以上になると、オーバーフロー処理によって新しい累積加算値は(累積加算値−2L)となる。
MN−DAC104は、メモリ103から正弦波の振幅データAを受けると、クロック信号源101から出力されるクロック周波数fckのクロック信号に同期して、その振幅データAに応じた電圧波形のアナログ信号を外部に出力する。
このような時間波形のスペクトルは、図14(b)に示すようなものとなり、クロック周波数fckに対する離調周波数±fdにおいて、ほぼ同レベルの信号が現れる。
図14(b)の例では、クロック周波数fckに対して下側波の信号を所望波(周波数fck−fd)とし、上側波の信号を不要波(周波数fck+fd)としている。
一般的なDACを用いている周波数シンセサイザの出力波形を正弦波に見なせるとすると、MN−DAC104から出力される時間波形foは、下記の式(1)で表すことができる。
=sin(2πfdt)・(2/π)
・(sin(2πfckt)+sin(3・2πfckt)/3+…)
(1)
クロック周波数fck近傍の周波数成分のみを考慮すると、時間波形foは、下記の式(2)のように近似される。
fo
≒sin(2πfdt)・(2/π)・sin(2πfckt)
=(1/π)・{cos(2π(fck−fd)t)−cos(2π(fck+fd)t)}
(2)
式(2)より、クロック周波数fckに対する離調周波数±fdに、同レベルの信号が現れることが分かる。
図1はこの発明の実施の形態1による周波数シンセサイザを示す構成図である。
図1において、クロック信号源1はクロック周波数fckのクロック信号を生成する信号源である。
ただし、この実施の形態1の周波数シンセサイザから出力されるアナログ信号の周波数は、クロック周波数fckに依存しないので、クロック信号源1は固定周波数を生成する水晶発振器であっても、周波数を可変できる周波数シンセサイザであってもよい。
ただし、累積加算値は上限値(2L−1)以上になると、オーバーフロー処理によって新しい累積加算値は(累積加算値−2L)となる。
即ち、MN−DAC3は、図14に示すように、クロック信号の前半分の周期においては、その振幅データA1に応じた電圧波形のアナログ信号を出力し、後半分の周期においては、その振幅データA1の符号を反転した電圧波形のアナログ信号を出力する。
なお、MN−DAC3はマルチナイキストD/A変換回路を構成している。
なお、不要波抑圧回路10は不要波抑圧手段を構成している。
デジタル振幅データ生成回路2は、クロック信号源1からクロック周波数fckのクロック信号を受ける毎に、中間周波数fdを決める制御信号k(Lビット)を累積加算することで、その累積加算値に対応する振幅を有する振幅信号A1として、例えば、周波数fdの正弦波を生成する。
また、デジタル振幅データ生成回路2は、その振幅信号A1と中間周波数fdで90度の位相差を有する振幅信号A2として、例えば、周波数fdの余弦波を生成する。
なお、デジタル振幅データ生成回路2は、その累積加算値が上限値(2L−1)以上になると、オーバーフロー処理によって新しい累積加算値は(累積加算値−2L)となる。
ここで、アナログ信号B1は、下記の式(3)で近似される。
B1
≒sin(2πfdt)・(2/π)・sin(2πfckt)
=(1/π)・{cos(2π(fck−fd)t)
−cos(2π(fck+fd)t)}
(3)
位相シフト後のアナログ信号B2は、下記の式(4)で近似される。
B2
≒cos(2πfdt)・(2/π)・cos(2πfckt)
=(1/π)・{cos(2π(fck−fd)t)
+cos(2π(fck+fd)t)}
(4)
アナログ信号B1とアナログ信号B2の加算を行う場合、出力信号の時間波形foは下記の式(5)のようになる。
fo=B2+B1
=(2/π)・cos(2π(fck−fd)t) (5)
アナログ信号B1とアナログ信号B2の減算を行う場合、出力信号の時間波形foは下記の式(6)のようになる。
fo=B2−B1
=(2/π)・cos(2π(fck+fd)t) (6)
即ち、下側波の信号を所望波とする場合には、加算処理を行えば、式(5)に示す通り、不要波である上側波の信号を抑圧することができる。
逆に、上側波の信号を所望波とする場合には、減算処理を行えば、式(6)に示す通り、不要波である下側波の信号を抑圧することができる。
図2はこの発明の実施の形態2による周波数シンセサイザを示す構成図である。
図2において、クロック信号源1はクロック周波数fckのクロック信号を生成する信号源である。
ただし、この実施の形態2の周波数シンセサイザから出力されるアナログ信号の周波数は、クロック周波数fckに依存しないので、クロック信号源1は固定周波数を生成する水晶発振器であっても、周波数を可変できる周波数シンセサイザであってもよい。
ただし、累積加算値は上限値(2L−1)以上になると、オーバーフロー処理によって新しい累積加算値は(累積加算値−2L)となる。
即ち、MN−DAC3は、図14に示すように、クロック信号の前半分の周期においては、その振幅データA1に応じた電圧波形のアナログ信号を出力し、後半分の周期においては、その振幅データA1の符号を反転した電圧波形のアナログ信号を出力する。
なお、MN−DAC3は第1のマルチナイキストD/A変換回路を構成している。
即ち、MN−DAC4は、図14に示すように、クロック信号の前半分の周期においては、その振幅データA2に応じた電圧波形のアナログ信号を出力し、後半分の周期においては、その振幅データA2の符号を反転した電圧波形のアナログ信号を出力する。
なお、MN−DAC4は第2のマルチナイキストD/A変換回路を構成している。
移相回路6はMN−DAC4から出力された振幅信号A2に応じた電圧波形のアナログ信号の位相を第2の位相量(例えば、クロック周波数fckで90度)だけシフトして、位相シフト後の信号B2を合成回路7に出力する回路である。なお、移相回路6は第2の移相回路を構成している。
合成回路7は移相回路5から出力された位相シフト後の信号B1と移相回路6から出力された位相シフト後の信号B2を合成(加算又は減算)して、その合成信号を外部に出力する回路である。
デジタル振幅データ生成回路2は、クロック信号源1からクロック周波数fckのクロック信号を受ける毎に、中間周波数fdを決める制御信号k(Lビット)を累積加算することで、その累積加算値に対応する振幅を有する振幅信号A1として、例えば、周波数fdの正弦波を生成する。
また、デジタル振幅データ生成回路2は、その振幅信号A1と中間周波数fdで90度の位相差を有する振幅信号A2として、例えば、周波数fdの余弦波を生成する。
なお、デジタル振幅データ生成回路2は、その累積加算値が上限値(2L−1)以上になると、オーバーフロー処理によって新しい累積加算値は(累積加算値−2L)となる。
MN−DAC4は、デジタル振幅データ生成回路2が周波数fdの余弦波である振幅信号A2を生成すると、図14に示すように、その振幅信号A2に応じた電圧波形のアナログ信号を移相回路6に出力する。
B1
≒sin(2πfdt)・(2/π)・sin(2πfckt)
=(1/π)・{cos(2π(fck−fd)t)
−cos(2π(fck+fd)t)}
(7)
B2
≒cos(2πfdt)・(2/π)・cos(2πfckt)
=(1/π)・{cos(2π(fck−fd)t)
+cos(2π(fck+fd)t)}
(8)
信号B1と信号B2の加算を行う場合には、合成回路7の出力信号の時間波形foは下記の式(9)のようになる。
fo=B2+B1
=(2/π)・cos(2π(fck−fd)t) (9)
信号B1と信号B2の減算を行う場合には、合成回路7の出力信号の時間波形foは下記の式(10)のようになる。
fo=B2−B1
=(2/π)・cos(2π(fck+fd)t) (10)
即ち、下側波の信号を所望波とする場合には、合成回路7で加算処理を行えば、式(9)に示す通り、不要波である上側波の信号を抑圧することができる。
逆に、上側波の信号を所望波とする場合には、合成回路7で減算処理を行えば、式(10)に示す通り、不要波である下側波の信号を抑圧することができる。
あるいは、図4に示すように、第2の信号経路には移相回路6を挿入せずに、第1の信号経路に移相回路5を挿入し、その移相回路5が、第1の信号経路と第2の信号経路間の位相差を90度に設定するようにしてもよい。
この場合も、中間周波数fdを小さな値に設定しても、不要波成分を抑圧することができるほか、図2の周波数シンセサイザよりも、移相回路の個数を削減することができるため、周波数シンセサイザの小型化及び低コスト化を図ることができる効果を奏する。
図5はこの発明の実施の形態3による周波数シンセサイザを示す構成図であり、図において、図3と同一符号は同一又は相当部分を示すので説明を省略する。
移相回路11はクロック信号源1により生成されたクロック周波数fckのクロック信号の位相を第1の位相量(例えば、0度)だけシフトする回路である。なお、移相回路11は第1の移相回路を構成している。
移相回路12は第1の位相量と90度の差がある第2の位相量(例えば、クロック周波数fckで90度)だけ、クロック信号源1により生成されたクロック周波数fckのクロック信号の位相をシフトする回路である。なお、移相回路12は第2の移相回路を構成している。
MN−DAC14は移相回路12により位相が第2の位相量(例えば、クロック周波数fckで90度)だけシフトされたクロック信号に同期して、デジタル振幅データ生成回路2により生成された振幅信号A2に応じた電圧波形のアナログ信号(第2のアナログ信号)を合成回路7に出力する。なお、MN−DAC14は第2のマルチナイキストD/A変換回路を構成している。
デジタル振幅データ生成回路2は、上記実施の形態1,2と同様に、クロック信号源1からクロック周波数fckのクロック信号を受ける毎に、中間周波数fdを決める制御信号k(Lビット)を累積加算することで、その累積加算値に対応する振幅を有する振幅信号A1として、例えば、周波数fdの正弦波を生成する。
また、デジタル振幅データ生成回路2は、上記実施の形態1,2と同様に、その振幅信号A1と中間周波数fdで90度の位相差を有する振幅信号A2として、例えば、周波数fdの余弦波を生成する。
移相回路12は、第1の位相量と90度の差がある第2の位相量(例えば、クロック周波数fckで90度)だけ、クロック信号源1により生成されたクロック周波数fckのクロック信号の位相をシフトする。
MN−DAC14は、デジタル振幅データ生成回路2が周波数fdの余弦波である振幅信号A2を生成すると、移相回路12により位相が第2の位相量(例えば、クロック周波数fckで90度)だけシフトされたクロック信号に同期して、その振幅信号A2に応じた電圧波形のアナログ信号を合成回路7に出力する。
振幅データに応じた出力電圧の波形は、図6に示すように、クロック信号の立ち上がりエッジに同期して変化する。
図6(a)の例では、時間t0で、振幅信号(Data1)に応じた電圧波形に変化する。
一方、図6(b)の例では、時間t1で、振幅信号(Data1)に応じた電圧波形に変化する。
このように、MN−DAC13が受けるクロック信号とMN−DAC14が受けるクロック信号の間に位相差があると、MN−DAC13の出力波形とMN−DAC14の出力波形の間にも、同じだけの位相差が生じることになる。
あるいは、図8に示すように、第2の信号経路には移相回路12を挿入せずに、第1の信号経路に移相回路11を挿入し、その移相回路11が、第1の信号経路と第2の信号経路間の位相差を90度に設定するようにしてもよい。
この場合も、中間周波数fdを小さな値に設定しても、不要波成分を抑圧することができるほか、図5の周波数シンセサイザよりも、移相回路の個数を削減することができるため、周波数シンセサイザの小型化及び低コスト化を図ることができる効果を奏する。
図9はこの発明の実施の形態4による周波数シンセサイザのデジタル振幅データ生成回路2を示す構成図である。
図9において、位相アキュムレータである位相ACC21はクロック信号源1からクロック信号を受ける毎に、中間周波数fdを決める制御信号kを累積加算して、その制御信号kの累積加算値である位相データθを位相振幅変換回路22,23に出力し、その累積加算値が上限値(2L−1)以上になると、オーバーフロー処理によって新しい累積加算値は(累積加算値−2L)となる。
位相振幅変換回路23は位相データθに対応する余弦波(または、正弦波)の振幅信号A2(振幅信号A1と中間周波数fdで90度の位相差を有する振幅信号)を格納しているメモリであり、位相ACC21から位相データθを受けると、その位相データθをアドレスとして、その位相データθに対応する余弦波の振幅信号A2を出力する。なお、位相振幅変換回路23は第2のデジタル信号出力回路を構成している。
図9のデジタル振幅データ生成回路2は、図1〜図5及び図7,8の周波数シンセサイザに適用される。
デジタル振幅データ生成回路2の位相ACC21は、クロック信号源1からクロック信号を受ける毎に、中間周波数fdを決める制御信号kを累積加算して、その制御信号kの累積加算値である位相データθを位相振幅変換回路22,23に出力する。ただし、その累積加算値が上限値(2L−1)以上になると、オーバーフロー処理によって新しい累積加算値は(累積加算値−2L)となる。
位相振幅変換回路23は、位相データθに対応する余弦波(または、正弦波)の振幅信号A2を格納しており、位相ACC21から位相データθを受けると、その位相データθをアドレスとして、その位相データθに対応する余弦波の振幅信号A2を出力する。
これにより、中間周波数fdで90度の位相差を有する2つの振幅信号A1,A2を出力することができる。
この場合、位相ACC21aが第1の位相アキュムレータを構成し、位相ACC21bが第2の位相アキュムレータを構成する。
上記実施の形態4では、中間周波数fdで90度の位相差を有する2つの振幅信号A1,A2を出力するために、2種類の位相振幅変換回路22,23を実装しているものについて示したが(例えば、位相振幅変換回路22が正弦波の振幅信号A1を出力し、位相振幅変換回路23が余弦波の振幅信号A2を出力する)、位相振幅変換回路の種類が増えると、回路の設計・開発に要する負荷が増えるので望ましくない。
そこで、この実施の形態5では、同一種類の位相振幅変換回路33a,33bを実装しても、90度の位相差を有する2つの振幅信号A1,A2を出力することができるようにしている。
加算回路31は位相ACC21から出力された位相データθに位相オフセットデータα(第1の位相オフセットデータ)を加算し、その加算結果である位相データθ1を位相振幅変換回路33aに出力する回路である。なお、加算回路31は第1の加算回路を構成している。
加算回路32は位相ACC21から出力された位相データθに、その位相オフセットデータαと90度の差がある位相オフセットデータβ(第2の位相オフセットデータ)を加算し、その加算結果である位相データθ2を位相振幅変換回路33bに出力する回路である。なお、加算回路32は第2の加算回路を構成している。
位相振幅変換回路33bは位相データθ2に対応する正弦波(または、余弦波)の振幅信号A2を格納しているメモリであり、加算回路32から位相データθ2を受けると、その位相データθ2をアドレスとして、その位相データθ2に対応する正弦波の振幅信号A2を出力する。なお、位相振幅変換回路33bは第2のデジタル信号出力回路を構成している。
位相ACC21は、上記実施の形態4と同様に、クロック信号源1からクロック信号を受ける毎に、中間周波数fdを決める制御信号kを累積加算して、その制御信号kの累積加算値である位相データθを出力する。ただし、その累積加算値が上限値(2L−1)以上になると、オーバーフロー処理によって新しい累積加算値は(累積加算値−2L)となる。
加算回路32は、位相ACC21から位相データθを受けると、その位相データθに位相オフセットデータβを加算し、その加算結果である位相データθ2を位相振幅変換回路33bに出力する。
そこで、この実施の形態5では、位相オフセットデータαと位相オフセットデータβの差を2L−2とすることで、加算回路31,32から出力される位相データθ1,θ2の位相差を90度(π/2rad)としている。
A1=sin(2πfdt+α)=sin(2πfdt) (11)
A2=sin(2πfdt+β)=sin(2πfdt+π/2)
=cos(2πfdt)
(12)
これにより、同一の種類の位相振幅変換回路33a,33bを実装しても、中間周波数fdで90度の位相差を有する2つの振幅信号A1,A2を出力することができることが分かる。
Claims (12)
- クロック信号を生成するクロック信号源と、上記クロック信号源により生成されたクロック信号に同期して、振幅が周期的に変化する第1のデジタル信号を生成するとともに、上記第1のデジタル信号の周波数で、上記第1のデジタル信号と90度の位相差を有する第2のデジタル信号を生成するデジタル振幅データ生成回路と、上記クロック信号源により生成されたクロック信号に同期して、上記デジタル振幅データ生成回路により生成された第1のデジタル信号に応じた電圧波形の第1のアナログ信号を出力するマルチナイキストD/A変換回路と、上記クロック信号源により生成されたクロック信号に同期して、上記デジタル振幅データ生成回路により生成された第2のデジタル信号に応じた電圧波形の第2のアナログ信号を生成するとともに、上記第2のアナログ信号の位相を上記クロック信号の周波数で90度の位相量だけシフトし、位相シフト後の第2のアナログ信号と上記マルチナイキストD/A変換回路から出力された第1のアナログ信号を合成する不要波抑圧手段とを備えた周波数シンセサイザ。
- クロック信号を生成するクロック信号源と、上記クロック信号源により生成されたクロック信号に同期して、振幅が周期的に変化する第1のデジタル信号を生成するとともに、上記第1のデジタル信号の周波数で、上記第1のデジタル信号と90度の位相差を有する第2のデジタル信号を生成するデジタル振幅データ生成回路と、上記クロック信号源により生成されたクロック信号に同期して、上記デジタル振幅データ生成回路により生成された第1のデジタル信号に応じた電圧波形の第1のアナログ信号を出力する第1のマルチナイキストD/A変換回路と、上記クロック信号源により生成されたクロック信号に同期して、上記デジタル振幅データ生成回路により生成された第2のデジタル信号に応じた電圧波形の第2のアナログ信号を出力する第2のマルチナイキストD/A変換回路と、上記第1のマルチナイキストD/A変換回路から出力された第1のアナログ信号の位相を第1の位相量だけシフトする第1の移相回路と、上記クロック信号の周波数で、上記第1の位相量と90度の差がある第2の位相量だけ、上記第2のマルチナイキストD/A変換回路から出力された第2のアナログ信号の位相をシフトする第2の移相回路と、上記第1の移相回路により位相がシフトされた第1のアナログ信号と上記第2の移相回路により位相がシフトされた第2のアナログ信号を合成する合成回路とを備えた周波数シンセサイザ。
- クロック信号を生成するクロック信号源と、上記クロック信号源により生成されたクロック信号に同期して、振幅が周期的に変化する第1のデジタル信号を生成するとともに、上記第1のデジタル信号の周波数で、上記第1のデジタル信号と90度の位相差を有する第2のデジタル信号を生成するデジタル振幅データ生成回路と、上記クロック信号源により生成されたクロック信号に同期して、上記デジタル振幅データ生成回路により生成された第1のデジタル信号に応じた電圧波形の第1のアナログ信号を出力する第1のマルチナイキストD/A変換回路と、上記クロック信号源により生成されたクロック信号に同期して、上記デジタル振幅データ生成回路により生成された第2のデジタル信号に応じた電圧波形の第2のアナログ信号を出力する第2のマルチナイキストD/A変換回路と、上記第1のマルチナイキストD/A変換回路から出力された第1のアナログ信号と上記第2のマルチナイキストD/A変換回路から出力された第2のアナログ信号を合成する合成回路と、上記第1のマルチナイキストD/A変換回路から上記合成回路に至るまでの第1の信号経路、または、上記第2のマルチナイキストD/A変換回路から上記合成回路に至るまでの第2の信号経路のいずれか一方に挿入され、上記第1の信号経路と上記第2の信号経路間の位相差を上記クロック信号の周波数で90度に設定する移相回路とを備えた周波数シンセサイザ。
- クロック信号を生成するクロック信号源と、上記クロック信号源により生成されたクロック信号に同期して、振幅が周期的に変化する第1のデジタル信号を生成するとともに、上記第1のデジタル信号の周波数で、上記第1のデジタル信号と90度の位相差を有する第2のデジタル信号を生成するデジタル振幅データ生成回路と、上記クロック信号源により生成されたクロック信号の位相を第1の位相量だけシフトする第1の移相回路と、上記クロック信号の周波数で、上記第1の位相量と90度の差がある第2の位相量だけ、上記クロック信号源により生成されたクロック信号の位相をシフトする第2の移相回路と、上記第1の移相回路により位相がシフトされたクロック信号に同期して、上記デジタル振幅データ生成回路により生成された第1のデジタル信号に応じた電圧波形の第1のアナログ信号を出力する第1のマルチナイキストD/A変換回路と、上記第2の移相回路により位相がシフトされたクロック信号に同期して、上記デジタル振幅データ生成回路により生成された第2のデジタル信号に応じた電圧波形の第2のアナログ信号を出力する第2のマルチナイキストD/A変換回路と、上記第1のマルチナイキストD/A変換回路から出力された第1のアナログ信号と上記第2のマルチナイキストD/A変換回路から出力された第2のアナログ信号を合成する合成回路とを備えた周波数シンセサイザ。
- クロック信号を生成するクロック信号源と、上記クロック信号源により生成されたクロック信号に同期して、振幅が周期的に変化する第1のデジタル信号を生成するとともに、上記第1のデジタル信号の周波数で、上記第1のデジタル信号と90度の位相差を有する第2のデジタル信号を生成するデジタル振幅データ生成回路と、上記クロック信号源により生成されたクロック信号に同期して、上記デジタル振幅データ生成回路により生成された第1のデジタル信号に応じた電圧波形の第1のアナログ信号を出力する第1のマルチナイキストD/A変換回路と、上記クロック信号源により生成されたクロック信号に同期して、上記デジタル振幅データ生成回路により生成された第2のデジタル信号に応じた電圧波形の第2のアナログ信号を出力する第2のマルチナイキストD/A変換回路と、上記第1のマルチナイキストD/A変換回路から出力された第1のアナログ信号と上記第2のマルチナイキストD/A変換回路から出力された第2のアナログ信号を合成する合成回路と、上記クロック信号源から上記第1のマルチナイキストD/A変換回路に至るまでの第1の信号経路、または、上記クロック信号源から上記第2のマルチナイキストD/A変換回路に至るまでの第2の信号経路のいずれか一方に挿入され、上記第1の信号経路と上記第2の信号経路間の位相差を上記クロック信号の周波数で90度に設定する移相回路とを備えた周波数シンセサイザ。
- 上記デジタル振幅データ生成回路は、上記クロック信号源からクロック信号を受ける毎に、上記第1のデジタル信号の周波数である中間周波数を決める制御信号を累積加算して、上記制御信号の累積加算値を出力し、上記累積加算値が上限値に到達すると上記累積加算値をオーバーフロー処理する位相アキュムレータと、上記位相アキュムレータから出力された累積加算値に対応する振幅を有する第1のデジタル信号を出力する第1のデジタル信号出力回路と、上記位相アキュムレータから出力された累積加算値に対応する振幅を有し、上記中間周波数で、上記第1のデジタル信号と90度の位相差を有する第2のデジタル信号を出力する第2のデジタル信号出力回路とから構成されていることを特徴とする請求項1から請求項5のうちのいずれか1項記載の周波数シンセサイザ。
- 上記デジタル振幅データ生成回路は、上記クロック信号源からクロック信号を受ける毎に、上記第1のデジタル信号の周波数である中間周波数を決める制御信号を累積加算して、上記制御信号の累積加算値を出力し、上記累積加算値が上限値に到達すると上記累積加算値をオーバーフロー処理する第1の位相アキュムレータと、上記クロック信号源からクロック信号を受ける毎に、上記制御信号を累積加算して、上記制御信号の累積加算値を出力し、上記累積加算値が上限値に到達すると上記累積加算値をオーバーフロー処理する第2の位相アキュムレータと、上記第1の位相アキュムレータから出力された累積加算値に対応する振幅を有する第1のデジタル信号を出力する第1のデジタル信号出力回路と、上記第2の位相アキュムレータから出力された累積加算値に対応する振幅を有し、上記中間周波数で、上記第1のデジタル信号と90度の位相差を有する第2のデジタル信号を出力する第2のデジタル信号出力回路とから構成されていることを特徴とする請求項1から請求項5のうちのいずれか1項記載の周波数シンセサイザ。
- 上記デジタル振幅データ生成回路は、上記クロック信号源からクロック信号を受ける毎に、上記第1のデジタル信号の周波数である中間周波数を決める制御信号を累積加算して、上記制御信号の累積加算値を出力し、上記累積加算値が上限値に到達すると上記累積加算値をオーバーフロー処理する位相アキュムレータと、上記位相アキュムレータから出力された累積加算値に第1の位相オフセットデータを加算する第1の加算回路と、上記位相アキュムレータから出力された累積加算値に、上記第1の位相オフセットデータと90度の差がある第2の位相オフセットデータを加算する第2の加算回路と、上記第1の加算回路により第1の位相オフセットデータが加算された累積加算値に対応する振幅を有する第1のデジタル信号を出力する第1のデジタル信号出力回路と、上記第2の加算回路により第2の位相オフセットデータが加算された累積加算値に対応する振幅を有し、上記中間周波数で、上記第1のデジタル信号と90度の位相差を有する第2のデジタル信号を出力する第2のデジタル信号出力回路とから構成されていることを特徴とする請求項1から請求項5のうちのいずれか1項記載の周波数シンセサイザ。
- 上記デジタル振幅データ生成回路は、上記クロック信号源からクロック信号を受ける毎に、上記第1のデジタル信号の周波数である中間周波数を決める制御信号を累積加算して、上記制御信号の累積加算値を出力し、上記累積加算値が上限値に到達すると上記累積加算値をオーバーフロー処理する第1の位相アキュムレータと、上記クロック信号源からクロック信号を受ける毎に、上記制御信号を累積加算して、上記制御信号の累積加算値を出力し、上記累積加算値が上限値に到達すると上記累積加算値をオーバーフロー処理する第2の位相アキュムレータと、上記第1の位相アキュムレータから出力された累積加算値に第1の位相オフセットデータを加算する第1の加算回路と、上記第2の位相アキュムレータから出力された累積加算値に、上記第1の位相オフセットデータと90度の差がある第2の位相オフセットデータを加算する第2の加算回路と、上記第1の加算回路により第1の位相オフセットデータが加算された累積加算値に対応する振幅を有する第1のデジタル信号を出力する第1のデジタル信号出力回路と、上記第2の加算回路により第2の位相オフセットデータが加算された累積加算値に対応する振幅を有し、上記中間周波数で、上記第1のデジタル信号と90度の位相差を有する第2のデジタル信号を出力する第2のデジタル信号出力回路とから構成されていることを特徴とする請求項1から請求項5のうちのいずれか1項記載の周波数シンセサイザ。
- 上記第1及び第2のデジタル信号出力回路は、累積加算値に対応する振幅を有するデジタル信号を格納しているメモリで構成されており、入力された累積加算値をアドレスとして、上記累積加算値に対応する振幅を有するデジタル信号を出力することを特徴とする請求項6から請求項9のうちのいずれか1項記載の周波数シンセサイザ。
- 上記第1及び第2のデジタル信号出力回路は、累積加算値からデジタル信号を演算により求める演算回路で構成されており、入力された累積加算値に対応する振幅を有するデジタル信号を演算して出力することを特徴とする請求項6から請求項9のうちのいずれか1項記載の周波数シンセサイザ。
- 上記クロック信号源は、生成するクロック信号の周波数を可変することが可能な信号源で構成されていることを特徴とする請求項1から請求項11のうちのいずれか1項記載の周波数シンセサイザ。
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