JPH09162731A - ノイズ低減回路 - Google Patents
ノイズ低減回路Info
- Publication number
- JPH09162731A JPH09162731A JP7346441A JP34644195A JPH09162731A JP H09162731 A JPH09162731 A JP H09162731A JP 7346441 A JP7346441 A JP 7346441A JP 34644195 A JP34644195 A JP 34644195A JP H09162731 A JPH09162731 A JP H09162731A
- Authority
- JP
- Japan
- Prior art keywords
- transmission line
- reference signal
- signal
- low
- oscillator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 基準信号発振器及びＰＬＬシンセサイザを具
備した発振回路に用いるロジック回路とロ−パスフィル
タを使用した安価なノイズ低減回路を提供すること。 【解決手段】 基準信号発振器１及びＰＬＬシンセサイ
ザ２を具備し、基準信号発振器１とＰＬＬシンセサイザ
２が伝送線で接続されて構成される発振回路に用いるノ
イズ低減回路であって、伝送線１０の両端に低出力イン
ピ−ダンスのロジック回路３及びロジック回路４を設
け、更に、ＰＬＬシンセサイザ２の入力側にロ−パスフ
ィルタ５を設けた。
備した発振回路に用いるロジック回路とロ−パスフィル
タを使用した安価なノイズ低減回路を提供すること。 【解決手段】 基準信号発振器１及びＰＬＬシンセサイ
ザ２を具備し、基準信号発振器１とＰＬＬシンセサイザ
２が伝送線で接続されて構成される発振回路に用いるノ
イズ低減回路であって、伝送線１０の両端に低出力イン
ピ−ダンスのロジック回路３及びロジック回路４を設
け、更に、ＰＬＬシンセサイザ２の入力側にロ−パスフ
ィルタ５を設けた。
Description
【０００１】
【発明の属する技術分野】本発明は基準信号発振器とＰ
ＬＬシンセサイザを具備する発振回路に用いるノイズ低
減回路に関するものである。
ＬＬシンセサイザを具備する発振回路に用いるノイズ低
減回路に関するものである。
【０００２】
【従来の技術】図４は従来のＰＬＬシンセサイザによる
発振回路の構成を示すブロック図である。図示するよう
に、従来のＰＬＬシンセサイザ２による発振回路は基準
信号発振器１及びＰＬＬシンセサイザ２を具備し、ＰＬ
Ｌシンセサイザ２は位相検出器２−１、ル−プフィルタ
（低域通過フィルタ）２−２、電圧制御発振器（ＶＣ
Ｏ）２−３、可変分周器２−４等から構成される。
発振回路の構成を示すブロック図である。図示するよう
に、従来のＰＬＬシンセサイザ２による発振回路は基準
信号発振器１及びＰＬＬシンセサイザ２を具備し、ＰＬ
Ｌシンセサイザ２は位相検出器２−１、ル−プフィルタ
（低域通過フィルタ）２−２、電圧制御発振器（ＶＣ
Ｏ）２−３、可変分周器２−４等から構成される。
【０００３】基準信号発振器１は通常、温度補償型の水
晶発振器（ＴＣＸＯ）が用いられ、伝送線１０を介して
一台または複数台のＰＬＬシンセサイザ２に基準信号を
供給している。また、伝送線１０の途中に増幅器または
バッファを設ける場合もある。
晶発振器（ＴＣＸＯ）が用いられ、伝送線１０を介して
一台または複数台のＰＬＬシンセサイザ２に基準信号を
供給している。また、伝送線１０の途中に増幅器または
バッファを設ける場合もある。
【０００４】上記構成のＰＬＬシンセサイザ２におい
て、位相検出器２−１は基準信号発振器１の出力信号の
周波数並びに位相と、電圧制御発振器２−３の出力から
可変分周器２−４を介して入力される信号の周波数並び
に位相とを比較し誤差信号を増幅して出力し、ル−プフ
ィルタ（低域通過フィルタ）２−２を介して電圧制御発
振器２−３へフィ−ドバックする。電圧制御発振器２−
３は入力電圧に比例した周波数を出力する。これら位相
検出器２−１〜可変分周器２−４のフィードバックルー
プは誤差信号（周波数及び位相誤差）を減少するよう作
用し、従って、可変分周器２−４を設定することにより
所定の周波数の出力信号を得ることができる。
て、位相検出器２−１は基準信号発振器１の出力信号の
周波数並びに位相と、電圧制御発振器２−３の出力から
可変分周器２−４を介して入力される信号の周波数並び
に位相とを比較し誤差信号を増幅して出力し、ル−プフ
ィルタ（低域通過フィルタ）２−２を介して電圧制御発
振器２−３へフィ−ドバックする。電圧制御発振器２−
３は入力電圧に比例した周波数を出力する。これら位相
検出器２−１〜可変分周器２−４のフィードバックルー
プは誤差信号（周波数及び位相誤差）を減少するよう作
用し、従って、可変分周器２−４を設定することにより
所定の周波数の出力信号を得ることができる。
【０００５】
【発明が解決しようとする課題】しかしながら、基準信
号発振器１の出力インピ−ダンスは一般に高く、基準信
号発振器１と位相検出器２−１の間に電源ノイズ、その
他の誘導ノイズ等の外来ノイズによる影響を受け易い。
特に、複数台のＰＬＬシンセサイザ２に基準信号を供給
する場合は伝送線１０は距離的にも長くなりノイズの影
響を受け易い。また、基準信号発振器１と位相検出器２
−１の間に増幅器を用いる場合もあるが、基準信号発振
器１の出力へノイズが混入すると増幅器により必要な基
準信号と共にノイズも増幅されるためＣ／Ｎ（信号／ノ
イズ）の改善にはならない。これらノイズの影響により
ＰＬＬシンセサイザ２の出力が不安定となるという問題
があった。
号発振器１の出力インピ−ダンスは一般に高く、基準信
号発振器１と位相検出器２−１の間に電源ノイズ、その
他の誘導ノイズ等の外来ノイズによる影響を受け易い。
特に、複数台のＰＬＬシンセサイザ２に基準信号を供給
する場合は伝送線１０は距離的にも長くなりノイズの影
響を受け易い。また、基準信号発振器１と位相検出器２
−１の間に増幅器を用いる場合もあるが、基準信号発振
器１の出力へノイズが混入すると増幅器により必要な基
準信号と共にノイズも増幅されるためＣ／Ｎ（信号／ノ
イズ）の改善にはならない。これらノイズの影響により
ＰＬＬシンセサイザ２の出力が不安定となるという問題
があった。
【０００６】本発明は上述の点に鑑みてなされたもの
で、ロジック回路とロ−パスフィルタを使用した基準信
号発振器及びＰＬＬシンセサイザを具備する発振回路装
置に用いるノイズ低減回路を提供することを目的とす
る。
で、ロジック回路とロ−パスフィルタを使用した基準信
号発振器及びＰＬＬシンセサイザを具備する発振回路装
置に用いるノイズ低減回路を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】上記課題を解決するため
本発明は、図１に示すような基準信号発振器１及びＰＬ
Ｌシンセサイザ２を具備し、基準信号発振器１とＰＬＬ
シンセサイザ２が伝送線１０で接続されて構成される発
振回路に用いるノイズ低減回路であって、伝送線１０の
両端に低出力インピ−ダンスのロジック回路３及びロジ
ック回路４を設け、更に、ＰＬＬシンセサイザ２の入力
側にロ−パスフィルタ５を設けたことを特徴とする。
本発明は、図１に示すような基準信号発振器１及びＰＬ
Ｌシンセサイザ２を具備し、基準信号発振器１とＰＬＬ
シンセサイザ２が伝送線１０で接続されて構成される発
振回路に用いるノイズ低減回路であって、伝送線１０の
両端に低出力インピ−ダンスのロジック回路３及びロジ
ック回路４を設け、更に、ＰＬＬシンセサイザ２の入力
側にロ−パスフィルタ５を設けたことを特徴とする。
【０００８】上記のように伝送線１０の両端に低出力イ
ンピ−ダンスのロジック回路３、４を設けたことによ
り、伝送線１０はノイズの影響を受けにくく信号線を引
き延ばすことができる。また、基準信号はデジタル信号
に変換されて供給されるので伝送線１０でノイズが混入
するようなことがあっても、原信号（基準信号）の再生
が可能でありＣ／Ｎ（信号／ノイズ）が改善される。更
に、ロ−パスフィルタ（低域通過フィルタ）５を設け、
カットオフ周波数を適切に設定することにより、前記デ
ジタル信号の高域成分を抑圧し、位相検出器２−１に最
適なレベルで基準信号を供給することができる。
ンピ−ダンスのロジック回路３、４を設けたことによ
り、伝送線１０はノイズの影響を受けにくく信号線を引
き延ばすことができる。また、基準信号はデジタル信号
に変換されて供給されるので伝送線１０でノイズが混入
するようなことがあっても、原信号（基準信号）の再生
が可能でありＣ／Ｎ（信号／ノイズ）が改善される。更
に、ロ−パスフィルタ（低域通過フィルタ）５を設け、
カットオフ周波数を適切に設定することにより、前記デ
ジタル信号の高域成分を抑圧し、位相検出器２−１に最
適なレベルで基準信号を供給することができる。
【０００９】
【発明の実施の形態】以下、本発明の一実施例を図面に
基づいて詳細に説明する。図１は本発明のノイズ低減回
路を用いた発振回路の構成を示す図である。図示するよ
うに、本発明のノイズ低減回路は基準信号発振器１の出
力信号を出力インピ−ダンスの低いロジック回路３を介
して伝送線１０へ出力し、ＰＬＬシンセサイザ２の入力
側では同じロジック回路４及び、ロ−パスフルタ５を通
して入力するものである。基準信号発振器１及びＰＬＬ
シンセサイザ２に関しては従来例で説明したので、ここ
ではその説明は省略する。
基づいて詳細に説明する。図１は本発明のノイズ低減回
路を用いた発振回路の構成を示す図である。図示するよ
うに、本発明のノイズ低減回路は基準信号発振器１の出
力信号を出力インピ−ダンスの低いロジック回路３を介
して伝送線１０へ出力し、ＰＬＬシンセサイザ２の入力
側では同じロジック回路４及び、ロ−パスフルタ５を通
して入力するものである。基準信号発振器１及びＰＬＬ
シンセサイザ２に関しては従来例で説明したので、ここ
ではその説明は省略する。
【００１０】ロジック回路３（及びロジック回路４）は
抵抗器３−１、抵抗器３−２、ロジック素子（インバ−
タ）３−３、コンデンサ３−４で構成され、基準信号発
振器１の正弦波の出力信号を矩形波形に変換する。ま
た、ロ−パスフィルタ５は抵抗器（またはリアクタ）５
−１、コンデンサ５−２で構成され、カットオフ周波数
を適切に設定することができる。
抵抗器３−１、抵抗器３−２、ロジック素子（インバ−
タ）３−３、コンデンサ３−４で構成され、基準信号発
振器１の正弦波の出力信号を矩形波形に変換する。ま
た、ロ−パスフィルタ５は抵抗器（またはリアクタ）５
−１、コンデンサ５−２で構成され、カットオフ周波数
を適切に設定することができる。
【００１１】図２は図１の各部の信号波形を示す図であ
る。図示するように、基準信号発振器１から正弦波或い
は、クリプトサイン波で供給された基準信号（アナログ
信号）Ｓ１はロジック回路３によりＨ／Ｌ（ハイレベル
／ロ−レベル）のデジタル信号に変換される。一般的に
１Ｖｐ−ｐ前後で出力される基準信号レベルは０−５Ｖ
（又は０−３Ｖ）のデジタル信号に増幅変換される。
る。図示するように、基準信号発振器１から正弦波或い
は、クリプトサイン波で供給された基準信号（アナログ
信号）Ｓ１はロジック回路３によりＨ／Ｌ（ハイレベル
／ロ−レベル）のデジタル信号に変換される。一般的に
１Ｖｐ−ｐ前後で出力される基準信号レベルは０−５Ｖ
（又は０−３Ｖ）のデジタル信号に増幅変換される。
【００１２】信号Ｓ２は伝送線１０を通り出力端で同じ
ロジック回路４を介し信号Ｓ３に変換され、ロ−パスフ
ィルタ５で無用の高調波成分が除かれ正弦波（信号Ｓ
４）に変換されてＰＬＬシンセサイザ２へ入力される。
ロ−パスフィルタ５は図３に示す特性を有し、図示する
ようにカットオフ周波数を適切に設定することにより、
ノイズの無い正弦波の基準信号をＥ１レベルからＥ２レ
ベルに調整し最適なレベルでＰＬＬシンセサイザ２の位
相検出器２−１に供給することができる。なお、低周波
信号が問題となる場合、ローパスフィルタ５はバンドパ
スフィルタに置き換えることによって、高周波と共に低
周波成分をも除去可能である。
ロジック回路４を介し信号Ｓ３に変換され、ロ−パスフ
ィルタ５で無用の高調波成分が除かれ正弦波（信号Ｓ
４）に変換されてＰＬＬシンセサイザ２へ入力される。
ロ−パスフィルタ５は図３に示す特性を有し、図示する
ようにカットオフ周波数を適切に設定することにより、
ノイズの無い正弦波の基準信号をＥ１レベルからＥ２レ
ベルに調整し最適なレベルでＰＬＬシンセサイザ２の位
相検出器２−１に供給することができる。なお、低周波
信号が問題となる場合、ローパスフィルタ５はバンドパ
スフィルタに置き換えることによって、高周波と共に低
周波成分をも除去可能である。
【００１３】以上説明したように、基準信号発振器１の
出力インピ−ダンスは数Ｋオ−ムと一般に高いため、シ
ステム内のデジタル信号や外来ノイズによる影響を受け
易いが、ロジック回路３及び、ロジック回路４の出力イ
ンピ−ダンスは数十オ−ムと低いため、伝送線１０を引
き延ばしてもノイズの影響を受けにくく、ＰＬＬシンセ
サイザ２から安定した周波数を得ることができる。ま
た、デジタル信号Ｓ２、Ｓ３のＨ／Ｌレベルの判定基準
はスレッシュレベルのみで判定するので容易にダイナミ
ックレンジを広げることができる。
出力インピ−ダンスは数Ｋオ−ムと一般に高いため、シ
ステム内のデジタル信号や外来ノイズによる影響を受け
易いが、ロジック回路３及び、ロジック回路４の出力イ
ンピ−ダンスは数十オ−ムと低いため、伝送線１０を引
き延ばしてもノイズの影響を受けにくく、ＰＬＬシンセ
サイザ２から安定した周波数を得ることができる。ま
た、デジタル信号Ｓ２、Ｓ３のＨ／Ｌレベルの判定基準
はスレッシュレベルのみで判定するので容易にダイナミ
ックレンジを広げることができる。
【００１４】ロジック回路３、４は例えばインバ−タや
ＮＡＮＤ回路で構成可能なため、汎用品を用いることが
可能であり安価に実現できる。また、２回路で構成でき
るため１チップのＩＣを用いることで実装面積を小さ
く、更に、後段のロジック回路４は、伝送線１０でノイ
ズを受ける影響の程度により省略可能なため、回路を簡
略化できる。ロ−パスフィルタ５は、例えば抵抗器５−
１とコンデンサ５−２で構成可能なため、安価に実現で
き実装面積も小さくできる。
ＮＡＮＤ回路で構成可能なため、汎用品を用いることが
可能であり安価に実現できる。また、２回路で構成でき
るため１チップのＩＣを用いることで実装面積を小さ
く、更に、後段のロジック回路４は、伝送線１０でノイ
ズを受ける影響の程度により省略可能なため、回路を簡
略化できる。ロ−パスフィルタ５は、例えば抵抗器５−
１とコンデンサ５−２で構成可能なため、安価に実現で
き実装面積も小さくできる。
【００１５】
【発明の効果】以上説明したように本発明によれば、下
記のような優れた効果が期待される。 （１）伝送線の両端に低出力インピ−ダンスのロジック
回路を設けたことにより、伝送線はノイズの影響を受け
にくく信号線を引き延ばすことができる。
記のような優れた効果が期待される。 （１）伝送線の両端に低出力インピ−ダンスのロジック
回路を設けたことにより、伝送線はノイズの影響を受け
にくく信号線を引き延ばすことができる。
【００１６】（２）また、基準信号はデジタル信号に変
換されて供給されるので伝送線でノイズが混入するよう
なことがあっても、原信号（基準信号）の再生が可能で
ありＣ／Ｎ（信号／ノイズ）が改善される。
換されて供給されるので伝送線でノイズが混入するよう
なことがあっても、原信号（基準信号）の再生が可能で
ありＣ／Ｎ（信号／ノイズ）が改善される。
【００１７】（３）更に、ロ−パスフィルタ（低域通過
フィルタ）を設けたことにより、カットオフ周波数を適
切に設定し前記デジタル信号の高域成分を抑圧し、位相
検出器に最適なレベルの基準信号を供給できる。
フィルタ）を設けたことにより、カットオフ周波数を適
切に設定し前記デジタル信号の高域成分を抑圧し、位相
検出器に最適なレベルの基準信号を供給できる。
【図１】本発明のノイズ低減回路を用いた発振回路の構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１の各部の信号波形を示す図である。
【図３】ロ−パスフィルタの特性と各周波数の出力信号
を示す図である。
を示す図である。
【図４】従来のＰＬＬシンセサイザを用いる発振回路の
構成を示すブロック図である。
構成を示すブロック図である。
１ 基準信号発振器 ２ ＰＬＬシンセサイザ ２−１ 位相検出器 ２−２ ル−プフィルタ ２−３ 電圧制御発振器 ２−４ 可変分周器 ３ ロジック回路 ３−１ 抵抗器 ３−２ 抵抗器 ３−３ ロジック素子 ３−４ コンデンサ ４ ロジック回路 ５ ロ−パスフィルタ ５−１ 抵抗器（または、リアクタ） ５−２ コンデンサ １０ 伝送線
Claims (1)
- 【請求項１】 基準信号発振器及びＰＬＬシンセサイザ
を具備し、前記基準信号発振器と前記ＰＬＬシンセサイ
ザが伝送線で接続されて構成される発振回路に用いるノ
イズ低減回路であって、 前記伝送線の両端に低出力インピ−ダンスのロジック回
路を設け、更に、前記ＰＬＬシンセサイザの入力側にロ
−パスフィルタもしくはバンドパスフィルタを設けたこ
とを特徴とするノイズ低減回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7346441A JPH09162731A (ja) | 1995-12-12 | 1995-12-12 | ノイズ低減回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7346441A JPH09162731A (ja) | 1995-12-12 | 1995-12-12 | ノイズ低減回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09162731A true JPH09162731A (ja) | 1997-06-20 |
Family
ID=18383453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7346441A Pending JPH09162731A (ja) | 1995-12-12 | 1995-12-12 | ノイズ低減回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09162731A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005107056A1 (en) * | 2004-05-04 | 2005-11-10 | Telefonaktiebolaget Lm Ericsson (Publ) | Xo-buffer robust to interference |
-
1995
- 1995-12-12 JP JP7346441A patent/JPH09162731A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005107056A1 (en) * | 2004-05-04 | 2005-11-10 | Telefonaktiebolaget Lm Ericsson (Publ) | Xo-buffer robust to interference |
| US7102447B2 (en) | 2004-05-04 | 2006-09-05 | Telefonaktiebolaget L M Ericsson (Publ) | XO-buffer robust to interference |
| JP2007536840A (ja) * | 2004-05-04 | 2007-12-13 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 干渉に堅固な水晶発振器用バッファ |
| JP4685862B2 (ja) * | 2004-05-04 | 2011-05-18 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 干渉に堅固な水晶発振器用バッファ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5825252A (en) | Synthesized oscillation circuit | |
| DE60336832D1 (de) | Voreinstellschaltung für einen spannungsgesteuerten oszillator | |
| CA1289633C (en) | Pll frequency synthesizer | |
| JP3110448B2 (ja) | オーバートーン水晶発振器 | |
| JPH09162731A (ja) | ノイズ低減回路 | |
| US5406631A (en) | Stereo signal demodulator circuit and stereo signal demodulator using the same | |
| JPS60199260A (ja) | Ｐｌｌ変調回路 | |
| JP2897661B2 (ja) | 電圧制御型ｓａｗ発振器 | |
| US4184120A (en) | Mixing circuit | |
| JP3712141B2 (ja) | 位相同期ループ装置 | |
| JPS5938761Y2 (ja) | Ｐｌｌ回路のロ−パスフィルタ | |
| JP2732571B2 (ja) | チューナ用ｐｌｌ回路 | |
| JP3216610B2 (ja) | プログラマブル水晶発振器 | |
| US4302732A (en) | Harmonic phase locked loop with undesired DC component suppression | |
| JP2760925B2 (ja) | Ｆｍ／ａｍ受信回路 | |
| JPS63288518A (ja) | Ｐｌｌ回路 | |
| JPH06291647A (ja) | 位相制御発振器 | |
| KR950012956B1 (ko) | 주파수 변조 검파회로 | |
| JPH0328606Y2 (ja) | ||
| JPH01106507A (ja) | 周波数変調回路 | |
| KR920000411B1 (ko) | 수동 3차 pll 루프 필터 | |
| JPH10215168A (ja) | Ｖｃｘｏを用いたｐｌｌ発振器 | |
| JPH0724819Y2 (ja) | 位相同期回路 | |
| JPH056363B2 (ja) | ||
| JP2768013B2 (ja) | 分周器 |