JP2549431B2 - ディジタルミキサを含むｐｌｌのデッドロック現象防止回路 - Google Patents
ディジタルミキサを含むｐｌｌのデッドロック現象防止回路Info
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- JP2549431B2 JP2549431B2 JP1048182A JP4818289A JP2549431B2 JP 2549431 B2 JP2549431 B2 JP 2549431B2 JP 1048182 A JP1048182 A JP 1048182A JP 4818289 A JP4818289 A JP 4818289A JP 2549431 B2 JP2549431 B2 JP 2549431B2
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Description
【発明の詳細な説明】 〔発明の概要〕 ディジタルミキサを含むPLLのデッドロック現象を検
出し、デッドロックを解除する回路に関し、 外付け部品不要なデッドロック防止回路を提供するこ
とを目的とし、 第１の周波数と第２の周波数を入力させ、第３の周波
数を出力するディジタルミキサと、該第３の周波数と発
振器が出力する周波数を分周したものとを入力される位
相比較器、ローパスフィルタ、および電圧制御される該
発振器を備えるPLL回路とを有し、該発振器の出力周波
数を分周したものを前記第２の周波数とするディジタル
ミキサを含むPLLのデッドロック防止回路において、第
１の周波数を所定位相ずらしたものと第２の周波数を入
力されて、第４の周波数を出力する第２のディジタルミ
キサと、第３の周波数のH,Lレベルを第４の周波数の立
上りでサンプルホールドする異常ロック動作検出用フリ
ップフロップと、該フリップフロップの出力により開閉
されて異常ロック動作時には前記位相比較器への第３の
周波数の入力の禁止するゲート回路とを設けた構成とす
る。
出し、デッドロックを解除する回路に関し、 外付け部品不要なデッドロック防止回路を提供するこ
とを目的とし、 第１の周波数と第２の周波数を入力させ、第３の周波
数を出力するディジタルミキサと、該第３の周波数と発
振器が出力する周波数を分周したものとを入力される位
相比較器、ローパスフィルタ、および電圧制御される該
発振器を備えるPLL回路とを有し、該発振器の出力周波
数を分周したものを前記第２の周波数とするディジタル
ミキサを含むPLLのデッドロック防止回路において、第
１の周波数を所定位相ずらしたものと第２の周波数を入
力されて、第４の周波数を出力する第２のディジタルミ
キサと、第３の周波数のH,Lレベルを第４の周波数の立
上りでサンプルホールドする異常ロック動作検出用フリ
ップフロップと、該フリップフロップの出力により開閉
されて異常ロック動作時には前記位相比較器への第３の
周波数の入力の禁止するゲート回路とを設けた構成とす
る。
本発明は、ディジタルミキサを含むPLLのデッドロッ
ク現象を検出し、デッドロックを解除する回路に関す
る。
ク現象を検出し、デッドロックを解除する回路に関す
る。
ディジタルミキサを含むPLL（Phase Locked Loop）に
おいてはこの回路特有のデッドロック現象が生じ、これ
が自動解除されることが必要である。
おいてはこの回路特有のデッドロック現象が生じ、これ
が自動解除されることが必要である。
ビデオ信号のPAL規格においては、4.43361875MHzのサ
ブキャリア周波数fscと、15.625KHzの水平同期周波数fH
の間にfsc＝（284−1/4）fH＋25の関係があり、25Hzの
オフセットがある。これはディジタルミキサを含むPLL
回路で実現しており、第７図にその回路例を示す。
ブキャリア周波数fscと、15.625KHzの水平同期周波数fH
の間にfsc＝（284−1/4）fH＋25の関係があり、25Hzの
オフセットがある。これはディジタルミキサを含むPLL
回路で実現しており、第７図にその回路例を示す。
第７図で、10はディジタルミキサであり、2fscとfH/2
を受けてfmを出力する。12は位相比較器でfmとfvの位相
を比較し、その位相差に応じた出力を生じる。14はロー
パスフィルタであり、位相差出力を平滑化して電圧制御
水晶発振器16を制御する。発振器の出力周波数fxは14.0
625MHz近傍のものであり、これを分周器18は281250分の
１して50Hz近傍の周波数fvを作る。また分周器20はfxを
1800分の１して約7812.5Hz即ちfH/2を作る。ディジタル
ミキサ10の出力fmは2fsc−NfH/2で表わされ、Ｎは1135
に選ばれるので、fmは約50Hzである。12−14−16−18で
構成されるPLLでは位相を含めてfm＝fvになる。従って2
fsc−1135fH/2＝fvになる制御が行なわれ、これでfscと
fHの前記周波数関係が満足される。なおfHは発振器16か
らとり、そしてfscは図示しない別の発振器で発生さ
せ、これら両発振器の出力周波数における所望の関係を
このPLLで保持する。
を受けてfmを出力する。12は位相比較器でfmとfvの位相
を比較し、その位相差に応じた出力を生じる。14はロー
パスフィルタであり、位相差出力を平滑化して電圧制御
水晶発振器16を制御する。発振器の出力周波数fxは14.0
625MHz近傍のものであり、これを分周器18は281250分の
１して50Hz近傍の周波数fvを作る。また分周器20はfxを
1800分の１して約7812.5Hz即ちfH/2を作る。ディジタル
ミキサ10の出力fmは2fsc−NfH/2で表わされ、Ｎは1135
に選ばれるので、fmは約50Hzである。12−14−16−18で
構成されるPLLでは位相を含めてfm＝fvになる。従って2
fsc−1135fH/2＝fvになる制御が行なわれ、これでfscと
fHの前記周波数関係が満足される。なおfHは発振器16か
らとり、そしてfscは図示しない別の発振器で発生さ
せ、これら両発振器の出力周波数における所望の関係を
このPLLで保持する。
ところでこの回路では発振器16の出力周波数fxがある
周波数を越えると、異常点でロックしてしまうという現
象が起る。これを説明すると、ディジタルミキサ10の出
力fmは第６図（ａ）に示すように三角波状の周波数であ
る。即ちデータ入力である2fscがクロック入力であるfH
/2の整数倍のとき出力fmは０であり、これらの間で最大
のfH/2・２になる。今fm＝fx/281250＝fv＝50Hzである
Ａ点でロックし正常動作しているとき、何らかの原因で
fxが大になり、fmが直線L1に沿って小になって点Ｃを越
えると、今度は直線L2に沿って大、直線L3に沿って小に
なって点Ｂでロックする。実際には電圧制御水晶発振器
16はこれ程の周波数変化幅を持たない（500Hz程度の変
化幅しかない）ので、その途中のＤ点辺りでロックす
る。これがデッドロックである。
周波数を越えると、異常点でロックしてしまうという現
象が起る。これを説明すると、ディジタルミキサ10の出
力fmは第６図（ａ）に示すように三角波状の周波数であ
る。即ちデータ入力である2fscがクロック入力であるfH
/2の整数倍のとき出力fmは０であり、これらの間で最大
のfH/2・２になる。今fm＝fx/281250＝fv＝50Hzである
Ａ点でロックし正常動作しているとき、何らかの原因で
fxが大になり、fmが直線L1に沿って小になって点Ｃを越
えると、今度は直線L2に沿って大、直線L3に沿って小に
なって点Ｂでロックする。実際には電圧制御水晶発振器
16はこれ程の周波数変化幅を持たない（500Hz程度の変
化幅しかない）ので、その途中のＤ点辺りでロックす
る。これがデッドロックである。
なお、直線L1はfm＝2fsc−1135fH/2で表わされ、直線
L2はfm＝1135fH/2−2fscで表わされる。従って直線L1上
では、fxが大になっfHが大になるとfmは小になり、fvは
fxと同じ変化をする従ってその場合は大になるから、PL
Lではfxを小さくする制御が行なわれ、またfxが小にな
ってfHが小になるとfmが大になり、fvは小になるからPL
Lではfxを大にする制御が行なわれる。つまり直線L1上
ではロック点へ収束する制御が行なわれるが、直線L2上
では逆であり、fxが大／小になるとfxが益々大／小にす
る制御が行なわれてしまう。
L2はfm＝1135fH/2−2fscで表わされる。従って直線L1上
では、fxが大になっfHが大になるとfmは小になり、fvは
fxと同じ変化をする従ってその場合は大になるから、PL
Lではfxを小さくする制御が行なわれ、またfxが小にな
ってfHが小になるとfmが大になり、fvは小になるからPL
Lではfxを大にする制御が行なわれる。つまり直線L1上
ではロック点へ収束する制御が行なわれるが、直線L2上
では逆であり、fxが大／小になるとfxが益々大／小にす
る制御が行なわれてしまう。
このデットロック現象を防止すべく、第８図の回路が
考えられている。この第８図では異常モード検出バッフ
ァ22とゲート24を設け、異常モードでは位相比較器12へ
のfmの入力を遮断して正常ロック点へ復帰を図る。即ち
第２図（ａ）のＤ点などにロックすると、この場合の位
相ずれは大きく、位相比較器は更にfxを大にするよう大
きな出力を生じているから、正常ロック点より高い閾値
電圧を設定されて位相比較器出力を監視するバッファ22
により異常ロックを検出し、アンドゲート24を閉じる
と、位相比較器12はfm入力の断たれ、fvが残るので、発
振器出力fxは過大と判断してこれを下げる制御を行な
い、これにより直線L1上の制御に復帰する。
考えられている。この第８図では異常モード検出バッフ
ァ22とゲート24を設け、異常モードでは位相比較器12へ
のfmの入力を遮断して正常ロック点へ復帰を図る。即ち
第２図（ａ）のＤ点などにロックすると、この場合の位
相ずれは大きく、位相比較器は更にfxを大にするよう大
きな出力を生じているから、正常ロック点より高い閾値
電圧を設定されて位相比較器出力を監視するバッファ22
により異常ロックを検出し、アンドゲート24を閉じる
と、位相比較器12はfm入力の断たれ、fvが残るので、発
振器出力fxは過大と判断してこれを下げる制御を行な
い、これにより直線L1上の制御に復帰する。
しかしながらこの第８図の回路は、異常モード検出バ
ッファの閾値電圧の調整が必要で、このため集積回路の
みで済ませることができず、外付け部品が必要である。
このバッファ22はコストを上げる要因となっている。
ッファの閾値電圧の調整が必要で、このため集積回路の
みで済ませることができず、外付け部品が必要である。
このバッファ22はコストを上げる要因となっている。
本発明はかゝる点を改善し、外付け部品不要なデッド
ロック防止回路を提供することを目的とするものであ
る。
ロック防止回路を提供することを目的とするものであ
る。
第１図に示すように本発明では2fscとそれよりα゜ず
れた2fscを作る。30はこのための1/2分周器で、入力は4
fscである。ディジタルミキサは10と28の２個を設け、
前者に2fsc、後者にはα゜ずれた2fscを加える。これら
のクロック入力は共にfH/2である。また、これらのディ
ジタルミキサ10,28の出力fm,fm′を受ける異常ロック動
作検出用のフリップフロップ26を設け、ゲート224はこ
のフリップフロップ26の出力により開閉する。
れた2fscを作る。30はこのための1/2分周器で、入力は4
fscである。ディジタルミキサは10と28の２個を設け、
前者に2fsc、後者にはα゜ずれた2fscを加える。これら
のクロック入力は共にfH/2である。また、これらのディ
ジタルミキサ10,28の出力fm,fm′を受ける異常ロック動
作検出用のフリップフロップ26を設け、ゲート224はこ
のフリップフロップ26の出力により開閉する。
全図を通してそうであるが、他の図と同じ部分には同
じ符号が付してある。従って12は前述の位相比較器、14
はローパスフィルタ、16は電圧制御水晶発振器、18は1/
281250分周器、20は1/1800分周器である。
じ符号が付してある。従って12は前述の位相比較器、14
はローパスフィルタ、16は電圧制御水晶発振器、18は1/
281250分周器、20は1/1800分周器である。
本発明では、異常動作時はfm＝|2fsc−NfH/2|の絶対
値記号内が負値になることを検出してゲート24を閉じ、
正常ロック点への復帰を図るものである。次にこれを説
明する。
値記号内が負値になることを検出してゲート24を閉じ、
正常ロック点への復帰を図るものである。次にこれを説
明する。
fmは式の絶対値記号内が正，負の場合の2fsc,fH/2,fm
の関係を第２図（ａ）（ｂ）に示す。これはディジタル
ミキサの動作説明図であり、既知のように出力fmはデー
タ2fscをクロックfH/2の立上りでサンプルホールドした
ものである。
の関係を第２図（ａ）（ｂ）に示す。これはディジタル
ミキサの動作説明図であり、既知のように出力fmはデー
タ2fscをクロックfH/2の立上りでサンプルホールドした
ものである。
正の場合、fscのｎ番目のパルスの立上りエッジに対
して遅れる方向でfH/2の立上りがずれて行き、図示のよ
うに最初fH/2の立上りが2fscのＨレベル期間にあったと
すると、それが次第にずれてやがてＬレベル期間に入
り、こゝでfmは反転してＬになる。その後もずれ、やが
てfH/2の立上りは2fscのＨレベル期間になり、こゝでま
たfmは反転してＨになる。以下この繰り返しである。
して遅れる方向でfH/2の立上りがずれて行き、図示のよ
うに最初fH/2の立上りが2fscのＨレベル期間にあったと
すると、それが次第にずれてやがてＬレベル期間に入
り、こゝでfmは反転してＬになる。その後もずれ、やが
てfH/2の立上りは2fscのＨレベル期間になり、こゝでま
たfmは反転してＨになる。以下この繰り返しである。
負の場合は逆で、2fscのｎ番目のパルスの立上り（こ
の図では立下り）エッジに対して進む方向でfH/2の立上
りがずれて行く。
の図では立下り）エッジに対して進む方向でfH/2の立上
りがずれて行く。
2fscよりα゜ずれた例えば90゜遅れた2fscを受けるデ
ィジタルミキサ28の出力fm′は、正のときfmより立上り
が90゜遅れ、負のとき90゜進む（270゜遅れる）。これ
を第３図に示す。
ィジタルミキサ28の出力fm′は、正のときfmより立上り
が90゜遅れ、負のとき90゜進む（270゜遅れる）。これ
を第３図に示す。
そこで第１図の異常ロック動作検出用フリップフロッ
プ26のデータ入力にfmをまたクロック入力にfm′を入力
し、fm′の立上りでfmをサンプルホールドさせると、こ
のフリップフロップ26のＱ出力は正のときＨ、負のとき
Ｌとなり、異常ロック状態でアンドゲートを閉じ、位相
比較器12へのfmの入力を禁止することができる。
プ26のデータ入力にfmをまたクロック入力にfm′を入力
し、fm′の立上りでfmをサンプルホールドさせると、こ
のフリップフロップ26のＱ出力は正のときＨ、負のとき
Ｌとなり、異常ロック状態でアンドゲートを閉じ、位相
比較器12へのfmの入力を禁止することができる。
第1,第２のディジタルミキサ10,28に入力する2fsc,α
゜ずれた2fscのずれの量α゜は、90゜でなく270゜、45
゜、225゜など適宜の位相角であればよい。第４図は270
゜遅れの場合を示す。この場合fm′は前記正のとき270
゜遅れ、負のとき90゜遅れになるので、fm′の立上りで
取込んだfmのH,L即ちフリップフロップ26のＱ出力は正
のときＬ、負のときＨになるから、ゲート24をＬで開
き、Ｈで閉じるようにするか、または第４図のようにフ
リップフロップ26の出力を使用してゲート24はアンド
ゲートのまゝとすればよい。
゜ずれた2fscのずれの量α゜は、90゜でなく270゜、45
゜、225゜など適宜の位相角であればよい。第４図は270
゜遅れの場合を示す。この場合fm′は前記正のとき270
゜遅れ、負のとき90゜遅れになるので、fm′の立上りで
取込んだfmのH,L即ちフリップフロップ26のＱ出力は正
のときＬ、負のときＨになるから、ゲート24をＬで開
き、Ｈで閉じるようにするか、または第４図のようにフ
リップフロップ26の出力を使用してゲート24はアンド
ゲートのまゝとすればよい。
また分周器20は1/1800分周器でなく、他の分周比のも
のでよい。第５図は1/900分周器の例を示す。この場合
のディジタルミキサ10,28の出力は第４図などの場合の
２倍（100Hz程度）になるから、分周器18も直して第４
図などの２倍のfv（100Hz程度）を出力させる。
のでよい。第５図は1/900分周器の例を示す。この場合
のディジタルミキサ10,28の出力は第４図などの場合の
２倍（100Hz程度）になるから、分周器18も直して第４
図などの２倍のfv（100Hz程度）を出力させる。
以上説明したように本発明によれば、従来のデッドロ
ック現象防止回路の異常モード検出バッファが不要とな
り、工程と外付け部品の低減が図れる。また外付け部品
のためのロックプロテクト入力端子も不要となり、ピン
数の軽減が図れる。
ック現象防止回路の異常モード検出バッファが不要とな
り、工程と外付け部品の低減が図れる。また外付け部品
のためのロックプロテクト入力端子も不要となり、ピン
数の軽減が図れる。
第１図は本発明の原理図、 第２図はディジタルミキサの動作説明図、 第３図は本発明のゲート開閉原理の説明図、 第４図及び第５図は本発明の実施例1,2を示すブロック
図、 第６図はデッドロックの説明図、 第７図および第８図は従来例1,2を示すブロック図であ
る。 第１図は30は1/2分周器、10,28はディジタルミキサ、26
はフリップフロップ、24はゲート回路、12は位相比較
器、14はローパスフィルタ、16は電圧制御水晶発振器、
18,20は分周器である。
図、 第６図はデッドロックの説明図、 第７図および第８図は従来例1,2を示すブロック図であ
る。 第１図は30は1/2分周器、10,28はディジタルミキサ、26
はフリップフロップ、24はゲート回路、12は位相比較
器、14はローパスフィルタ、16は電圧制御水晶発振器、
18,20は分周器である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井戸 隆明 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 清水 正明 神奈川県横浜市港北区綱島東４丁目３番 １号 松下通信工業株式会社内 (72)発明者 鈴木 啓志 神奈川県横浜市港北区綱島東４丁目３番 １号 松下通信工業株式会社内 (72)発明者 河野 孝 神奈川県横浜市港北区綱島東４丁目３番 １号 松下通信工業株式会社内
Claims (1)
- 【請求項１】第１の周波数（2fsc）と第２の周波数（fH
/2）を入力され、第３の周波数（fm）を出力するディジ
タルミキサ（10）と、 該第３の周波数と発振器が出力する周波数を分周したも
の（fv）とを入力される位相比較器（12）、ローパスフ
ィルタ（14）、および電圧制御される該発振器（16）を
備えるPLL回路とを有し、 該発振器の出力周波数を分周したものを前記第２の周波
数とするディジタルミキサを含むPLLのデッドロック防
止回路において、 第１の周波数を所定位相（α゜）ずらしたものと第２の
周波数を入力されて、第４の周波数（fm′）を出力する
第２のディジタルミキサ（28）と、 第３の周波数（fm）のH,Lレベルを第４の周波数
（fm′）の立上りでサンプルホールドする異常ロック動
作検出用フリップフロップ（26）と、 該フリップフロップの出力により開閉されて異常ロック
動作時には前記位相比較器（12）への第３の周波数
（fm）の入力を禁止するゲート回路（24）とを設けたこ
とを特徴とするディジタルミキサを含むPLLのデッドロ
ック現象防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1048182A JP2549431B2 (ja) | 1989-02-28 | 1989-02-28 | ディジタルミキサを含むｐｌｌのデッドロック現象防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1048182A JP2549431B2 (ja) | 1989-02-28 | 1989-02-28 | ディジタルミキサを含むｐｌｌのデッドロック現象防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02226913A JPH02226913A (ja) | 1990-09-10 |
| JP2549431B2 true JP2549431B2 (ja) | 1996-10-30 |
Family
ID=12796244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1048182A Expired - Fee Related JP2549431B2 (ja) | 1989-02-28 | 1989-02-28 | ディジタルミキサを含むｐｌｌのデッドロック現象防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2549431B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5787241A (en) * | 1980-11-18 | 1982-05-31 | Mitsubishi Electric Corp | Phase synchronizing circuit for optional frequency conversion |
| JPS58220226A (ja) * | 1982-06-15 | 1983-12-21 | Toshiba Corp | 位相ロツクル−プ制御回路 |
| JPS6074819A (ja) * | 1983-09-30 | 1985-04-27 | Fujitsu Ltd | 位相同期回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH075703Y2 (ja) * | 1988-05-16 | 1995-02-08 | 横河電機株式会社 | 信号発生回路 |
-
1989
- 1989-02-28 JP JP1048182A patent/JP2549431B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5787241A (en) * | 1980-11-18 | 1982-05-31 | Mitsubishi Electric Corp | Phase synchronizing circuit for optional frequency conversion |
| JPS58220226A (ja) * | 1982-06-15 | 1983-12-21 | Toshiba Corp | 位相ロツクル−プ制御回路 |
| JPS6074819A (ja) * | 1983-09-30 | 1985-04-27 | Fujitsu Ltd | 位相同期回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02226913A (ja) | 1990-09-10 |
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