JPH02226913A - ディジタルミキサを含むｐｌｌのデッドロック現象防止回路 - Google Patents
ディジタルミキサを含むｐｌｌのデッドロック現象防止回路Info
- Publication number
- JPH02226913A JPH02226913A JP1048182A JP4818289A JPH02226913A JP H02226913 A JPH02226913 A JP H02226913A JP 1048182 A JP1048182 A JP 1048182A JP 4818289 A JP4818289 A JP 4818289A JP H02226913 A JPH02226913 A JP H02226913A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- output
- digital mixer
- gate
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000002265 prevention Effects 0.000 title claims description 7
- 230000002159 abnormal effect Effects 0.000 claims description 13
- 230000000630 rising effect Effects 0.000 claims description 6
- 230000002401 inhibitory effect Effects 0.000 claims 1
- 230000003111 delayed effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 1
Landscapes
- Synchronizing For Television (AREA)
- Color Television Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
ディジタルミキサを含むＰＬＬのデッドロック現象を検
出し、デッドロックを解除する回路に関し、 外付は部品不要なデッドロック防止回路を提供すること
を目的とし、 第１の周波数と第２の周波数を入力され、第３の周波数
を出力するディジタルミキサと、該第３の周波数と発振
器が出力する周波数を分周したものとを入力される位相
比較器、ローパスフィルタ、および電圧制御される該発
振器を備えるＰＬＬ回路とを有し、該発振器の出力周波
数を分周したものを前記第２の周波数とするディジタル
ミキサを含むＰＬＬのデッドロック防止回路において、
第１の周波数を所定位相ずらしたものと第２の周波数を
入力されて、第４の周波数を出力する第２のディジタル
ミキサと、第３の周波数のＨ，Ｌレベルを第４の周波数
の立上りでサンプルホールドする異常ロック動作検出用
フリップフロップと、該フリップフロップの出力により
開閉されて異常ロック動作時には前記位相比較器への第
３の周波数の入力を禁止するゲート回路とを設けた構成
とする。
出し、デッドロックを解除する回路に関し、 外付は部品不要なデッドロック防止回路を提供すること
を目的とし、 第１の周波数と第２の周波数を入力され、第３の周波数
を出力するディジタルミキサと、該第３の周波数と発振
器が出力する周波数を分周したものとを入力される位相
比較器、ローパスフィルタ、および電圧制御される該発
振器を備えるＰＬＬ回路とを有し、該発振器の出力周波
数を分周したものを前記第２の周波数とするディジタル
ミキサを含むＰＬＬのデッドロック防止回路において、
第１の周波数を所定位相ずらしたものと第２の周波数を
入力されて、第４の周波数を出力する第２のディジタル
ミキサと、第３の周波数のＨ，Ｌレベルを第４の周波数
の立上りでサンプルホールドする異常ロック動作検出用
フリップフロップと、該フリップフロップの出力により
開閉されて異常ロック動作時には前記位相比較器への第
３の周波数の入力を禁止するゲート回路とを設けた構成
とする。
本発明は、ディジタルミキサを含むＰＬＬのデッドロッ
ク現象を検出し、デッドロックを解除する回路に関する
。
ク現象を検出し、デッドロックを解除する回路に関する
。
ディジタルミキサを含むＰ Ｌ Ｌ （Ｐｈａｓｅ Ｌ
ｏｃｋｅｄＬｏｏｐ）においてはこの回路特有のデッド
口・ンク現象が生じ、これが自動解除されることが必要
である。
ｏｃｋｅｄＬｏｏｐ）においてはこの回路特有のデッド
口・ンク現象が生じ、これが自動解除されることが必要
である。
ビデオ信号のＰＡＬ規格においては、４．４３３６１８
７５ＭＨｚのサブキャリア周波数ｆ ｓｃと、１５．６
２５ＫＨｚの水平同期周波数ｆ、４の間にｆ ｓｃ −
（２８４−１／４）ｆＭ＋２５の関係があり、２５Ｈｚ
のオフセットがある。これはディジタルミキサを含むＰ
ＬＬ回路で実現しており、第７図にその回路例を示す。
７５ＭＨｚのサブキャリア周波数ｆ ｓｃと、１５．６
２５ＫＨｚの水平同期周波数ｆ、４の間にｆ ｓｃ −
（２８４−１／４）ｆＭ＋２５の関係があり、２５Ｈｚ
のオフセットがある。これはディジタルミキサを含むＰ
ＬＬ回路で実現しており、第７図にその回路例を示す。
第７図で、１０はディジタルミキサであり、２ｆ ｓｃ
とｆ Ｈ／２を受けてｆ、を出力する。１２は位相比較
器でｆ、とｆｖの位相を比較し、その位相差に応じた出
力を生じる。１４はローパスフィルタであり、位相差出
力を平滑化して電圧制御水晶発振器１６を制？ｉｌする
。発振器の出力周波数ｆ。
とｆ Ｈ／２を受けてｆ、を出力する。１２は位相比較
器でｆ、とｆｖの位相を比較し、その位相差に応じた出
力を生じる。１４はローパスフィルタであり、位相差出
力を平滑化して電圧制御水晶発振器１６を制？ｉｌする
。発振器の出力周波数ｆ。
は１４．０６２５Ｍ Ｈｚ近傍のものであり、これを分
周器１８は２８１２５０分の１して５０Ｈｚ近傍の周波
数ｆ、を作る。また分周器２０はｒ８を１８００分の１
して約７８１２゜５Ｈｚ即ちｆ、／２を作る。ディジタ
ルミキサ１０の出力ｆ、は２ｆ、ｃ−１１，／２で表わ
され、Ｎは１１３５に選ばれるのでｆ、は約５０ Ｆｌ
ｚである。１２−１４−１６−１８で構成されるＰＬ
Ｌでは位相を含めてｒ、−ｒｖになる。従って２ ｆ−
ｃ１１３５ ｆ ｏ／２＝ ｆ ｖになる制御が行なわ
れ、これでｆ ｓｅとｆ−の前記周波数関係が満足され
る。
周器１８は２８１２５０分の１して５０Ｈｚ近傍の周波
数ｆ、を作る。また分周器２０はｒ８を１８００分の１
して約７８１２゜５Ｈｚ即ちｆ、／２を作る。ディジタ
ルミキサ１０の出力ｆ、は２ｆ、ｃ−１１，／２で表わ
され、Ｎは１１３５に選ばれるのでｆ、は約５０ Ｆｌ
ｚである。１２−１４−１６−１８で構成されるＰＬ
Ｌでは位相を含めてｒ、−ｒｖになる。従って２ ｆ−
ｃ１１３５ ｆ ｏ／２＝ ｆ ｖになる制御が行なわ
れ、これでｆ ｓｅとｆ−の前記周波数関係が満足され
る。
なお［Ｈは発振器１６からとり、そしてｆ ｓｃは図示
しない別の発振器で発生させ、これら両光振器の出力周
波数における所望の関係を二〇ＰＬＬで保持する。
しない別の発振器で発生させ、これら両光振器の出力周
波数における所望の関係を二〇ＰＬＬで保持する。
とごろでこの回路では発振器１６の出力周波数ｆｘがあ
る周波数を越えると、異常点でロックしてしまうという
現象が起る。これを説明すると、ディジタルミキサ１０
の出力ｆ、は第６図（ａ）に示すように三角波状の周波
数である。即ちデータ入力である２【、ｃがクロック入
力であるｆ Ｈ／２の整数倍のとき出力ｆ、は０であり
、これらの間で最大のｆＨ／２−２になる。今ｆ 、＝
ｆ 、／２８１２５０− ｆｖ＝ ５０ Ｈｚである
Ａ点でロックし正常動作しているとき、何らかの原因で
ｆｌｌが大になり、ｆ、が直ｖＡＬ、に沿って小になっ
て点Ｃを越えると、今度は直線Ｌｘに沿って大、直線Ｌ
３に沿って小になって点Ｂでロックする。実際には電圧
制御水晶発振器１６はこれ程の周波数変化幅を持たない
（５００Ｈｚ程度の変化幅しかない）ので、その途中の
Ｄ点辺りでロックする。これがデッドロックである。
る周波数を越えると、異常点でロックしてしまうという
現象が起る。これを説明すると、ディジタルミキサ１０
の出力ｆ、は第６図（ａ）に示すように三角波状の周波
数である。即ちデータ入力である２【、ｃがクロック入
力であるｆ Ｈ／２の整数倍のとき出力ｆ、は０であり
、これらの間で最大のｆＨ／２−２になる。今ｆ 、＝
ｆ 、／２８１２５０− ｆｖ＝ ５０ Ｈｚである
Ａ点でロックし正常動作しているとき、何らかの原因で
ｆｌｌが大になり、ｆ、が直ｖＡＬ、に沿って小になっ
て点Ｃを越えると、今度は直線Ｌｘに沿って大、直線Ｌ
３に沿って小になって点Ｂでロックする。実際には電圧
制御水晶発振器１６はこれ程の周波数変化幅を持たない
（５００Ｈｚ程度の変化幅しかない）ので、その途中の
Ｄ点辺りでロックする。これがデッドロックである。
なお、直線Ｌ１はｆ、＝２ｆ□−１１３５ｆｏ／２で表
わされ、直線Ｌ８はｒ 、＝１１３５ ｆ Ｈ／２ ２
ｆ ｓｃで表わされる。従って直線Ｌ１上では、ｆ８
が大になっｆ、が大になるとｆ、は小になり、ｆ、はｆ
８と同じ変化をする従ってその場合は大になるから、Ｐ
ＬＬではｆ、を小さくする制御が行なわれ、またｆ、が
小になってｆｉ＋が小になるとｆ。
わされ、直線Ｌ８はｒ 、＝１１３５ ｆ Ｈ／２ ２
ｆ ｓｃで表わされる。従って直線Ｌ１上では、ｆ８
が大になっｆ、が大になるとｆ、は小になり、ｆ、はｆ
８と同じ変化をする従ってその場合は大になるから、Ｐ
ＬＬではｆ、を小さくする制御が行なわれ、またｆ、が
小になってｆｉ＋が小になるとｆ。
が大になり、ｆｖは小になるからＰＬＬではｆ４を大に
する制御が行なわれる。つまり直線Ｌｉ上ではロック点
へ収束する制御が行なわれるが、直線Ｌ！上では逆であ
り、ｆ、が大／小になるとｆ。
する制御が行なわれる。つまり直線Ｌｉ上ではロック点
へ収束する制御が行なわれるが、直線Ｌ！上では逆であ
り、ｆ、が大／小になるとｆ。
を益々大／小にする制御が行なわれてしまう。
このデッドロック現象を防止すべく、第８図の回路が考
えられている。この第８図では異常モード検出バッファ
２２とゲート２４を設け１、異常モ−ドでは位相比較器
１２へのｆ、の入力を遮断して正常ロック点への復帰を
図る。即ち第２図（ａ）のＤ点などにロックすると、こ
の場合の位相ずれは大きく、位相比較器は更にｒ８を大
にするよう大きな出力を生じているから、正常ロック点
より高い闇値電圧を設定されて位相比較器出力を監視す
るバッファ２２により異常ロックを検出し、アンドゲー
ト２４を閉じると、位相比較器１２はｆ。
えられている。この第８図では異常モード検出バッファ
２２とゲート２４を設け１、異常モ−ドでは位相比較器
１２へのｆ、の入力を遮断して正常ロック点への復帰を
図る。即ち第２図（ａ）のＤ点などにロックすると、こ
の場合の位相ずれは大きく、位相比較器は更にｒ８を大
にするよう大きな出力を生じているから、正常ロック点
より高い闇値電圧を設定されて位相比較器出力を監視す
るバッファ２２により異常ロックを検出し、アンドゲー
ト２４を閉じると、位相比較器１２はｆ。
入力を断たれ、ｆ、が残るので、発振器出力ｆ、ｌは過
大と判断してこれを下げる制御を行ない、これにより直
線Ｌ１上の制御に復帰する。
大と判断してこれを下げる制御を行ない、これにより直
線Ｌ１上の制御に復帰する。
しかしながらこの第８図の回路は、異常モード検出バッ
ファの闇値電圧の調整が必要で、このため集積回路のみ
で済ませることができず、外付は部品が必要である。こ
のバッファ２２はコストを上げる要因となっている。
ファの闇値電圧の調整が必要で、このため集積回路のみ
で済ませることができず、外付は部品が必要である。こ
のバッファ２２はコストを上げる要因となっている。
本発明はか＼る点を改善し、外付は部品不要なデッドロ
ック防止回路を提供することを目的とするものである。
ック防止回路を提供することを目的とするものである。
第１図に示すように本発明では２ｆ、ｃとそれよりα０
ずれた２ｆ、ｃを作る。３０はこのための１７２分周器
で、入力は４ｆ□である。ディジタルミキサは１０と２
８の２個を設け、前者に２ｆ１３、後者にはα゜ずれた
２ｆ、ｃを加える。これらのクロック入力は共にｆ工／
２である。また、これらのディジタルミキサ１０．２８
の出力ｆｌｌ＆＋ｆ＠’を受ける異常ロック動作検出用
のフリップフロップ２６を設け、ゲート２４はこのフリ
ップフロップ２６の出力により開閉する。
ずれた２ｆ、ｃを作る。３０はこのための１７２分周器
で、入力は４ｆ□である。ディジタルミキサは１０と２
８の２個を設け、前者に２ｆ１３、後者にはα゜ずれた
２ｆ、ｃを加える。これらのクロック入力は共にｆ工／
２である。また、これらのディジタルミキサ１０．２８
の出力ｆｌｌ＆＋ｆ＠’を受ける異常ロック動作検出用
のフリップフロップ２６を設け、ゲート２４はこのフリ
ップフロップ２６の出力により開閉する。
全図を通してそうであるが、他の図と同じ部分には同じ
符号が付しである。従って１２は前述の位相比較器、１
４はローパスフィルタ、１６は電圧制御水晶発振器、１
８は１／２８１２５０分周器、２０は１／１８００分周
器である。
符号が付しである。従って１２は前述の位相比較器、１
４はローパスフィルタ、１６は電圧制御水晶発振器、１
８は１／２８１２５０分周器、２０は１／１８００分周
器である。
本発明では、異常動作時はｆ−＝ ｌ ２ ｆ−ＣＨｆ
Ｍ／２１の絶対値記号内が負値になることを検出して
ゲート２４を閉じ、正常ロック点への復帰を図るもので
ある。次にこれを説明する。
Ｍ／２１の絶対値記号内が負値になることを検出して
ゲート２４を閉じ、正常ロック点への復帰を図るもので
ある。次にこれを説明する。
ｆ、の式の絶対値記号内が正、負の場合の２ｆ、、。
ｆ、／２．ｆ、の関係を第２図（ａ）（ｂ） ニ示す。
これはディジタルミキサの動作説明図でもあり、既知の
ように出力ｆ、はデータ２ｆ、ｃをクロックｆ、／２の
立上りでサンプルホールドしたものである。
ように出力ｆ、はデータ２ｆ、ｃをクロックｆ、／２の
立上りでサンプルホールドしたものである。
正の場合、２ｆ、Ｃのｎ番目のパルスの立上りエツジに
対して遅れる方向でｆ。／２の立上りがずれて行き、図
示のように最初【Ｈ／２の立上りが２ｆ、ｃのｆｉレベ
ル期間にあったとすると、それが次第にずれてやがてＬ
レベル期間に入り、こ＼でｆ、は反転してＬになる。そ
の後もずれ、やがてｒ 、Ｉ／２の立上りは２【、ｃの
Ｈレベル期間になり、こ−でまたｒ、は反転して【１に
なる。以下この繰り返しである。
対して遅れる方向でｆ。／２の立上りがずれて行き、図
示のように最初【Ｈ／２の立上りが２ｆ、ｃのｆｉレベ
ル期間にあったとすると、それが次第にずれてやがてＬ
レベル期間に入り、こ＼でｆ、は反転してＬになる。そ
の後もずれ、やがてｒ 、Ｉ／２の立上りは２【、ｃの
Ｈレベル期間になり、こ−でまたｒ、は反転して【１に
なる。以下この繰り返しである。
負の場合は逆で、２ｆ、ｃのｎ番目のパルスの立上り（
この図では立下り）エツジに対して進む方向でｆｇ／２
の立上りがずれて行く。
この図では立下り）エツジに対して進む方向でｆｇ／２
の立上りがずれて行く。
２ｆ□よりα゜ずれた例えば９０″遅れた２【、。
を受けるディジタルミキサ２Ｂの出力ｆ 、ｌは、正の
ときｆ、より立上りが９０″遅れ、負のとき９０°進む
（２７０°遅れる）、これを第３図に示す。
ときｆ、より立上りが９０″遅れ、負のとき９０°進む
（２７０°遅れる）、これを第３図に示す。
そこで第１図の異常ロック動作検出用フリップフロップ
２６のデータ入力に１．をまたクロック入力にｆ 、ｌ
を入力して、ｆ 、ｌの立上りでｆ、をサンプルホール
ドさせると、このフリップフロップ２６のＱ出力は正の
ときＨ１負のときＬとなり、異常ロック状態でアンドゲ
ートを閉じ、位相比較１１２へのｆ、の入力を禁止する
ことができる。
２６のデータ入力に１．をまたクロック入力にｆ 、ｌ
を入力して、ｆ 、ｌの立上りでｆ、をサンプルホール
ドさせると、このフリップフロップ２６のＱ出力は正の
ときＨ１負のときＬとなり、異常ロック状態でアンドゲ
ートを閉じ、位相比較１１２へのｆ、の入力を禁止する
ことができる。
第１．第２のディジタルミキサ１０．２８に入力する２
ｆ、ｃ、 α゜ずれた２ｆ、ｃのずれの量αは、９０
’でなく２７０’ 、４５”、２２５’など適宜の位相
角であればよい。第４図は２７０゜遅れの場合を示す。
ｆ、ｃ、 α゜ずれた２ｆ、ｃのずれの量αは、９０
’でなく２７０’ 、４５”、２２５’など適宜の位相
角であればよい。第４図は２７０゜遅れの場合を示す。
この場合ｆ 、ｌは前記圧のとき２７０″遅れ、負のと
き９０＠遅れになるので、ｆ 、ｌの立上りで取込んだ
ｆ、のＨ，Ｌ即ちフリッブフロップ２６のＱ出力は正の
ときＬ１負のときＨになるから、ゲート２４をＬで開き
、Ｈで閉じるようにするか、または第４図のようにフリ
ップフロップ２６のＱ出力を使用してゲート２４はアン
ドゲートのま＼とすればよい。
き９０＠遅れになるので、ｆ 、ｌの立上りで取込んだ
ｆ、のＨ，Ｌ即ちフリッブフロップ２６のＱ出力は正の
ときＬ１負のときＨになるから、ゲート２４をＬで開き
、Ｈで閉じるようにするか、または第４図のようにフリ
ップフロップ２６のＱ出力を使用してゲート２４はアン
ドゲートのま＼とすればよい。
また分周器２０は１／１８００分周器でなく、他の分周
比のものでよい。第５図はｌ／９００分周器の例を示す
。この場合のディジタルミキサｔｏ、２８の出力は第４
図などの場合の２倍（１００Ｈｚ程度）になるから、分
周器１８も直して第４図などの２倍のｒ ｖ（１００１
１ｚ程度）を出力させる。
比のものでよい。第５図はｌ／９００分周器の例を示す
。この場合のディジタルミキサｔｏ、２８の出力は第４
図などの場合の２倍（１００Ｈｚ程度）になるから、分
周器１８も直して第４図などの２倍のｒ ｖ（１００１
１ｚ程度）を出力させる。
以上説明したように本発明によれば、従来のデッドロッ
ク現象防止回路の異常モード検出バッファが不要となり
、工程と外付は部品の低減が図れる。また外付は部品の
ためのロックプロテクト入力端子も不要となり、ピン数
の軽減が図れる。
ク現象防止回路の異常モード検出バッファが不要となり
、工程と外付は部品の低減が図れる。また外付は部品の
ためのロックプロテクト入力端子も不要となり、ピン数
の軽減が図れる。
第１図は本発明の原理図、
第２図はディジタルミキサの動作説明図、第３図は本発
明のゲート開閉原理の説明図、第４図及び第５図は本発
明の実施例１．２を示すブロック図、 第６図はデッドロックの説明図、 第７図および第８図は従来例１．２を示すブロック図で
ある。 第１図は３０はｌ／２分周器、１０．２８はディジタル
ミキサ、２６はフリップフロップ、２４はゲート回路、
１２は位相比較器、１４はローパスフィルタ、１６は電
圧制御水晶発振器、１８，２０は分周器である。
明のゲート開閉原理の説明図、第４図及び第５図は本発
明の実施例１．２を示すブロック図、 第６図はデッドロックの説明図、 第７図および第８図は従来例１．２を示すブロック図で
ある。 第１図は３０はｌ／２分周器、１０．２８はディジタル
ミキサ、２６はフリップフロップ、２４はゲート回路、
１２は位相比較器、１４はローパスフィルタ、１６は電
圧制御水晶発振器、１８，２０は分周器である。
Claims (1)
- 【特許請求の範囲】 １、第１の周波数（２ｆ＿ｓ＿ｃ）と第２の周波数（ｆ
＿Ｈ／２）を入力され、第３の周波数（ｆ＿ｍ）を出力
するディジタルミキサ（１０）と、 該第３の周波数と発振器が出力する周波数を分周したも
の（ｆ＿ｖ）とを入力される位相比較器（１２）、ロー
パスフィルタ（１４）、および電圧制御１される該発振
器（１６）を備えるＰＬＬ回路とを有し、 該発振器の出力周波数を分周したものを前記第２の周波
数とするディジタルミキサを含むＰＬＬのデッドロック
防止回路において、 第１の周波数を所定位相（α゜）ずらしたものと第２の
周波数を入力されて、第４の周波数（ｆ＿ｍ′）を出力
する第２のディジタルミキサ（２８）と、第３の周波数
（ｆ＿ｍ）のＨ、Ｌレベルを第４の周波数（ｆ＿ｍ′）
の立上りでサンプルホールドする異常ロック動作検出用
フリップフロップ（２６）と、該フリップフロップの出
力により開閉されて異常ロック動作時には前記位相比較
器（１２）への第３の周波数（ｆ＿ｍ）の入力を禁止す
るゲート回路（２４）とを設けたことを特徴とするディ
ジタルミキサを含むＰＬＬのデッドロック現象防止回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1048182A JP2549431B2 (ja) | 1989-02-28 | 1989-02-28 | ディジタルミキサを含むｐｌｌのデッドロック現象防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1048182A JP2549431B2 (ja) | 1989-02-28 | 1989-02-28 | ディジタルミキサを含むｐｌｌのデッドロック現象防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02226913A true JPH02226913A (ja) | 1990-09-10 |
| JP2549431B2 JP2549431B2 (ja) | 1996-10-30 |
Family
ID=12796244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1048182A Expired - Fee Related JP2549431B2 (ja) | 1989-02-28 | 1989-02-28 | ディジタルミキサを含むｐｌｌのデッドロック現象防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2549431B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5787241A (en) * | 1980-11-18 | 1982-05-31 | Mitsubishi Electric Corp | Phase synchronizing circuit for optional frequency conversion |
| JPS58220226A (ja) * | 1982-06-15 | 1983-12-21 | Toshiba Corp | 位相ロツクル−プ制御回路 |
| JPS6074819A (ja) * | 1983-09-30 | 1985-04-27 | Fujitsu Ltd | 位相同期回路 |
| JPH01167731U (ja) * | 1988-05-16 | 1989-11-27 |
-
1989
- 1989-02-28 JP JP1048182A patent/JP2549431B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5787241A (en) * | 1980-11-18 | 1982-05-31 | Mitsubishi Electric Corp | Phase synchronizing circuit for optional frequency conversion |
| JPS58220226A (ja) * | 1982-06-15 | 1983-12-21 | Toshiba Corp | 位相ロツクル−プ制御回路 |
| JPS6074819A (ja) * | 1983-09-30 | 1985-04-27 | Fujitsu Ltd | 位相同期回路 |
| JPH01167731U (ja) * | 1988-05-16 | 1989-11-27 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2549431B2 (ja) | 1996-10-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5008635A (en) | Phase-lock-loop lock indicator circuit | |
| JP3408030B2 (ja) | 位相比較器 | |
| KR910003027B1 (ko) | 디지탈 위상동기 루우프 | |
| CA1281087C (en) | Multiple frequency digital phase locked loop | |
| KR0138220B1 (ko) | 위상동기루프회로의 클럭지연보상 및 듀티제어 장치 | |
| US4092672A (en) | Master oscillator synchronizing system | |
| US4668917A (en) | Phase comparator for use with a digital phase locked loop or other phase sensitive device | |
| JPH0789615B2 (ja) | 周波数シンセサイザ−回路 | |
| US5506531A (en) | Phase locked loop circuit providing increase locking operation speed using an unlock detector | |
| JPH01240078A (ja) | ライン同期信号検出回路 | |
| JPH02226913A (ja) | ディジタルミキサを含むｐｌｌのデッドロック現象防止回路 | |
| JPS5957530A (ja) | 位相同期回路 | |
| JP2541398B2 (ja) | 多重周波数デジタル位相同期ル―プ回路 | |
| JPH08149000A (ja) | Ｐｌｌ回路 | |
| JPS6342522A (ja) | 位相同期ル−プ回路 | |
| JP2910098B2 (ja) | Ｐｌｌ回路 | |
| JP2560982B2 (ja) | クロック抽出回路 | |
| JPH04222118A (ja) | 位相同期発振器 | |
| SU1012444A1 (ru) | Устройство фазовой автоподстройки частоты | |
| JPH09130237A (ja) | Ｐｌｌ回路及び転送データ信号処理装置 | |
| KR200188170Y1 (ko) | 클럭 발생기 | |
| JPS6276324A (ja) | 周波数シンセサイザ | |
| JPS58133042A (ja) | Ｐｌｌ回路 | |
| JPS60190024A (ja) | デイジタル位相同期回路 | |
| JPH03190428A (ja) | 位相同期回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |