JP2001308703A

JP2001308703A - Ｐｌｌ回路

Info

Publication number: JP2001308703A
Application number: JP2000119183A
Authority: JP
Inventors: Ikuaki Washimi; 育亮鷲見
Original assignee: Tokyo Sanyo Electric Co Ltd; Tottori Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Current assignee: Tokyo Sanyo Electric Co Ltd; Sanyo Electric Co Ltd
Priority date: 2000-04-20
Filing date: 2000-04-20
Publication date: 2001-11-02
Anticipated expiration: 2020-04-20
Also published as: JP3653446B2

Abstract

(57)【要約】【課題】ロックアップ時間が早い、任意の周波数およ
び基準周波数に対応し易いＰＬＬ回路を提供する。【解決手段】基準発振器２の出力を分周比Ｎ１（Ｎ１
は整数）で分周する第１固定分周器３と、第１電圧制御
発振器４の出力信号を分周比Ｎ２（Ｎ２は整数）にて分
周する第２固定分周器５と、両固定分周器３，５の各出
力を位相比較する第１位相比較器６と、出力信号を分周
比Ｎ３（Ｎ３は整数）にて分周する第３固定分周器９
と、第３固定分周器９の出力を分周比Ｎ４（Ｎ４は整
数）で分周し、位相が異なる複数の基準信号を出力する
変換器１０とを設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＰＬＬ回路に関す
る。

【０００２】

【従来の技術】従来より、この種の回路は例えば「ＳＡ
ＮＹＯＴＥＣＨＮＩＣＡＬＲＥＶＩＥＷ」ＶＯＬ．
１０、ＮＯ．１、ＦＥＢ．１９７８の第３２頁の図１に
示されている。この図１によると、基準信号ＦＲを発生
する基準発振器と、出力信号ＦＯを分周して帰還信号Ｆ
Ｖを発生する可変分周器と、帰還信号ＦＶの位相を、基
準信号ＦＲの位相と比較し、誤差信号ＥＲを発生する１
個の位相比較器が設けられている。そして、誤差信号Ｅ
Ｒに応答し制御電圧ＣＶを発生するローパスフィルタ
と、制御電圧ＣＶに応答し出力信号ＦＯを発生する電圧
制御発振器とが設けられている。

【０００３】

【発明が解決しようとする課題】しかし上記回路では、
基準信号の１周期の間に、１回しか位相比較を行わない
ので、ロックアップ時間が長い第１の欠点が有る。この
欠点を解消するために、本発明者は特願平１１−２０４
０５号にて出願している。

【０００４】この出願の図３によると、基準発振器３１
と、固定分周器３１ａと、発生手段３５と、複数の位相
比較器３６〜３Ｎと、複数の可変分周器４１〜４Ｎと、
電圧制御発振器４２等が設けられている。上記ＰＬＬ回
路に於て、例えば、基準発振器の発振周波数が１３ＭＨ
z、位相比較器の個数が４個、基準信号の周波数が２０
０ＫＨzとする。この時、中間信号（固定分周器３１ａ
の出力）の周波数は、２００ＫＨz×４＝８００ＫＨzと
なる。その結果、固定分周器３１ａの分周比は、１３Ｍ
Ｈz÷８００ＫＨz＝１６．２５となる。この様に、分数
分周比を持つ固定分周器３１ａを設ける事は困難であ
り、仮に完成したとしても、非常に高価となる第２の欠
点が有る。

【０００５】故に、本発明はこの様な従来の欠点を考慮
して、ロックアップ時間が早い、任意の発振周波数およ
び基準周波数に対応し易いＰＬＬ回路を提供する。

【０００６】

【課題を解決するための手段】上記課題を解決するため
に、請求項１の本発明では、基準発振器の出力を分周比
Ｎ１（Ｎ１は整数）にて分周する第１固定分周器と、第
１電圧制御発振器の出力信号を分周比Ｎ２（Ｎ２は整
数）にて分周する第２固定分周器と、前記両固定分周器
の各出力を位相比較する第１位相比較器と、前記出力信
号を分周比Ｎ３（Ｎ３は整数）にて分周する第３固定分
周器と、前記第３固定分周器の出力を分周比Ｎ４（Ｎ４
は整数）にて分周し、位相が異なる複数の基準信号を出
力する変換器とを設ける。

【０００７】請求項２の本発明では、前記分周比Ｎ３と
前記分周比Ｎ４との積が前記分周比Ｎ２に等しくなる様
に設ける。

【０００８】請求項３の本発明では、基準発振器の出力
を分周比Ｎ＋１／２（Ｎは整数）にて分周する第１固定
分周器と、第１電圧制御発振器の出力信号を分周比Ｎ１
にて分周する第２固定分周器と、前記両固定分周器の各
出力を位相比較する第１位相比較器と、前記出力信号を
分周比Ｎ２（Ｎ２は整数）にて分周し、位相が異なる複
数の基準信号を出力する変換器とを設ける。

【０００９】請求項４の本発明では、前記分周比Ｎ１の
倍数が前記分周比Ｎ２に等しくなる様に設ける。

【００１０】請求項５の本発明では、第２電圧制御発振
器の出力を分周する可変分周器と、前記複数の基準信号
と前記可変分周器の出力を各々位相比較し、複数の位相
比較信号を出力する第２位相比較器とを設ける。

【００１１】請求項６の本発明では、前記可変分周器は
単数個又は複数個で構成され、前記第２位相比較器は単
数個又は複数個で構成されている。

【００１２】

【発明の実施の形態】以下に、図１のブロック図に従
い、本発明の実施の形態１に係るＰＬＬ回路１を説明す
る。基準発振器２は例えば、発振周波数１３ＭＨzの出
力信号を出力する。第１固定分周器３は、基準発振器２
の出力信号を、分周比Ｎ１（Ｎ１は整数であり、例えば
Ｎ１＝６５）にて分周するものである。

【００１３】第１電圧制御発振器４は、入力する制御電
圧Ｖ１（後述）に従う周波数を持つ出力信号ＦＡを出力
するものである。第２固定分周器５は、出力信号ＦＡ
を、分周比Ｎ２（Ｎ２は整数であり、例えばＮ２＝３
２）にて分周するものである。

【００１４】第１位相比較器６は、第１固定分周器３の
出力と、第２固定分周器５の出力を位相比較し、位相比
較信号（アップ信号、ダウン信号）をチャージポンプ
（図示せず）へ出力する。チャージポンプは、上記位相
比較信号により、フィルタ７に対し、誤差信号を出力す
る。

【００１５】フィルタ７は誤差信号を濾波し、第１電圧
制御発振器４に対し、制御電圧Ｖ１を出力する。この様
に、第１位相比較器６は、位相比較信号を第１電圧制御
発振器４へ出力する。

【００１６】上記第１位相比較器６と、チャージポンプ
と、フィルタ７と、第１電圧制御発振器４と、第２固定
分周器５等により、閉ループであるＰＬＬ周波数シンセ
サイザ８が構成されている。

【００１７】第３固定分周器９は、第１電圧制御発振器
４の出力信号ＦＡを分周比Ｎ３（Ｎ３は整数であり、例
えばＮ３＝８）にて分周し、変換器１０に対し、中間信
号ＦＲを出力する。

【００１８】ＰＬＬ周波数シンセサイザ８に於て、上記
位相比較が繰り返されると、第１固定分周器３の出力
と、第２固定分周器５の出力が同期する。この時、基準
発振器２の発振周波数をＢＫＨz、第１電圧制御発振器
４の出力信号ＦＡの周波数をＣＫＨz、中間信号ＦＲの
周波数をＤＫＨzとすると、次式が成り立つ。

【００１９】Ｂ÷Ｎ１＝Ｃ÷Ｎ２…式（１）、Ｄ＝Ｃ÷
Ｎ３…式（２）、両式より、次式が得られる。Ｄ＝（Ｂ
×Ｎ２）／（Ｎ１×Ｎ３）…式（３）、この式に、具体
的数値を代入すると、Ｄ＝８００ＫＨzが得られる。

【００２０】変換器１０は、中間信号ＦＲを分周比Ｎ４
（Ｎ４は整数であり、例えばＮ３＝４）にて分周し、該
分周信号を、互いに位相が異なる複数の基準信号ＦＲ
１、ＦＲ２、ＦＲ３、ＦＲ４（基準周波数２００ＫＨz
を有する）に変換し、出力するものである。この様に、
分周比Ｎ３（例えば８）と分周比Ｎ４（例えば４）との
積が分周比Ｎ２（例えば３２）に等しくなる様に設けら
れている。

【００２１】図２のブロック図に示す様に、変換器１０
はＤフリップフロップ（遅延形フリップフロップ）１
１、１２、１３等から構成されている。Ｄフリップフロ
ップ１１のクロック端子ＣＫに中間信号ＦＲが入力さ
れ、入力端子Ｄおよび反転端子Ｑ１は、Ｄフリップフロ
ップ１３のクロック端子ＣＫに接続されている。出力端
子Ｑは、Ｄフリップフロップ１２のクロック端子ＣＫに
接続されている。

【００２２】フリップフロップ１２の出力端子Ｑから、
基準信号ＦＲ１が出力される。入力端子Ｄと反転端子Ｑ
１は接続され、その接続部から、基準信号ＦＲ３が出力
される。

【００２３】フリップフロップ１３の入力端子Ｄは、フ
リップフロップ１２の出力端子Ｑに接続されている。フ
リップフロップ１３の出力端子Ｑから、基準信号ＦＲ２
が出力され、反転端子Ｑ１から、基準信号ＦＲ４が出力
される。以上の部品により、変換器１０が構成されてい
る。

【００２４】再び図１に戻る。第２位相比較器１４の１
方の入力側に基準信号ＦＲ１が入力され、第２位相比較
器１５の１方の入力側に基準信号ＦＲ２が入力されてい
る。第２位相比較器１６の１方の入力側に基準信号ＦＲ
３が入力され、第２位相比較器１７の１方の入力側に基
準信号ＦＲ４が入力される。

【００２５】第２電圧制御発振器１８は、入力する制御
電圧ＣＶ（後述）に従う周波数を持つ出力ＶＯを出力す
るものである。可変分周器１９は、スイッチ２０を介し
て、第２電圧制御発振器１８の出力ＶＯを分周し、第２
位相比較器１４に対し、帰還信号ＦＶ１を出力する。

【００２６】可変分周器２１は、スイッチ２２を介し
て、上記出力ＶＯを分周し、第２位相比較器１５に対
し、帰還信号ＦＶ２を出力する。可変分周器２３は、ス
イッチ２４を介して、上記出力ＶＯを分周し、第２位相
比較器１６に対し、帰還信号ＦＶ３を出力する。可変分
周器２５は、スイッチ２６を介して、上記出力ＶＯを分
周し、第２位相比較器１７に対し、帰還信号ＦＶ４を出
力する。

【００２７】第２位相比較器１４は、基準周波数２００
ＫＨzを持つ基準信号ＦＲ１と帰還信号ＦＶ１を位相比
較し、位相比較信号をチャージポンプ（図示せず）へ出
力する。チャージポンプは、上記位相比較信号を誤差信
号ＥＲ１に変換し、それをローパスフィルタ２７へ出力
する。

【００２８】第２位相比較器１５は、基準周波数２００
ＫＨzを持つ基準信号ＦＲ２と帰還信号ＦＶ２を位相比
較し、位相比較信号をチャージポンプ（図示せず）へ出
力する。チャージポンプは、上記位相比較信号を誤差信
号ＥＲ２に変換し、それをローパスフィルタ２７へ出力
する。

【００２９】第２位相比較器１６は、基準周波数２００
ＫＨzを持つ基準信号ＦＲ３と帰還信号ＦＶ３を位相比
較し、位相比較信号をチャージポンプ（図示せず）へ出
力する。チャージポンプは、上記位相比較信号を誤差信
号ＥＲ３に変換し、それをローパスフィルタ２７へ出力
する。

【００３０】第２位相比較器１７は、基準周波数２００
ＫＨzを持つ基準信号ＦＲ４と帰還信号ＦＶ４を位相比
較し、位相比較信号をチャージポンプ（図示せず）へ出
力する。チャージポンプは、上記位相比較信号を誤差信
号ＥＲ４に変換し、それをローパスフィルタ２７へ出力
する。

【００３１】上述の様にして、第２位相比較器１４、１
５、１６、１７は、複数の基準信号ＦＲ１、ＦＲ２、Ｆ
Ｒ３、ＦＲ４と、可変分周器１９、２１、２３、２５の
出力ＦＶ１、ＦＶ２、ＦＶ３、ＦＶ４を各々位相比較
し、複数の位相比較信号を出力する。

【００３２】この様に、上記説明では、第２位相比較器
１４、１５、１６、１７は複数個（例えば４個）で構成
されている。また、上記説明では、可変分周器１９、２
１、２３、２５は複数個（例えば４個）で構成されてい
る。

【００３３】ローパスフィルタ２７は、上記誤差信号Ｅ
Ｒ１、ＥＲ２、ＥＲ３、ＥＲ４を濾波し、第２電圧制御
発振器１８に対し、制御電圧ＣＶを出力する。これらの
部品により、ＰＬＬ回路１が構成されている。

【００３４】次に、このＰＬＬ回路１の動作を図１ない
し図３に従い説明する。図３は、ＰＬＬ回路１に用いら
れる各信号のタイミングチャートである。

【００３５】これらの図に於て、最初に使用者がスター
トキー（図示せず）を押すと、ＰＬＬ回路１の動作が開
始する。制御部（マイクロコンピュータ等から成るが、
図示せず）は、スイッチ２０、２２、２４、２６を閉じ
る（オンさせる）。制御部は、基準発振器２をして、例
えば１３ＭＨzの発振周波数を持つ出力信号を出力させ
る。

【００３６】第１固定分周器３は、上記出力信号を分周
比Ｎ１にて分周し、第１位相比較器６へ出力する。第２
固定分周器５は、第１電圧制御発振器４が出力する出力
信号ＦＡを、分周比Ｎ２にて分周し、第１位相比較器６
へ出力する。

【００３７】第１位相比較器６は、第１固定分周器３の
出力と、第２固定分周器５の出力を位相比較し、チャー
ジポンプに対し、位相比較信号を出力する。チャージポ
ンプは位相比較信号を誤差信号に変換し、それをフィル
タ７へ出力する。

【００３８】フィルタ７は誤差信号を制御電圧Ｖ１に変
換し、それを第１電圧制御発振器４へ出力する。第１電
圧制御発振器４は、制御電圧Ｖ１に従う周波数を持つ出
力信号ＦＡを出力する。このＰＬＬ周波数シンセサイザ
８に於て、上記位相比較を繰り返すと、同期状態とな
り、６．４ＭＨz（２００ＫＨz×３２）の周波数を持つ
出力信号ＦＡが、第３固定分周器９を介して変換器１０
へ出力される（なお、中間信号ＦＲは上記同期状態にな
る前から変換器９へ出力されている）。

【００３９】変換器１０は、中間信号ＦＲ（周波数８０
０ＫＨz）を分周比Ｎ４（例えばＮ４＝４）にて分周
し、該分周信号（周波数２００ＫＨz）を、位相が異な
る複数の基準信号ＦＲ１、ＦＲ２、ＦＲ３、ＦＲ４に変
換し、出力する（基準信号ＦＲ１〜ＦＲ４の基準周波数
は２００ＫＨzである）。

【００４０】図３に示す様に、基準信号ＦＲ１は、タイ
ミングＴ１、Ｔ５、Ｔ９にて立上り第２位相比較器１４
へ入力する。基準信号ＦＲ２は、基準信号ＦＲ１よりも
１／４周期だけ遅延して、タイミングＴ２、Ｔ６、Ｔ１
０にて立上り、第２位相比較器１５へ入力する。

【００４１】基準信号ＦＲ３は、基準信号ＦＲ１よりも
２／４周期だけ遅延して、タイミングＴ３、Ｔ７、Ｔ１
１にて立上り、第２位相比較器１６へ入力する。基準信
号ＦＲ４は、基準信号ＦＲ１よりも３／４周期だけ遅延
して、タイミングＴ４、Ｔ８にて立上り、第２位相比較
器１７へ入力する。

【００４２】一方、第２電圧制御発振器１８からの出力
ＶＯは、スイッチ２０を介して、可変分周器１９により
分周され、帰還信号ＦＶ１として、第２位相比較器１４
へ入力する。同様に、帰還信号ＦＶ２、ＦＶ３、ＦＶ４
は各々、位相比較器１５、１６、１７へ入力する。

【００４３】第２位相比較器１４は、基準信号ＦＲ１と
帰還信号ＦＶ１の位相比較し、その結果として、誤差信
号ＥＲ１がローパスフィルタ２７へ出力される。同様
に、誤差信号ＥＲ２、ＥＲ３、ＥＲ４はローパスフィル
タ２７へ入力する。従って、第２位相比較器１４、１
５、１６、１７は全体として、基準信号ＦＲ１の１周期
の間に、位相比較を４回（タイミングＴ１、Ｔ２、Ｔ
３、Ｔ４）行う。

【００４４】誤差信号ＥＲ１、ＥＲ２、ＥＲ３、ＥＲ４
はローパスフィルタ２７により制御電圧ＣＶに変換さ
れ、第２電圧制御発振器１８は、制御電圧ＣＶに比例し
た周波数を有する出力ＶＯを発生する。

【００４５】この様に、タイミングＴ１を基準ポイント
として、第２位相比較器１４は、基準信号ＦＲ１と帰還
信号ＦＶ１につき、位相を比較する。タイミングＴ２を
基準ポイントとして、第２位相比較器１５は、基準信号
ＦＲ２と帰還信号ＦＶ２につき、位相を比較する。

【００４６】タイミングＴ３を基準ポイントとして、第
２位相比較器１６は、基準信号ＦＲ３と帰還信号ＦＶ３
につき、位相を比較する。タイミングＴ４を基準ポイン
トとして、第２位相比較器１７は、基準信号ＦＲ４と、
帰還信号ＦＶ４につき、位相を比較する。

【００４７】この様に、基準信号ＦＲ２、ＦＲ３、ＦＲ
４は、基準信号ＦＲ１に対し各々、π／２、π、３／４
πずつずらされ、基準信号ＦＲ１の１周期の間に、位相
比較が４回行われるため、ロックアップ時間は、従来の
約１／４に短縮される。

【００４８】基準信号ＦＲ１、ＦＲ２、ＦＲ３、ＦＲ４
の基準周波数Ａは、中間信号ＦＲの周波数ＤＫＨzを分
周比Ｎ４で分周したものだから、次式が成立つ。Ａ＝Ｄ
／Ｎ４、この式に、前述の式（３）を代入すると、次式
が成立つ。Ａ＝Ｄ／Ｎ４＝（Ｂ×Ｎ２）／（Ｎ１×Ｎ
３）×１／Ｎ４、上式から、Ｎ１を求めると、Ｎ１＝
（Ｂ／Ａ）×（Ｎ２／（Ｎ３・Ｎ４））…式（４）この時、分周比Ｎ３とＮ４の積と分周比Ｎ２を同一にす
るならば、Ｎ１＝Ｂ／Ａとなる。この様に、本発明の構
成により、第１固定分周器３の分周比Ｎ１は基準発振器
２の発振周波数（例えばＢ＝１３０００ＫＨz）を、基
準周波数Ａ（これは局間周波数であり、例えばＧＳＭの
場合は、２００ＫＨzである）で割った値となる。故
に、分周比Ｎ１は整数となり、容易に製造でき、かつコ
ストが安い。

【００４９】また、位相比較信号の個数と、変換器１０
の分周比Ｎ４を同一にする事により任意の個数の位相比
較信号を持つＰＬＬ回路を容易に構成する事ができる。

【００５０】また、上述した実施の形態１では、可変分
周器１９、２１、２３、２５および位相比較器１４、１
５、１６、１７の数は、それぞれ４個として説明した
が、本発明は、この個数に限定されるものではない。

【００５１】例えば、４個の可変分周器１９、２１、２
３、２５をまとめ、時分割で可変分周器１９、２１、２
３、２５の各々の機能を果たす可変分周器を１つだけ
（単数個）設けても良い。

【００５２】さらに、位相比較器１４、１５、１６、１
７をまとめ、時分割で位相比較器１４、１５、１６、１
７の各々の機能を果たす位相比較器を１つだけ（単数
個）設けても良い。

【００５３】次に、図４のブロック図に従い、本発明の
実施の形態２に係るＰＬＬ回路２８を説明する。基準発
振器２は例えば、発振周波数１３ＭＨzの出力信号を出
力する。第１固定分周器３ａは、基準発振器２の出力を
分周比Ｎ＋１／２（Ｎは整数であり、例えばＮ＝３２）
にて分周するものである。

【００５４】第１電圧制御発振器４ａは、入力する制御
電圧Ｖ１（後述）に従う周波数を持つ出力信号ＦＲを出
力するものである。第２固定分周器５ａは、出力信号Ｆ
Ｒを分周比Ｎ１（Ｎ１は整数であり、例えばＮ１＝２）
にて分周するものである。

【００５５】第１位相比較器６ａは、第１固定分周器３
ａの出力と、第２固定分周器５ａの出力を位相比較し、
位相比較信号（アップ信号、ダウン信号）をチャージポ
ンプ（図示せず）へ出力する。チャージポンプは、上記
位相比較信号により、フィルタ７に対し、誤差信号を出
力する。

【００５６】フィルタ７は誤差信号を濾波し、第１電圧
制御発振器４ａに対し、制御電圧Ｖ１を出力する。この
様に、第１位相比較器６ａは、位相比較信号を第１電圧
制御発振器４ａへ出力する。

【００５７】上記第１位相比較器６ａと、チャージポン
プと、フィルタ７と、第１電圧制御発振器４ａと、第２
固定分周器５ａ等により、閉ループであるＰＬＬ周波数
シンセサイザ８ａが構成されている。

【００５８】上記位相比較が繰り返されると、第１固定
分周器３ａの出力と第２固定分周器５ａの出力が同期す
る。この時、出力信号ＦＲの周波数をＥＫＨzとする
と、次式が成立つ（発振周波数をＢＫＨzとする）。Ｂ
÷（Ｎ＋１／２）＝Ｅ÷Ｎ１、故に、Ｅ＝Ｂ×（Ｎ１／
（Ｎ＋１／２））＝８００ＫＨzとなる。…式（５）変換器１０ａは、出力信号ＦＲを分周比Ｎ２（Ｎ２は整
数であり、例えばＮ２＝４）にて分周し、該分周信号を
互いに位相が異なる複数の基準信号ＦＲ１、ＦＲ２、Ｆ
Ｒ３、ＦＲ４（基準周波数２００ＫＨzを有する）に変
換し、出力するものである。この様に、変換器１０ａ
は、分周比Ｎ２と等しい個数（上記例では４個）の基準
信号ＦＲ１〜ＦＲ４を出力する。

【００５９】図２のブロック図に示す様に、変換器１０
ａは変換器１０と同一である。以上の部品により、変換
器１０ａが構成されている。

【００６０】再び図４に戻る。第２固定分周器５ａの分
周比Ｎ１（例えばＮ１＝２）の倍数は、変換器１０ａの
分周比Ｎ２（例えばＮ２＝４）と同一になる様に設けら
れている。

【００６１】第２位相比較器１４の１方の入力側に基準
信号ＦＲ１が入力され、第２位相比較器１５の１方の入
力側に基準信号ＦＲ２が入力されている。第２位相比較
器１６の１方の入力側に基準信号ＦＲ３が入力され、第
２位相比較器１７の１方の入力側に基準信号ＦＲ４が入
力される。

【００６２】第２電圧制御発振器１８は、入力する制御
電圧ＣＶ（後述）に従う周波数を持つ出力ＶＯを出力す
るものである。可変分周器１９は、スイッチ２０を介し
て、第２電圧制御発振器１８の出力ＶＯを分周し、第２
位相比較器１４に対し、帰還信号ＦＶ１を出力する。

【００６３】可変分周器２１は、スイッチ２２を介し
て、上記出力ＶＯを分周し、第２位相比較器１５に対
し、帰還信号ＦＶ２を出力する。可変分周器２３は、ス
イッチ２４を介して、上記出力ＶＯを分周し、第２位相
比較器１６に対し、帰還信号ＦＶ３を出力する。可変分
周器２５は、スイッチ２６を介して、上記出力ＶＯを分
周し、第２位相比較器１７に対し、帰還信号ＦＶ４を出
力する。

【００６４】第２位相比較器１４は、基準周波数２００
ＫＨzを持つ基準信号ＦＲ１と帰還信号ＦＶ１を位相比
較し、位相比較信号をチャージポンプ（図示せず）へ出
力する。チャージポンプは、上記位相比較信号を誤差信
号ＥＲ１に変換し、それをローパスフィルタ２７へ出力
する。

【００６５】第２位相比較器１５は、基準周波数２００
ＫＨzを持つ基準信号ＦＲ２と帰還信号ＦＶ２を位相比
較し、位相比較信号をチャージポンプ（図示せず）へ出
力する。チャージポンプは、上記位相比較信号を誤差信
号ＥＲ２に変換し、それをローパスフィルタ２７へ出力
する。

【００６６】第２位相比較器１６は、基準周波数２００
ＫＨzを持つ基準信号ＦＲ３と帰還信号ＦＶ３を位相比
較し、位相比較信号をチャージポンプ（図示せず）へ出
力する。チャージポンプは、上記位相比較信号を誤差信
号ＥＲ３に変換し、それをローパスフィルタ２７へ出力
する。

【００６７】第２位相比較器１７は、基準周波数２００
ＫＨzを持つ基準信号ＦＲ４と帰還信号ＦＶ４を位相比
較し、位相比較信号をチャージポンプ（図示せず）へ出
力する。チャージポンプは、上記位相比較信号を誤差信
号ＥＲ４に変換し、それをローパスフィルタ２７へ出力
する。

【００６８】上述の様にして、第２位相比較器１４、１
５、１６、１７は、複数の基準信号ＦＲ１、ＦＲ２、Ｆ
Ｒ３、ＦＲ４と、可変分周器１９、２１、２３、２５の
出力ＦＶ１、ＦＶ２、ＦＶ３、ＦＶ４を各々位相比較
し、複数の位相比較信号を出力する。

【００６９】この様に、上記説明では、第２位相比較器
１４、１５、１６、１７は複数個（例えば４個）で構成
されている。また、上記説明では、可変分周器１９、２
１、２３、２５は複数個（例えば４個）で構成されてい
る。

【００７０】ローパスフィルタ２７は、上記誤差信号Ｅ
Ｒ１、ＥＲ２、ＥＲ３、ＥＲ４を濾波し、第２電圧制御
発振器１８に対し、制御電圧ＣＶを出力する。これらの
部品により、ＰＬＬ回路２８が構成されている。

【００７１】次に、このＰＬＬ回路２８の動作を図２な
いし図４に従い説明する。これらの図に於て、最初に使
用者がスタートキー（図示せず）を押すと、ＰＬＬ回路
２８の動作が開始する。制御部（マイクロコンピュータ
等から成るが、図示せず）はスイッチ２０、２２、２
４、２６を閉じる（オンさせる）。制御部は、基準発振
器２をして、例えば１３ＭＨzの発振周波数を持つ出力
信号を出力させる。

【００７２】第１固定分周器３ａは、上記出力信号を分
周比（Ｎ＋１／２）にて分周し、第１位相比較器６ａへ
出力する。第２固定分周器５ａは、第１電圧制御発振器
４ａが出力する出力信号ＦＲを、分周比Ｎ１にて分周
し、第１位相比較器６ａへ出力する。

【００７３】第１位相比較器６ａは、第１固定分周器３
ａの出力と、第２固定分周器５ａの出力を位相比較し、
チャージポンプに対し、位相比較信号を出力する。チャ
ージポンプは位相比較信号を誤差信号に変換し、それを
フィルタ７へ出力する。

【００７４】フィルタ７は誤差信号を制御電圧Ｖ１に変
換し、それを第１電圧制御発振器４ａへ出力する。第１
電圧制御発振器４ａは、制御電圧Ｖ１に従う周波数を持
つ出力信号ＦＲを出力する。このＰＬＬ周波数シンセサ
イザ８ａに於て、上記位相比較を繰り返すと、同期状態
となり、８００ＫＨzの周波数を持つ出力信号ＦＲが変
換器１０ａへ出力される（なお、出力信号ＦＲは上記同
期状態になる前から変換器１０ａへ出力されている）。

【００７５】変換器１０ａは、出力信号ＦＲ（周波数８
００ＫＨz）を分周比Ｎ２（例えばＮ２＝４）にて分周
し、該分周信号（周波数２００ＫＨz）を、位相が異な
る複数の基準信号ＦＲ１、ＦＲ２、ＦＲ３、ＦＲ４に変
換し、出力する（基準信号ＦＲ１〜ＦＲ４の基準周波数
は２００ＫＨzである）。

【００７６】図３に示す様に、基準信号ＦＲ１は、タイ
ミングＴ１、Ｔ５、Ｔ９にて立上り第２位相比較器１４
へ入力する。基準信号ＦＲ２は、基準信号ＦＲ１よりも
１／４周期だけ遅延して、タイミングＴ２、Ｔ６、Ｔ１
０にて立上り、第２位相比較器１５へ入力する。

【００７７】基準信号ＦＲ３は、基準信号ＦＲ１よりも
２／４周期だけ遅延して、タイミングＴ３、Ｔ７、Ｔ１
１にて立上り、第２位相比較器１６へ入力する。基準信
号ＦＲ４は、基準信号ＦＲ１よりも３／４周期だけ遅延
して、タイミングＴ４、Ｔ８にて立上り、第２位相比較
器１７へ入力する。

【００７８】一方、第２電圧制御発振器１８からの出力
ＶＯは、スイッチ２０を介して、可変分周器１９により
分周され、帰還信号ＦＶ１として、第２位相比較器１４
へ入力する。同様に、帰還信号ＦＶ２、ＦＶ３、ＦＶ４
は各々、位相比較器１５、１６、１７へ入力する。

【００７９】第２位相比較器１４は、基準信号ＦＲ１と
帰還信号ＦＶ１の位相比較し、その結果として、誤差信
号ＥＲ１がローパスフィルタ２７へ出力される。同様
に、誤差信号ＥＲ２、ＥＲ３、ＥＲ４はローパスフィル
タ２７へ入力する。従って、第２位相比較器１４、１
５、１６、１７は全体として、基準信号ＦＲ１の１周期
の間に、位相比較を４回（タイミングＴ１、Ｔ２、Ｔ
３、Ｔ４）行う。

【００８０】基準信号ＦＲ１、ＦＲ２、ＦＲ３、ＦＲ４
の基準周波数Ａは、出力信号ＦＲの周波数ＥＫＨzをＮ
２で分周したものだから、次式が成立つ（発振周波数を
ＢＫＨzとする）。Ａ＝Ｅ÷Ｎ２、この式に、前述の式
（４）を代入すると、Ａ＝Ｂ×（Ｎ１／（Ｎ＋１／
２））×１／Ｎ２となる。上式から、Ｎ＋１／２＝（Ｂ
／２Ａ）×（２・Ｎ１／Ｎ２）…式（６）となる。

【００８１】この時、分周比Ｎ１の倍数とＮ２を同一と
するならば、Ｎ＋１／２＝Ｂ／２Ａとなる。この様に、
本発明の構成により、第１固定分周器３ａの分周比Ｎ＋
１／２は、基準発振器２の発振周波数（例えばＢ＝１３
０００ＫＨz）を、基準周波数Ａ（これは局間周波数で
あり、例えばＧＳＭの場合は２００ＫＨzである）の倍
数で割った値である。故に、Ｎは整数となり、容易に製
造でき、かつコストが安い。

【００８２】また、基準信号ＦＲ１〜ＦＲ４の個数と、
変換器１０ａの分周比Ｎ２を同一にする事により、任意
の個数の位相比較信号を持つＰＬＬ回路を容易に構成す
る事ができる。

【００８３】また、上述した実施の形態２では、可変分
周器１９、２１、２３、２５および位相比較器１４、１
５、１６、１７の数は、それぞれ４個として説明した
が、本発明は、この個数に限定されるものではない。

【００８４】例えば、４個の可変分周器１９、２１、２
３、２５をまとめ、時分割で可変分周器１９、２１、２
３、２５の各々の機能を果たす可変分周器を１つだけ
（単数個）設けても良い。

【００８５】さらに、位相比較器１４、１５、１６、１
７をまとめ、時分割で位相比較器１４、１５、１６、１
７の各々の機能を果たす位相比較器を１つだけ（単数
個）設けても良い。

【００８６】

【発明の効果】請求項１の本発明では、基準発振器の出
力を分周比Ｎ１（Ｎ１は整数）にて分周する第１固定分
周器と、第１電圧制御発振器の出力信号を分周比Ｎ２
（Ｎ２は整数）にて分周する第２固定分周器と、前記両
固定分周器の各出力を位相比較する第１位相比較器と、
前記出力信号を分周比Ｎ３（Ｎ３は整数）にて分周する
第３固定分周器と、前記第３固定分周器の出力を分周比
Ｎ４（Ｎ４は整数）にて分周し、位相が異なる複数の基
準信号を出力する変換器とを設ける構成とする。この構
成において、基準周波数をＡＫＨz、発振周波数をＢＫ
Ｈzとすると、Ｎ１＝（Ｂ／Ａ）×（Ｎ２／（Ｎ３・Ｎ
４））…式（４）となる。この様に、第１固定分周器の
分周比Ｎ１は、発振周波数を基準周波数で割った商に依
存し、任意の発振周波数および基準周波数に対応し易
い。

【００８７】請求項２の構成では、分周比Ｎ３と分周比
Ｎ４との積が分周比Ｎ２に等しくなる様に設けられてい
る。この構成により、式（４）は、Ｎ１＝Ｂ／Ａとな
る。この様に、第１固定分周器の分周比Ｎ１は、発振周
波数Ｂを基準周波数で割った商と同一になり、整数値と
なる。故に、容易に製造でき、かつコストが安い。

【００８８】請求項３の本発明では、基準発振器の出力
を分周比Ｎ＋１／２（Ｎは整数）にて分周する第１固定
分周器と、第１電圧制御発振器の出力信号を分周比Ｎ１
（Ｎ１は整数）にて分周する第２固定分周器と、前記第
１固定分周器の出力と前記第２固定分周器の出力を位相
比較し、位相比較信号を前記第１電圧制御発振器へ出力
する第１位相比較器と、前記出力信号を分周比Ｎ２（Ｎ
２は整数）にて分周し位相が異なる複数の基準信号を出
力する変換器とを設ける構成とする。この構成におい
て、基準周波数をＡＫＨz、発振周波数をＢＫＨzとする
と、分周比Ｎ＋１／２＝（Ｂ／２Ａ）×（２・Ｎ１／Ｎ
２）…式（６）となる。この様に、第１固定分周器の分
周比Ｎ＋１／２は、発振周波数を基準周波数の倍数で割
った商に依存し、任意の発振周波数および基準周波数に
対応し易い。

【００８９】請求項４の本発明では、分周比Ｎ１の倍数
が分周比Ｎ２に等しくなる様に構成する。この構成によ
り、式（６）は、Ｎ＋１／２＝Ｂ／２Ａとなる。この様
に、第１固定分周器の分周比Ｎ＋１／２は、発振周波数
を基準周波数の倍数で割った商と同一になり、Ｎは整数
となるので、容易に製造でき、かつコストが安い。

【００９０】請求項５の本発明では、第２電圧制御発振
器の出力を分周する可変分周器と、前記複数の基準信号
と前記可変分周器の出力を各々位相比較し、複数の位相
比較信号を出力する第２位相比較器とを設ける構成とす
る。この様に、複数の位相比較信号を出力させるので、
基準信号の１周期中に、位相比較を複数回行わせ、ロッ
クアップ時間が早くなる。

【００９１】請求項６の本発明では、前記可変分周器は
単数個又は複数個で構成され、前記第２位相比較器は単
数個又は複数個で構成されている。この様に、可変分周
器および第２位相比較器を単数個でも複数個でも構成で
きるので、構成の自由度が増え、ＰＬＬ回路の許容され
るスペースに於て、選択の自由度が増える。更に、可変
分周器や第２位相比較器を単数個にて構成する事によ
り、このＰＬＬ回路をＬＳＩ化した時に、小型のものが
得られる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係るＰＬＬ回路１のブ
ロック図である。

【図２】上記ＰＬＬ回路１に用いられる変換器１０のブ
ロック図である。

【図３】上記ＰＬＬ回路１に用いられる各信号のタイミ
ングチャートである。

【図４】本発明の実施の形態２に係るＰＬＬ回路２８の
ブロック図である。

【符号の説明】

２基準発振器３第１固定分周器４第１電圧制御発振器５第２固定分周器６第１位相比較器９第３固定分周器１０変換器

Claims

【特許請求の範囲】

【請求項１】基準発振器の出力を分周比Ｎ１（Ｎ１は
整数）にて分周する第１固定分周器と、第１電圧制御発
振器の出力信号を分周比Ｎ２（Ｎ２は整数）にて分周す
る第２固定分周器と、前記両固定分周器の各出力を位相
比較する第１位相比較器と、前記出力信号を分周比Ｎ３
（Ｎ３は整数）にて分周する第３固定分周器と、前記第
３固定分周器の出力を分周比Ｎ４（Ｎ４は整数）にて分
周し、位相が異なる複数の基準信号を出力する変換器と
を設けた事を特徴とするＰＬＬ回路。
【請求項２】前記分周比Ｎ３と前記分周比Ｎ４との積
が前記分周比Ｎ２に等しい事を特徴とする請求項１のＰ
ＬＬ回路。
【請求項３】基準発振器の出力を分周比Ｎ＋１／２
（Ｎは整数）にて分周する第１固定分周器と、第１電圧
制御発振器の出力信号を分周比Ｎ１にて分周する第２固
定分周器と、前記両固定分周器の各出力を位相比較する
第１位相比較器と、前記出力信号を分周比Ｎ２（Ｎ２は
整数）にて分周し、位相が異なる複数の基準信号を出力
する変換器とを設けた事を特徴とするＰＬＬ回路。
【請求項４】前記分周比Ｎ１の倍数が前記分周比Ｎ２
に等しい事を特徴とする請求項３のＰＬＬ回路。
【請求項５】第２電圧制御発振器の出力を分周する可
変分周器と、前記複数の基準信号と前記可変分周器の出
力を各々位相比較し、複数の位相比較信号を出力する第
２位相比較器とを設けた事を特徴とする請求項１又は請
求項３のＰＬＬ回路。
【請求項６】前記可変分周器は単数個又は複数個で構
成され、前記第２位相比較器は単数個又は複数個で構成
されている事を特徴とする請求項５のＰＬＬ回路。