JP3653443B2 - Pll回路 - Google Patents
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Description
【発明の属する技術分野】
本発明はPLL回路に関する。
【0002】
【従来の技術】
従来より、この種の回路は例えば「SANYO TECHNICAL REVIEW」VOL.10、NO.1、FEB.1978の第32頁の図1に示されている。この図1によると、基準信号FRを発生する基準発振器と、出力信号FOを分周して帰還信号FVを発生する可変分周器と、帰還信号FVの位相を、基準信号FRの位相と比較し、誤差信号ERを発生する1個の位相比較器が設けられている。そして、誤差信号ERに応答し制御電圧CVを発生するローパスフィルタと、制御電圧CVに応答し出力信号FOを発生する電圧制御発振器とが設けられている。
【0003】
【発明が解決しようとする課題】
しかし上記回路では、基準信号の1周期の間に、1回しか位相比較を行わないので、ロックアップ時間が長い第1の欠点が有る。この欠点を解消するために、本発明者は特願平11−20405号にて出願している。
【0004】
この出願の図3によると、基準発振器31と、固定分周器31aと、発生手段35と、複数の位相比較器36〜3Nと、複数の可変分周器41〜4Nと、電圧制御発振器42等が設けられている。上記PLL回路に於て、例えば、基準発振器の発振周波数が13MHZ、位相比較器の個数が4個、基準信号の周波数が200KHZとする。この時、中間信号(固定分周器31aの出力)の周波数は、200KHZ×4=800KHZとなる。その結果、固定分周器31aの分周比は、13MHZ÷800KHZ=16.25となる。この様に、分数分周比を持つ固定分周器31aを設ける事は困難であり、仮に完成したとしても、非常に高価となる第2の欠点が有る。
【0005】
故に、本発明はこの様な従来の欠点を考慮して、ロックアップ時間が早い、任意の発振周波数および基準周波数に対応し易いPLL回路を提供する。
【0006】
【課題を解決するための手段】
上記課題を解決するために、請求項1の本発明では、基準発振器の出力信号を分周比N1(N1は整数)にて分周する第1固定分周器と、第1電圧制御発振器が出力する中間信号を分周比N2(N2は整数)にて分周する第2固定分周器と前記第1固定分周器の出力と前記第2固定分周器の出力を位相比較し、位相比較信号を前記第1電圧制御発振器へ出力する第1位相比較器と、前記中間信号を分周比N3(N3は整数)にて分周し、位相が異なる複数の基準信号を出力する変換器とを設ける。
【0007】
請求項2の本発明では、前記分周比N2と前記分周比N3が同一であるものとする。
【0008】
請求項3の本発明では、第2電圧制御発振器の出力を分周する可変分周器と、前記複数の基準信号と前記可変分周器の出力を各々位相比較し、複数の位相比較信号を出力する第2位相比較器とを設ける。
【0009】
請求項4の本発明では、前記可変分周器は単数個又は複数個で構成され、前記第2位相比較器は単数個又は複数個で構成されている。
【0010】
【発明の実施の形態】
以下において、図1のブロック図に従って、本発明の実施の形態に係るPLL回路1を説明する。基準発振器2は例えば、発振周波数13MHZの出力信号を出力する。第1固定分周器3は、基準発振器2の出力信号を、分周比N1(N1は整数であり、例えばN1=65)にて分周するものである。
【0011】
第1電圧制御発振器4は、入力する制御電圧V1(後述)に従う周波数を持つ中間信号FRを出力するものである。第2固定分周器5は、中間信号FRを、分周比N2(N2は整数であり、例えばN2=4)にて分周するものである。
【0012】
第1位相比較器6は、第1固定分周器3の出力と、第2固定分周器5の出力を位相比較し、位相比較信号(アップ信号、ダウン信号)をチャージポンプ(図示せず)へ出力する。チャージポンプは、上記位相比較信号により、フィルタ7に対し、誤差信号を出力する。
【0013】
フィルタ7は誤差信号を濾波し、第1電圧制御発振器4に対し、制御電圧V1を出力する。この様に、第1位相比較器6は、位相比較信号を第1電圧制御発振器4へ出力する。
【0014】
上記第1位相比較器6と、チャージポンプと、フィルタ7と、第1電圧制御発振器4と、第2固定分周器5等により、閉ループであるPLL周波数シンセサイザ8が構成されている。
【0015】
上記位相比較が繰り返されると、第1固定分周器3の出力と第2固定分周器5の出力が同期する。この時に、中間信号FRの周波数をxKHZとすると、次式が成立つ。13000KHZ÷N1=xKHZ÷N2、故に、x=(13000/N1)×N2=(13000/65)×4=800KHZとなる。…式(1)変換器9は中間信号FRを分周比N3(N3は整数であり、例えばN3=4)にて分周し、該分周信号を互いに位相が異なる複数の基準信号FR1、FR2、FR3、FR4(基準周波数200KHZを有する)に変換し、出力するものである。
【0016】
図2のブロック図に示す様に、変換器9はDフリップフロップ(遅延形フリップフロップ)10、11、12等から構成されている。Dフリップフロップ10のクロック端子CKに中間信号FRが入力され、入力端子Dおよび反転端子Q1は、Dフリップフロップ12のクロック端子CKに接続されている。出力端子Qは、Dフリップフロップ11のクロック端子CKに接続されている。
【0017】
フリップフロップ11の出力端子Qから、基準信号FR1が出力される。入力端子Dと反転端子Q1は接続され、その接続部から、基準信号FR3が出力される。
【0018】
フリップフロップ12の入力端子Dは、フリップフロップ11の出力端子Qに接続されている。 フリップフロップ12の出力端子Qから、基準信号FR2が出力され、反転端子Q1から、基準信号FR4が出力される。以上の部品により、変換器9が構成されている。
【0019】
再び図1に戻る。上述した様に、第2固定分周器5の分周比N2(例えばN2=4)は、変換器9の分周比N3(例えばN3=4)と同一になる様に設けられている。
【0020】
第2位相比較器13の1方の入力側に基準信号FR1が入力され、第2位相比較器14の1方の入力側に基準信号FR2が入力されている。第2位相比較器15の1方の入力側に基準信号FR3が入力され、第2位相比較器16の1方の入力側に基準信号FR4が入力される。
【0021】
第2電圧制御発振器17は、入力する制御電圧CV(後述)に従う周波数を持つ出力VOを出力するものである。可変分周器18は、スイッチ19を介して、第2電圧制御発振器17の出力VOを分周し、第2位相比較器13に対し、帰還信号FV1を出力する。
【0022】
可変分周器20は、スイッチ21を介して、上記出力VOを分周し、第2位相比較器14に対し、帰還信号FV2を出力する。可変分周器22は、スイッチ23を介して、上記出力VOを分周し、第2位相比較器15に対し、帰還信号FV3を出力する。可変分周器24は、スイッチ25を介して、上記出力VOを分周し、第2位相比較器16に対し、帰還信号FV4を出力する。
【0023】
第2位相比較器13は、基準周波数200KHZを持つ基準信号FR1と帰還信号FV1を位相比較し、その位相比較信号をチャージポンプ(図示せず)へ出力する。チャージポンプは、上記位相比較信号を誤差信号ER1に変換し、それをローパスフィルタ26へ出力する。
【0024】
第2位相比較器14は、基準周波数200KHZを持つ基準信号FR2と帰還信号FV2を位相比較し、その位相比較信号をチャージポンプ(図示せず)へ出力する。チャージポンプは、上記位相比較信号を誤差信号ER2に変換し、それをローパスフィルタ26へ出力する。
【0025】
第2位相比較器15は、基準周波数200KHZを持つ基準信号FR3と帰還信号FV3を位相比較し、その位相比較信号をチャージポンプ(図示せず)へ出力する。チャージポンプは、上記位相比較信号を誤差信号ER3に変換し、それをローパスフィルタ26へ出力する。
【0026】
第2位相比較器16は、基準周波数200KHZを持つ基準信号FR4と帰還信号FV4を位相比較し、その位相比較信号をチャージポンプ(図示せず)へ出力する。チャージポンプは、上記位相比較信号を誤差信号ER4に変換し、それをローパスフィルタ26へ出力する。
【0027】
上述の様に、第2位相比較器13、14、15、16は、複数の基準信号FR1FR2、FR3、FR4と可変分周器18、20、22、24の出力FV1、FV2、FV3、FV4を各々位相比較し、複数の位相比較信号を出力する。
【0028】
この様に、上記説明では、第2位相比較器13、14、15、16は複数個(例えば4個)で構成されている。また、上記説明では、可変分周器18、20、22、24は複数個(例えば4個)で構成されている。
【0029】
ローパスフィルタ26は、上記誤差信号ER1、ER2、ER3、ER4を濾波し、第2電圧制御発振器17に対し、制御電圧CVを出力する。これらの部品により、PLL回路1が構成されている。
【0030】
次に、このPLL回路1の動作を図1ないし図3に従い説明する。図3は、PLL回路1に用いられる各信号のタイミングチャートである。
【0031】
これらの図に於て、最初に使用者がスタートキー(図示せず)を押すと、PLL回路1の動作が開始する。制御部(マイクロコンピュータ等から成るが、図示せず)は、スイッチ19、21、23、25を閉じる(オンさせる)。制御部は、基準発振器2に、例えば13MHZの発振周波数を持つ出力信号を出力させる。
【0032】
第1固定分周器3は、上記出力信号を分周比N1にて分周し、第1位相比較器6へ出力する。第2固定分周器5は、第1電圧制御発振器4が出力する中間信号FRを、分周比N2にて分周し、第1位相比較器6へ出力する。
【0033】
第1位相比較器6は、第1固定分周器3の出力と、第2固定分周器5の出力を位相比較し、チャージポンプに対し、位相比較信号を出力する。チャージポンプは位相比較信号を誤差信号に変換し、それをフィルタ7へ出力する。
【0034】
フィルタ7は誤差信号を制御電圧V1に変換し、それを第1電圧制御発振器4へ出力する。第1電圧制御発振器4は、制御電圧V1に従う周波数を持つ中間信号FRを出力する。この、PLL周波数シンセサイザ8に於て、上記位相比較を繰り返すと、同期状態となり、800KHZの周波数を持つ中間信号FRが、変換器9へ出力される(なお、中間信号FRは上記同期状態になる前から変換器9へ出力されている)。
【0035】
変換器9は、中間信号FR(周波数800KHZ)を分周比N3(例えばN3=4)にて分周し、該分周信号(周波数200KHZ)を、位相が異なる複数の基準信号FR1、FR2、FR3、FR4に変換し、出力する(基準信号FR1〜FR4の基準周波数は200KHZである)。
【0036】
図3に示す様に、基準信号FR1は、タイミングT1、T5、T9にて立上り第2位相比較器13へ入力する。基準信号FR2は、基準信号FR1よりも1/4周期だけ遅延して、タイミングT2、T6、T10にて立上り、第2位相比較器14へ入力する。
【0037】
基準信号FR3は、基準信号FR1よりも2/4周期だけ遅延して、タイミングT3、T7、T11にて立上り、第2位相比較器15へ入力する。基準信号FR4は、基準信号FR1よりも3/4周期だけ遅延して、タイミングT4、T8にて立上り、第2位相比較器16へ入力する。
【0038】
一方、第2電圧制御発振器17からの出力VOは、スイッチ19を介して、可変分周器18により分周され、帰還信号FV1として、第2位相比較器13へ入力する。同様に、帰還信号FV2、FV3、FV4は各々、位相比較器14、15、16へ入力する。
【0039】
第2位相比較器13は、基準信号FR1と帰還信号FV1の位相比較し、その結果として、誤差信号ER1がローパスフィルタ26へ出力される。同様に、誤差信号ER2、ER3、ER4はローパスフィルタ26へ入力する。従って、第2位相比較器13、14、15、16は全体として、基準信号FR1の1周期の間に、位相比較を4回(タイミングT1、T2、T3、T4)行う。
【0040】
誤差信号ER1、ER2、ER3、ER4はローパスフィルタ26により制御電圧CVに変換され、第2電圧制御発振器17は、制御電圧CVに比例した周波数を有する出力VOを発生する。
【0041】
この様に、タイミングT1を基準ポイントとして、第2位相比較器13は、基準信号FR1と帰還信号FV1につき、位相を比較する。タイミングT2を基準ポイントとして、第2位相比較器14は、基準信号FR2と帰還信号FV2につき、位相を比較する。
【0042】
タイミングT3を基準ポイントとして、第2位相比較器15は、基準信号FR3と帰還信号FV3につき、位相を比較する。タイミングT4を基準ポイントとして、第2位相比較器16は、基準信号FR4と、帰還信号FV4につき、位相を比較する。
【0043】
この様に、基準信号FR2、FR3、FR4は基準信号FR1に対し各々、π/2、π、3/4πずつずらされ、基準信号FR1の1周期の間に、位相比較が4回行われるため、ロックアップ時間は、従来の約1/4に短縮される。
【0044】
基準信号FR1、FR2、FR3、FR4の基準周波数Aは、中間信号FRの周波数xKHZをN3で分周したものだから、次式が成立つ(発振周波数をBKHZとする)。A=x/N3、この式に式(1)を代入すると、A=x/N3=(B/N1)÷N3×N2となる。上式から、N1を求めると、N1=(B/A)×(N2/N3)。
【0045】
この時、分周比N2と分周比N3を同一とするならば、N1=B/Aとなる。この様に、本発明の構成により、第1固定分周器3の分周比N1は、基準発振器2の発振周波数(例えばB=13000KHZ)を、基準周波数A(これは局間周波数であり、例えばGSMの場合は、200KHZである)で割った値である。故に、分周比N1は整数となり、容易に製造でき、かつコストが安い。
【0046】
また、位相比較器13〜16の個数と、第2固定分周器5の分周比N2を同一にする事により、任意の個数の位相比較器を持つPLL回路を容易に構成する事ができる。
【0047】
また、上述した実施の形態では、可変分周器18、20、22、24および位相比較器13、14、15、16の数は、それぞれ4個として説明したが、本発明は、この個数に限定されるものではない。
【0048】
例えば、4個の可変分周器18、20、22、24をまとめ、時分割で可変分周器18、20、22、24の各々の機能を果たす可変分周器を1つだけ(単数個)設けても良い。
【0049】
更に、位相比較器13、14、15、16をまとめて、時分割で位相比較器13、14、15、16の各々の機能を果たす位相比較器を1つだけ(単数個)設けても良い。
【0050】
【発明の効果】
請求項1の本発明において、基準発振器の出力信号を分周比N1(N1は整数)にて分周する第1固定分周器と、第1電圧制御発振器が出力する中間信号を分周比N2(N2は整数)にて分周する第2固定分周器と、前記第1固定分周器の出力と前記第2固定分周器の出力を位相比較し、位相比較信号を前記第1電圧制御発振器へ出力する第1位相比較器と、前記中間信号を分周比N3(N3は整数)にて分周し、位相が異なる複数の基準信号を出力する変換器とを設ける構成とする。この構成に於て、基準周波数をAKHZ、発振周波数をBKHZとすると、N1=(B/A)×(N2/N3)…式(2)となる。この様に、第1固定分周器の分周比N1は、発振周波数を基準周波数で割った商に依存し、任意の発振周波数および基準周波数に対応し易い。
【0051】
請求項2の本発明では、前記分周比N2と前記分周比N3が同一である構成とする。この構成により、式(2)は、N1=B/Aとなる。この様に、第1固定分周器の分周比N1は、発振周波数を基準周波数で割った商と同一であり、整数値となる。故に、容易に製造でき、かつコストが安い。
【0052】
請求項3の本発明では、第2電圧制御発振器の出力を分周する可変分周器と、前記複数の基準信号と前記可変分周器の出力を各々位相比較し、複数の位相比較信号を出力する第2位相比較器とを設ける構成とする。この様に、複数の位相比較信号を出力させるので、基準信号の1周期中に、位相比較を複数回行わせ、ロックアップ時間が早くなる。
【0053】
請求項4の本発明では、前記可変分周器は単数個又は複数個で構成され、前記第2位相比較器は単数個又は複数個で構成されている。この様に、可変分周器および第2位相比較器を単数個でも複数個でも構成できるので、構成の自由度が増え、PLL回路の許容されるスペースに於て、選択の自由度が増える。更に、可変分周器や第2位相比較器を単数個にて構成する事により、このPLL回路をLSI化した時に、小型のものが得られる。
【図面の簡単な説明】
【図1】本発明の実施の形態に係るPLL回路1のブロック図である。
【図2】上記PLL回路1に用いられる変換器9のブロック図である。
【図3】上記PLL回路1に用いられる各信号のタイミングチャートである。
【符号の説明】
2 基準発振器
3 第1固定分周器
4 第1電圧制御発振器
5 第2固定分周器
6 第1位相比較器
9 変換器
Claims (4)
- 基準発振器の出力信号を分周比N1(N1は整数)にて分周する第1固定分周器と、第1電圧制御発振器が出力する中間信号を分周比N2(N2は整数)にて分周する第2固定分周器と、前記第1固定分周器の出力と前記第2固定分周器の出力を位相比較し、位相比較信号を前記第1電圧制御発振器へ出力する第1位相比較器と、前記中間信号を分周比N3(N3は整数)にて分周し位相が異なる複数の基準信号を出力する変換器とを設けた事を特徴とするPLL回路。
- 前記分周比N2と前記分周比N3が同一である事を特徴とする請求項1のPLL回路。
- 第2電圧制御発振器の出力を分周する可変分周器と、前記複数の基準信号と前記可変分周器の出力を各々位相比較し、複数の位相比較信号を出力する第2位相比較器とを設けた事を特徴とする請求項1のPLL回路。
- 前記可変分周器は単数個又は複数個で構成され、前記第2位相比較器は単数個又は複数個で構成されている事を特徴とする請求項3のPLL回路。
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