JPH07114397B2 - 位相同期回路 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 例えば，従属同期方式を用いて網同期を取る際に使用さ
れる位相同期回路に関し、 位相同期確立までの時間の短縮とジッタの軽減を図るこ
とを目的とし、 基準クロックを分周し，入力する選択信号の状態に対応
して０相分周クロックまたはπ相分周クロックを選択し
て送出する分周・選択手段と，該分周・選択手段の出力
を用いて基準信号の位相変化点を検出して変化点検出信
号を送出すると共に，該変化点検出信号を用いて該選択
信号を生成する変化点検出・選択信号生成手段と，入力
する該変化点検出信号と比較信号との位相比較をして比
較結果に対応する比較結果信号を送出する位相比較手段
と，該比較結果信号に対応して該分周・選択手段の出力
を通過させまたは阻止するマスク制御手段とを含む位相
同期回路において、入力するユニットステップ状信号を
基準信号に同期させた後，該分周・選択手段の出力を利
用して位相変化点を検出し，検出信号をロード信号とし
て送出するロード信号生成手段と，該マスク制御手段の
出力を用いて該比較信号を生成して送出するが，該ロー
ド信号生成手段の出力でロードされる初期値により該比
較信号の送出タイミングを制御する分周手段とを設ける
様に構成する。

〔産業上の利用分野〕

本発明は，例えば従属同期方式を用いて網同期を取る際
に使用される位相同期回路に関するものである。

従属同期方式は網内の特定の局をマスタ局とし，これか
ら発生する高安定な基準信号を従属局に分配し，各局は
発生したクロックを基準信号に対して位相同期させた
後，このクロックを使用する。

この時，位相同期確立までの時間の短縮とジッタの軽減
を図ることが必要である。

〔従来の技術〕

第４図は従来例のブロック図，第５図は第４図の動作説
明図を示す。ここで，第５図中の左側の符号は第４図中
の同じ符号の部分の波形を示す。

以下，第５図を参照して第４図の動作を説明する。

先ず、第４図中のＤタイプ−フリップフロップ（以下,D
−FFと省略する）11,NORゲート12,13とＤ−FF 24および
Ｎ進カウンタ42は分周器として,ANDゲート14,15,ORゲー
ト16はセレクタとして,D−FF31〜33,ANDゲート34は位相
比較器としてそれぞれ動作する。また，例えばマスタク
ロックは8MHz,基準信号は400Hzで，マスタクロックの方
が基準信号よりも高くなっている。

さて，マスタクロックがＤ−FF 11,NORゲート12,13で２
分周され,0相，π相のクロックに分離されて，例えばオ
ンになったANDゲート14,ORゲート16を介して０相クロッ
クがセレクトされているとする（第５図−〜，の
左側部分参照）。

一方，第５図−に示す様な基準信号がＤ−FF21に入力
すると,0相クロックの立下り点ａによってＤ−FF21に取
り込まれ，オンになっているANDゲート23からユニット
ステップのパルスがＤ−FF24に加えられるので，このパ
ルスの立上り点ｄでＤ−FF24の出力が反転する。

この為,ANDゲート14がオフに,ANDゲート15がオンになっ
てORゲート16から第５図−の右側に示す様にπ相クロ
ックがセレクトされてＤ−FF21,22に加えられ，立下り
点ｂでANDゲート23から送出されているユニットステッ
プのパルスが立下る（第５図−参照）。

尚,D−FF24は基準信号が入力する度にセレクタが０相ク
ロック，π相クロックを交互にセレクトする様な信号を
送出する。また,0相クロックからπ相クロックをセレク
トすると第５図−に示す様に１クロック分だけつまっ
た＊印のクロックがセレクタから出力される。

次に,ANDゲート14,15,ORゲート16で構成されたセレクタ
でセレクトされた第５図−に示すクロックがANDゲー
ト41を介してＮ進カウンタを用いた分周器42に加えられ
るので，この分周器はカウントアップし，キャリーを送
出するが，このキャリーは基準信号の周波数と同じ周波
数を持ち，比較信号としてＤ−FF 31に入力される。

一方,D−FF 31にはＤ−FF 21,22,ANDゲート23を介して
第５図−に示す基準信号の位相変化点を示す変化点信
号も入力しているので２つの信号の位相比較が行われ
る。

（１） 比較信号の方が基準信号よりも速い時 第５図−，に示す様に比較信号の方が基準信号より
も速い時は第５図−の立上り点で比較信号のＨレベル
の部分をＤ−FF 31に取り込む。

ここで,D−FF32,33,ANDゲート34の部分は微分器と同一
構成の為，前記と同様にANDゲート34から第５図−の
立下り点b,cの幅のパルスが出力されるが，このパルス
はインバータ35を介してANDゲート41に加えられ，この
ゲート41をオフにする（第５図−参照）。

そこで，第５図−の点線に示す様に１つのクロックが
マスクされることになり，比較信号を遅らせて基準信号
に近ずける。

（２） 比較信号の方が基準信号よりも遅い時 第５図−′，に示す様に，比較信号の方が基準信号
よりも遅い時は第５図−の立上り点で比較信号のＬレ
ベルの部分をＤ−FF31に取り込む。

そこで,ANDゲート34から第５図−′に示す様にＬレベ
ルが出力されるのでANDゲート41はオンになり,ORゲート
16の出力は上記の様に１クロック分つまった状態で分周
器42に加えられるので（１）項に比して比較信号が１ク
ロック分進むことになる（第５図−，′参照）。

尚，位相同期が確立した状態では（１）項と（２）項が
交互に現れて同期状態を保持する。

〔発明が解決しようとする課題〕

ここで，第５図（１）−および第５図（２）−′に
示す様にクロックを１ビット挿入するか除去するかしか
できないので，マスタクロック１相分（１クロック分）
しか比較信号を制御できない。

即ち，マスタクロック１相分しか基準信号に近ずけられ
ないので，比較信号と基準信号との位相差が大きい時
は，位相を一致させるまでに時間がかかる。

また，クロックの位相をシフトさせるとジッタが生ずる
が，このジッタを小さくするにはマスタクロックの速度
を高くしなければならないが，これにより位相同期確立
までの時間がそれだけ長くなる。逆に，位相同期確立ま
での時間を短くするにはマスタクロックの速度を下げな
ければならないが，ジッタが大きくなると云う相反する
問題がある。

本発明は位相同期確立までの時間の短縮とジッタの軽減
を図ることを目的とする。

〔課題を解決する為の手段〕

第１図は本発明の原理ブロック図を示す。

図中,1は基準クロックを分周し，入力する選択信号の状
態に対応して０相分周クロックまたはπ相分周クロック
を選択して送出する分周・選択手段で,2は該分周・選択
手段の出力を用いて基準信号の位相変化点を検出して変
化点検出信号を送出すると共に，該変化点検出信号を用
いて該選択信号を生成する変化点検出・選択信号生成手
段である。

また,3は入力する該変化点検出信号と比較信号との位相
比較をして比較結果に対応する比較結果信号を送出する
位相比較手段で,5は該比較結果信号に対応して該分周・
選択手段の出力を通過させまたは阻止するマスク制御手
段である。

更に,6は入力するユニットステップ状信号を基準信号に
同期させた後，該分周・選択手段の出力を利用して位相
変化点を検出し，検出信号をロード信号として送出する
ロード信号生成手段で,7は該マスク制御手段の出力を用
いて該比較信号を生成して送出するが，該ロード信号生
成手段の出力でロードされる初期値により該比較信号の
送出タイミングを制御する分周手段である。

〔作用〕

本発明はロード信号生成手段６を設け，入力したユニッ
トステップ状信号を基準信号に同期させた後，位相変化
点を検出し，この変化点検出信号をロード信号として分
周手段７に加えて初期設定を行う。

例えば，比較信号の位置が基準信号に最も近ずく様な初
期値を分周手段にロードすると，マスク制御手段の出力
が分周手段に入力した時に直ぐに比較信号を送出するこ
とが可能となり，位相比較手段３における位相同期確立
までの時間を短縮できる。

即ち，基準信号のタイミングで分周手段に初期値をロー
ドすることにより，位相同期確立までの時間を基準クロ
ックの速度に左右されずに短縮させ，且つ基準クロック
の速度も上げられるのでジッタも軽減することが可能で
ある。

〔実施例〕

第２図は本発明の実施例のブロック図，第３図は第２図
の動作説明図を示す。尚，第３図中の左側の符号は第２
図中の同じ符号の部分の波形を示す。

ここで,D−FF 11,NORゲート12,13,ANDゲート14,15,ORゲ
ート16は分周・選択手段１の構成部分,D−FF 21,22,24,
ANDゲート23は変化点検出・選択信号生成手段２の構成
部分,D−FF 31〜33,ANDゲート34,インバータ35は位相比
較手段３の構成部分,ANDゲート51はマスク制御手段５の
構成部分,N進カウンタ71は分周手段７の構成部分,D−FF
61〜63,ANDゲート64はロード信号生成手段６の構成部
分を示す。また，全図を通じて同一符号は同一対象物を
示す。尚，マスタクロックは第１図の基準信号に対応す
る。

以下，第３図を参照して第２図の動作を説明するが，本
発明のロード信号生成手段，分周手段以外の動作は従来
例で詳細に説明しているので，概略の動作説明をする。

先ず、第３図−に示す様な基準信号が入力すると，こ
の信号はＤ−FF 21,22,ANDゲート23で位相変化点が検出
され，第３図−に示す様なパルスがDF−FF 24,31に加
えられる。

また，マスタクロックはＤ−FF 11,NORゲート12,13,AND
ゲート 14,15,ORゲート 16を介して第３図−に示す様
な０相のクロックを送出しているが、Ｄ−FF 24の出力
の立上り点によってπ相に切り替えられる。

一方，第３図−に示す様なユニットステップ状信号
（例えば，パワーオンリセット信号）が基準信号の立上
り点でＤ−FF 61に取り込まれ，第３図−に示す様に
基準信号に同期した信号に変換して出力される。

この出力はＤ−FF 62,63,ANDゲート64で第３図−を用
いて位相変化点が検出されて第３図−に示す検出信号
が得られ，この検出信号はロード信号としてＮ進カウン
タ52のロード端子（Ｌ）に加えて初期値がロードされる
が，この初期値は，例えばロード後に最初に入力したク
ロックによってこの分周器からキャリーが送出される様
な値である。

そこで,ORゲート 16,ANDゲート 51を介して第３図−
に示すクロックｅが分周器71に入力すると第３図−に
示す様にキャリー，即ち比較信号が送出され,D−FF 31
〜33,ANDゲート 34で第３図−，の信号の位相が比
較され，位相差に対応する出力がインバータ 35を介し
てANDゲート 51に加えられ，このゲートをオン／オフ制
御する。

ここで、第３図−，の信号の位相差は初期値によっ
て設定することができるので，位相同期までの時間を制
御することが可能で，マスタクロックが早くても同期確
立までの時間を短くすることができる。

尚,D−FF 61〜63,ANDゲートの部分は，一度位相同期が
確立した後は再度パワーオンリセット信号は入力しない
ので動作せず，後は従来例と同様に位相差の遅れ，進み
を交互に繰り返し，同期確立状態を保持している。

即ち，位相同期確立までの時間の短縮とジッタの軽減が
図れる。

〔発明の効果〕

以上詳細に説明した様に本発明によれば位相同期確立ま
での時間の短縮とジッタの軽減が図れると云う効果があ
る。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例のブロック図、 第３図は第２図の動作説明図、 第４図は従来例のブロック図、 第５図は第４図の動作説明図を示す。 図において、 １は分周・選択手段、 ２は変化点検出・選択信号生成手段、 ３は位相比較手段、 ５はマスク制御手段、 ６はロード信号生成手段、 ７は分周手段を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】基準クロックを分周し，入力する選択信号
   の状態に対応して０相分周クロックまたはπ相分周クロ
   ックを選択して送出する分周・選択手段（１）と，該分
   周・選択手段の出力を用いて基準信号の位相変化点を検
   出して変化点検出信号を送出すると共に，該変化点検出
   信号を用いて該選択信号を生成する変化点検出・選択信
   号生成手段（２）と， 入力する該変化点検出信号と比較信号との位相比較をし
   て比較結果に対応する比較結果信号を送出する位相比較
   手段（３）と，該比較結果信号に対応して該分周・選択
   手段の出力を通過させまたは阻止するマスク制御手段
   （５）とを含む位相同期回路において、 入力するユニットステップ状信号を基準信号に同期させ
   た後，該分周・選択手段の出力を利用して位相変化点を
   検出し，検出信号をロード信号として送出するロード信
   号生成手段（６）と， 該マスク制御手段の出力を用いて該比較信号を生成して
   送出するが，該ロード信号生成手段の出力でロードされ
   る初期値により該比較信号の送出タイミングを制御する
   分周手段（７）とを設けたことを特徴とする位相同期回
   路。