WO2013008355A1 - 周波数シンセサイザ - Google Patents

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WO2013008355A1
WO2013008355A1 PCT/JP2012/000215 JP2012000215W WO2013008355A1 WO 2013008355 A1 WO2013008355 A1 WO 2013008355A1 JP 2012000215 W JP2012000215 W JP 2012000215W WO 2013008355 A1 WO2013008355 A1 WO 2013008355A1
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WO
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frequency synthesizer
voltage
output
converter
frequency
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Application number
PCT/JP2012/000215
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English (en)
French (fr)
Inventor
淳史 大原
秀聡 山崎
Original Assignee
パナソニック株式会社
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Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
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Definitions

  • the present invention relates to a frequency synthesizer used in a semiconductor integrated circuit.
  • VCO Voltage Controlled Oscillator
  • a frequency synthesizer configured to control the VCO by converting to an analog voltage (see, for example, Patent Document 1).
  • a DCO Digitally Controlled Oscillator
  • phase information of the oscillation frequency signal of the DCO is digitized and fed back to the DCO via a phase comparator and a loop filter.
  • a frequency synthesizer having a configuration is known (for example, see Patent Document 2).
  • the oscillator (VCO or DCO) in the frequency synthesizer includes a variable capacitance element whose capacitance value is variable according to a given control voltage, and the oscillation frequency is controlled by adjusting the capacitance value.
  • FIG. 16A shows the relationship between the capacitance value Cvr of the variable capacitance element in the oscillator and the control voltage Vc.
  • FIG. 16B shows the relationship between the oscillation frequency f and the control voltage Vc.
  • Vc VL (where VL ⁇ VH)
  • Vc In the case of a VCO, there is a merit that the oscillation frequency can be continuously changed.
  • Vc since Vc needs to be used in a region where the capacitance change sensitivity of the variable capacitance element is large, it is susceptible to disturbance noise. There are disadvantages.
  • Vc in the case of a DCO, Vc can be used in a region where the capacitance change sensitivity of a variable capacitance element, such as VH and VL, is small.
  • the switching of the oscillation frequency of the DCO is discrete, and in order to obtain a desired frequency, it is necessary to realize a finer gradation change in the oscillation frequency using a ⁇ modulator.
  • a ⁇ modulator when used, quantization noise is generated, and there is a problem that current consumption increases due to high-speed ⁇ modulation.
  • an object of the present invention is to realize a digitally controlled frequency synthesizer that is not easily affected by disturbance noise and does not use a ⁇ modulator.
  • a frequency synthesizer whose oscillation frequency is digitally controlled includes a loop gain adjustment unit that generates digital control data for adjusting a loop gain of the frequency synthesizer, and a lower bit of the digital control data.
  • a DA converter that converts the analog voltage; and an oscillator that oscillates at a frequency corresponding to the upper bits of the digital control data and the analog voltage output from the DA converter.
  • the oscillating unit is provided corresponding to each of a plurality of arbitrary bits of the thermometer code, a thermometer converter that converts upper bits of the digital control data into a thermometer code, and a voltage of each bit and the A plurality of voltage selection circuits for selectively outputting any one of the analog voltages output from the DA converter; a bit voltage of the thermometer code not connected to the voltage selection circuit; and the plurality of voltages You may have the several variable capacitance element connected in parallel by which the capacitance value is controlled according to each of the output voltage of a selection circuit.
  • the DA conversion unit includes a plurality of DA converters that convert lower bits of the digital control data into analog voltages, and the plurality of voltage selection circuits each have a voltage of a bit of the thermometer code.
  • any one of analog voltages output from each of the plurality of DA converters may be selectively output.
  • the plurality of DA converters output different analog voltages with respect to a common input.
  • the output voltage ranges of the plurality of DA converters may be different from each other and narrower than the voltage change range of the bits of the thermometer code.
  • the control signal that instructs the voltage selection circuit to select an analog voltage output from the DA converter may be a signal that becomes discretely active in time.
  • the oscillating unit may include an LPF connected to the output of the voltage selection circuit.
  • the frequency synthesizer may include an LPF connected to the output of the DA converter.
  • the oscillation unit is connected in parallel to a plurality of first variable capacitance elements connected in parallel whose capacitance value is controlled by each bit of the upper bits of the digital control data, and to the plurality of first variable capacitance elements And a second variable capacitance element whose capacitance value is controlled by an analog voltage output from the DA converter.
  • the capacitance change amount of the second variable capacitance element is a capacitance change amount corresponding to the least significant bit of the upper bits.
  • the influence of quantization noise and current consumption is improved by eliminating the delta-sigma modulator that directly controls the oscillation unit, and is also affected by disturbance noise. Can be difficult.
  • FIG. 1 is a configuration diagram of a frequency synthesizer according to the first embodiment.
  • FIG. 2 is a configuration diagram of a main part of the frequency synthesizer according to the first embodiment.
  • FIG. 3 is a configuration diagram of a main part of a frequency synthesizer according to a modification of the first embodiment.
  • FIG. 4 is a configuration diagram of a main part of the frequency synthesizer according to the second embodiment.
  • FIG. 5 is a diagram for explaining the operation of the frequency synthesizer according to the second embodiment.
  • FIG. 6 is a diagram for explaining control for preventing the terminals of the voltage selection circuit from being simultaneously turned on in the second embodiment.
  • FIG. 7 is a configuration diagram of a main part of a frequency synthesizer according to the third embodiment.
  • FIG. 8 is a diagram for explaining the operation of the frequency synthesizer according to the third embodiment.
  • FIG. 9 is a diagram for explaining the operation of the frequency synthesizer according to the third embodiment.
  • FIG. 10 is a graph showing the relationship between digital control data and change in capacitance value.
  • FIG. 11 is a diagram illustrating control for preventing the terminals of the voltage selection circuit from being turned on simultaneously in the third embodiment.
  • FIG. 12 is a diagram for explaining the operation of the frequency synthesizer according to the modification of the third embodiment.
  • FIG. 13 is a diagram for explaining the operation of the frequency synthesizer according to the modification of the third embodiment.
  • FIG. 14 is a configuration diagram of a main part of a frequency synthesizer according to the fourth embodiment.
  • FIG. 14 is a configuration diagram of a main part of a frequency synthesizer according to the fourth embodiment.
  • FIG. 15 is a diagram for explaining the operation of the frequency synthesizer according to the fourth embodiment.
  • FIG. 16 is a graph showing the relationship between the capacitance value of the variable capacitance element in the oscillation unit and the control voltage, and the relationship between the oscillation frequency and the control voltage.
  • FIG. 1 shows a circuit configuration of a frequency synthesizer according to the first embodiment.
  • the frequency synthesizer of this embodiment includes an oscillation unit 1, a comparison signal creation unit 2, a reference signal creation unit 3, a phase / frequency comparison unit 4, a loop gain adjustment unit 5, and a DA conversion unit 6. ing.
  • the oscillation output of the oscillation unit 1 is subjected to processing such as frequency division and integration in the comparison signal generation unit 2 and converted into a comparison signal.
  • the comparison signal is compared with the reference signal in the phase / frequency comparison unit 4.
  • the reference signal is generated from, for example, the frequency tuning data input to the reference signal creation unit 3 and the reference frequency signal.
  • the phase / frequency comparison unit 4 compares the phase and frequency of the comparison signal and the reference signal, or both the phase and frequency, and outputs a comparison result corresponding to the deviation.
  • the comparison result is adjusted to an appropriate loop gain by the loop gain adjustment unit 5 and output as multi-bit digital control data.
  • the upper bits of the digital control data directly control the oscillation frequency of the oscillating unit 1, and the lower bits are converted into the analog signal Va by the DA conversion unit 6, where Va is the oscillation frequency of the oscillating unit 1. Control.
  • FIG. 2 shows the configuration of the main part of the frequency synthesizer according to this embodiment.
  • the output of the loop gain adjustment unit 5 is binary data of upper m bits (DH [1] to DH [m]) and lower n bits (DL [1] to DL [n]).
  • the oscillation unit 1 includes an inductor 11, a variable capacitance unit 12, a negative resistance unit 13, and an output buffer 14.
  • the output frequency f of the oscillation unit 1 is expressed by the following equation.
  • the variable capacitance unit 12 includes a plurality of parallel-connected variable capacitance elements 121_1 to 121_m and 122_1.
  • the capacitance value of each variable capacitance element changes with each control voltage, and the oscillation frequency of the oscillation unit 1 changes accordingly.
  • the relationship between the capacitance value Cvr of the variable capacitance element in the oscillation unit 1 and the control voltage Vc and the relationship between the oscillation frequency f of the oscillation unit 1 and the control voltage Vc are as shown in FIG.
  • variable capacitance elements 121_1 to 121_m are directly controlled by DH [1] to DH [m], which are the upper m bits of the output of the loop gain adjustment unit 5. Therefore, the capacitance change amounts of the variable capacitance elements 121_2 to 121_m are set to 2 ⁇ C, 4 ⁇ C, with the capacitance change amount ⁇ C of the variable capacitance element 121_1 as a reference so that the capacitance change amounts of the variable capacitance elements 121_1 to 121_m have a binary ratio. ... 2 m-1 ⁇ C.
  • DL [1] to DL [n] which are the lower n bits of the output of the loop gain adjustment unit 5, are converted into the analog voltage Va by the DA conversion unit 6, and Va controls the variable capacitance element 122_1.
  • the capacitance change amount of the variable capacitance element 122_1 and the capacitance change amount of the variable capacitance element 121_1 are the same.
  • the capacity control by the upper bits is binary control.
  • the variable capacity section 12 is replaced with variable capacity elements 121_1 to 121_2 m ⁇ having the same capacity change amount as shown in FIG. 1 and further provided with a thermometer converter 15 in the oscillating unit 1 to convert upper bits into thermometer codes Vdt [1] to Vdt [2 m ⁇ 1], and variable capacitance elements 121_1 to 121_2 m ⁇ 1. May be controlled.
  • the upper bits are further divided into upper and lower bits, and the variable capacitor of the upper bits in the upper bits is determined from the relationship of the number of bits of the lower bits in the upper bits. You may comprise so that it may become the capacity
  • FIG. 4 shows the configuration of the main part of the frequency synthesizer according to the second embodiment.
  • the overall configuration is the same as in the first embodiment.
  • differences from the first embodiment will be described.
  • the oscillating unit 1 is provided corresponding to each of a plurality of arbitrary bits of the thermometer code, and any of the voltage of each bit and the analog voltage Va output from the DA converter 6 is provided.
  • Voltage selection circuits 16_1 to 16_4 that selectively output one of them are provided.
  • the variable capacitance unit 12 is composed of a plurality of parallel-connected variable capacitance elements 121_1 to 121_2 m ⁇ 1.
  • the VA terminals of the voltage selection circuits 16_1 to 16_4 are commonly connected to the output Va of the DA converter 6, and the VD terminals are respectively connected to the outputs Vdt [1] to Vdt [4] of the thermometer converter 15.
  • Output voltages V1 to V4 of the voltage selection circuits 16_1 to 16_4 control the variable capacitance elements 121_1 to 121_4, respectively.
  • FIG. 5 is a diagram for explaining the operation of the frequency synthesizer according to the present embodiment.
  • the horizontal axis of the graph in FIG. 5A indicates the digital control data output from the loop gain adjustment unit 5, and the vertical axis indicates the oscillation frequency of the oscillation unit 1.
  • FIG. 5B shows output voltages V1 to V4 of the voltage selection circuits 16_1 to 16_4.
  • the capacitance change amount of the variable capacitance element 121_1 and the capacitance change amount of the variable capacitance element 122_1 are exactly the same, ideally, 2n times the voltage changes VH ⁇ VL and ⁇ Vao due to the LSB of the upper bits.
  • the oscillation frequency discontinuity occurs, for example, the oscillation frequency change becomes larger than that at the time.
  • FIG. 6 is a diagram illustrating control for preventing the VA terminal and the VD terminal of the voltage selection circuits 16_1 to 16_4 from being turned on simultaneously.
  • FIG. 6A is a diagram showing the configuration of the voltage selection circuits 16_1 to 16_4 in more detail
  • FIG. 6B is an example of timing of control signals of the voltage selection circuits 16_1 and 16_2. As shown in FIG.
  • the VA terminal is ON / OFF controlled by the control signal S16_1A
  • the VD terminal is ON / OFF controlled by the control signal S16_1D.
  • S16_1A and S16_1D are prevented from being simultaneously turned on.
  • the signals S16_1A and S16_2A for controlling on / off of the VA terminal are not signals that are continuously active but signals that are discretely active in time. May be. Thereby, it is possible to prevent malfunction due to a transient change in the output voltage Va at the moment of change in DL [1] to DL [n] input to the DA converter 6.
  • V1 to V4 are control voltages of the variable capacitance elements, it is possible to hold the voltage before turning off at each variable capacitance element even if the VA terminal and VD terminal of each voltage selection circuit are simultaneously turned off.
  • LPFs 17_1 to 17_4 configured by capacitive elements or the like may be added to the outputs of the voltage selection circuits 16_1 to 16_4 as shown in FIG. 6A in order to prevent voltage changes due to leakage or the like.
  • an LPF 18 composed of a capacitive element or the like may be added to the output of the DA converter 6 in order to prevent malfunction due to the transient response of the DA converter 6.
  • FIG. 7 shows the configuration of the main part of the frequency synthesizer according to the third embodiment.
  • the overall configuration is the same as in the first embodiment.
  • differences from the first and second embodiments will be described.
  • the DA converter 6 includes two DA converters 61 and 62 that DA-convert DL [1] to DL [n], which are the lower n bits of the output of the loop gain adjuster 5.
  • the oscillating unit 1 is provided corresponding to each of a plurality of arbitrary bits of the thermometer code, and selects any one of the voltage of each bit and the analog voltages Va1 and Va2 output from the DA converters 61 and 62.
  • Voltage selection circuits 16_1 to 16_4 are provided.
  • the VA1 terminals of the voltage selection circuits 16_1 to 16_4 are commonly connected to the output Va1 of the DA converter 61, the VA2 terminal is commonly connected to the output Va2 of the DA converter 62, and the VD terminal is an output Vdt of the thermometer converter 15. [1] to Vdt [4] are connected respectively.
  • Output voltages V1 to V4 of the voltage selection circuits 16_1 to 16_4 control the variable capacitance elements 121_1 to 121_4, respectively.
  • the DA converters 61 and 62 are configured so that ⁇ Vao can be changed. Specifically, ⁇ Vao can be switched between (VH ⁇ VL) / 2 n and (VH ⁇ VL) / 2 n + 1 .
  • FIG. 8 and 9 are diagrams for explaining the operation of the frequency synthesizer according to the present embodiment.
  • the horizontal axis indicates the digital control data output from the loop gain adjustment unit 5, and the vertical axis in FIG. 8B
  • the vertical axis in FIG. 8B represents the capacitance values of the variable capacitance elements 121_1 to 121_4
  • the vertical axis in FIG. 9A represents the values of Va1 and Va2
  • FIG. 8C shows output voltages V1 to V4 of the voltage selection circuits 16_1 to 16_4.
  • (upper bit, lower bit) (0, 2 n ⁇ 1 ⁇ 1), that is, when the lower bit increases to half, Va1 changes from the initial minimum value VL to the median value VM ′.
  • VM ′ is the value of Va1 when the lower bits are 2 n ⁇ 1 ⁇ 1.
  • V1 outputting Va1 rises from the intermediate value VM, and the voltage selection circuit 16_2 selects Va2, and Va2 rises from VL.
  • VM is the value of Va1 when the lower bit is 2 n ⁇ 1 .
  • ⁇ Vao of the DA converters 61 and 62 is switched from (VH ⁇ VL) / 2 n to (VH ⁇ VL) / 2 n + 1 .
  • variable capacitance element 121_3 the change of the lower bits, that is, the change dCvr of the capacitance value C121_3 with respect to the change dV of the control voltage is a curve as shown on the lower side of FIG. Become.
  • the upper curve in FIG. 10A represents C121_3.
  • the amount of change increases in the middle of the change in capacitance value.
  • the upper curve in FIG. 10B represents C121_1 to C121_4, and the lower curve represents a change in the combined capacitance value of the variable capacitance elements 121_1 to 121_4.
  • the change amount of C121_1 and C121_3 is small in the change intermediate portion where the change amount of C121_2 is the largest, and similarly, the change amount of C121_2 and C121_4 is small in the change intermediate portion where the change amount of C121_3 is the largest.
  • the amount of change in frequency with respect to the change that is, the change in sensitivity can be reduced, and the influence of disturbance noise can be made less susceptible.
  • FIG. 11 is a diagram illustrating control for preventing the VA1 terminal, VA2 terminal, and VD terminal of the voltage selection circuits 16_1 to 16_4 from being simultaneously turned on.
  • FIG. 11A is a diagram showing the configuration of the voltage selection circuits 16_1 to 16_4 in more detail
  • FIG. 11B is a timing example of control signals of the voltage selection circuits 16_1 and 16_2.
  • the VA1 terminal is ON / OFF controlled by the control signal S16_1A1
  • the VA2 terminal is ON / OFF controlled by the control signal S16_1A2
  • the VD terminal is ON / OFF controlled by the control signal S16_1D.
  • the signals S16_1A1 and S16_2A1 for controlling on / off of the VA1 terminal, and the signals S16_1A2 and S16_2A2 for controlling on / off of the VA2 terminal are continuously activated signals. Instead, it may be a signal that becomes discretely active in time. As a result, it is possible to prevent malfunction due to a transient change in the output voltages Va1 and Va2 at the moment of change in DL [1] to DL [n] input to the DA converters 61 and 62.
  • V1 to V4 are control voltages of the variable capacitance elements, even if the VA1 terminal, VA2 terminal, and VD terminal of each voltage selection circuit are turned off at the same time, the voltage before turning off at each variable capacitance element is held. It is possible. Furthermore, in order to prevent a voltage change due to leakage or the like, as shown in FIG. 11A, LPFs 17_1 to 17_4 configured by capacitive elements or the like may be added to the outputs of the voltage selection circuits 16_1 to 16_4. Similarly, LPFs 18_1 and 18_2 composed of capacitive elements or the like may be added to the outputs of the DA converters 61 and 62 in order to prevent malfunction due to the transient response of the DA converters 61 and 62.
  • the output voltage ranges of the DA converters 61 and 62 may be different from each other.
  • the output voltage range of the DA converter 61 may be from VL to VM ′
  • the output voltage range of the DA converter 62 may be from VM to VH ′.
  • FIGS. 12A, 12B and 13A, 13B show the digital control data output from the loop gain adjusting unit 5, and the vertical axis of FIG. 12 (b), the vertical axis of FIG. 12 (b) represents the capacitance values of the variable capacitance elements 121_1 to 121_4, the vertical axis of FIG. 13 (a) represents the values of Va1 and Va2, and the vertical axis of FIG.
  • FIG. 12C shows output voltages V1 to V4 of the voltage selection circuits 16_1 to 16_4.
  • Va1 changes between VL and VM '
  • Va2 changes between VM and VH'. Therefore, as shown in FIG. 12C, for V1 to V4, Va1 is selected when a value from VL to VM ′ is required, and Va2 is selected when a value from VM to VH ′ is required. Good.
  • FIG. 12 (c) an underline is drawn in a different part from FIG. 8 (c). Comparing the operation explanatory diagrams of FIGS. 8 and 9 with the operation explanatory diagrams of FIGS. 12 and 13, only the changes in Va1 and Va2 and the selection control of V1 to V4 are different, and the changes of the variable capacitance elements 121_1 to 121_4 are different. And the change of the oscillation frequency of the oscillation part 1 is the same. That is, the modification can be made less susceptible to disturbance noise.
  • the output voltage range of the DA converters 61 and 62 can be narrowed, so that, for example, the number of gradations required to obtain the same voltage resolution ⁇ V is halved, and the number of lower bits is set to 1. A bit can be reduced. Alternatively, the voltage resolution ⁇ V can be halved and the accuracy can be improved without reducing the number of lower bits.
  • FIG. 14 shows the configuration of the main part of the frequency synthesizer according to the fourth embodiment.
  • the overall configuration is the same as in the first embodiment.
  • differences from the first to third embodiments will be described.
  • the DA conversion unit 6 DA-converts at least some bits of the output of the loop gain adjustment unit 5, for example, DL [1] to DL [n] which are lower n bits.
  • Two DA converters 61 and 62 are provided.
  • the variable capacitance unit 12 includes a plurality of parallel-connected variable capacitance elements 121_1 to 121_m, 122_1, and 122_2.
  • variable capacitance elements 121_1 to 121_m are directly controlled by DH [1] to DH [m], which are the upper m bits of the output of the loop gain adjustment unit 5.
  • the lower-order n bits DL [1] to DL [n] of the output of the loop gain adjusting unit 5 are converted into analog voltages Va1 and Va2 by the DA converters 61 and 62, and Va1 converts the variable capacitance element 122_1 into Va2 controls the variable capacitance element 122_2.
  • FIG. 15 is a diagram for explaining the operation of the frequency synthesizer according to the present embodiment.
  • the horizontal axis of each graph in FIG. 15 indicates the digital control data output from the loop gain adjustment unit 5
  • the vertical axis in FIG. 15A indicates the oscillation frequency of the oscillation unit 1
  • the capacitance values of the variable capacitance elements 122_1 and 122_2, and the vertical axis of FIG. 15C indicates the values of Va1 and Va2.
  • Va1 becomes a high-sensitivity VM
  • Va2 becomes a low-sensitivity VL
  • Va1 becomes a low-sensitivity VH.
  • the frequency synthesizer according to the present invention is particularly useful as a frequency synthesizer used in a semiconductor integrated circuit because it can reduce the phase noise in the loop band with a small area and a low current.

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Abstract

　外乱ノイズに対して影響を受けにくく、ΔΣ変調器を用いないデジタル制御の周波数シンセサイザを実現する。発振周波数がデジタル制御される周波数シンセサイザは、当該周波数シンセサイザのループゲインを調整するためのデジタル制御データを生成するループゲイン調整部（５）と、デジタル制御データの下位ビットをアナログ電圧に変換するＤＡ変換部（６）と、デジタル制御データの上位ビットおよびＤＡ変換部（６）から出力されるアナログ電圧に応じた周波数で発振する発振部（１）とを備えている。

Description

周波数シンセサイザ
　本発明は半導体集積回路に用いる周波数シンセサイザに関する。
　近年、ＣＭＯＳプロセスの微細化技術の発展に伴い、アナログ回路の全部または一部をデジタル回路に置き換えることにより、低電圧駆動、特性ばらつきの低減、回路の小型化などを実現する研究が進められている。周波数シンセサイザにおいても位相比較器やループフィルタなどの構成要素をすべてデジタル化した構成が研究されている。
　例えば、アナログ電圧によって周波数制御可能なＶＣＯ（Voltage Controlled Oscillator）を備え、基準信号とＶＣＯの発振周波数信号との位相比較および比較結果のフィルタリングをデジタル処理で行い、デジタルループフィルタの出力をＤＡ変換器でアナログ電圧に変換してＶＣＯを制御する構成の周波数シンセサイザが公知である（例えば、特許文献１参照）。また、離散的な数値情報であるデジタル値によって周波数制御可能なＤＣＯ（Digitally Controlled Oscillator）を備え、ＤＣＯの発振周波数信号の位相情報を数値化し、位相比較器およびループフィルタを介してＤＣＯにフィードバックする構成の周波数シンセサイザが公知である（例えば、特許文献２参照）。
　上記例に係る周波数シンセサイザにおける発振器（ＶＣＯまたはＤＣＯ）は、与えられた制御電圧に応じて容量値が可変の可変容量素子を備えており、その容量値を調整することで発振周波数が制御される。図１６（ａ）は、発振器における可変容量素子の容量値Ｃｖｒと制御電圧Ｖｃとの関係を示す。図１６（ｂ）は、発振周波数ｆと制御電圧Ｖｃとの関係を示す。例えば、Ｖｃ＝ＶＨのとき、Ｃｖｒ＝Ｃｏであり、Ｖｃ＝ＶＬ（ただし、ＶＬ＜ＶＨである）のとき、Ｃｖｒ＝Ｃｏ＋ΔＣである。一方、Ｖｃ＝ＶＬのとき、ｆ＝ｆｏであり、Ｖｃ＝ＶＨのとき、ｆ＝ｆｏ＋Δｆである。
　ＶＣＯの場合、発振周波数を連続的に変化させることができるというメリットがある一方、Ｖｃを可変容量素子の容量変化感度の大きい領域で用いる必要があるため、外乱ノイズに対して影響を受けやすいといったデメリットがある。一方、ＤＣＯの場合、Ｖｃを例えばＶＨ，ＶＬといった可変容量素子の容量変化感度の小さい領域で用いることができるため、外乱ノイズに対して影響を受けにくいといったメリットがある。
米国特許第7109805号明細書 米国特許第7046098号明細書
　ＤＣＯの発振周波数の切り替えは離散的であり、所望の周波数を得るためにはΔΣ変調器を用いて発振周波数のより細かな階調変化を実現する必要がある。しかし、ΔΣ変調器を用いると量子化ノイズが発生したり、また、高速のΔΣ変調により消費電流が増大するといった問題がある。
　上記問題に鑑み、本発明は、外乱ノイズに対して影響を受けにくく、ΔΣ変調器を用いないデジタル制御の周波数シンセサイザを実現することを目的とする。
　本発明の一局面に従うと、発振周波数がデジタル制御される周波数シンセサイザは、当該周波数シンセサイザのループゲインを調整するためのデジタル制御データを生成するループゲイン調整部と、前記デジタル制御データの下位ビットをアナログ電圧に変換するＤＡ変換部と、前記デジタル制御データの上位ビットおよび前記ＤＡ変換部から出力されるアナログ電圧に応じた周波数で発振する発振部とを備えている。
　これによると、デジタル制御データの下位ビットをＤＡ変換して発振部の発振制御をするためΔΣ変調器が不要であり、また、上位ビットについてはデジタル値で発振制御を行うことにより外乱ノイズに対して影響を受けにくくすることができる。
　前記発振部は、前記デジタル制御データの上位ビットをサーモメータコードに変換するサーモメータ変換器と、前記サーモメータコードの任意の複数のビットにそれぞれ対応して設けられ、当該各ビットの電圧および前記ＤＡ変換部から出力されるアナログ電圧のいずれか一つを選択的に出力する複数の電圧選択回路と、前記サーモメータコードのうち前記電圧選択回路に接続されていないビットの電圧および前記複数の電圧選択回路の出力電圧のそれぞれに応じて容量値が制御される複数の並列接続された可変容量素子とを有していてもよい。
　さらに、前記ＤＡ変換部は、前記デジタル制御データの下位ビットをアナログ電圧に変換する複数のＤＡ変換器を有するものであり、前記複数の電圧選択回路は、それぞれ、前記サーモメータコードのビットの電圧および前記複数のＤＡ変換器のそれぞれから出力されるアナログ電圧のいずれか一つを選択的に出力するものであってもよい。
　さらに、具体的には、前記複数のＤＡ変換器は、共通の入力に対して互いに異なるアナログ電圧を出力する。あるいは、前記複数のＤＡ変換器の出力電圧範囲は、互いに異なっており、かつ、前記サーモメータコードのビットの電圧変化範囲よりも狭いものであってもよい。
　また、前記電圧選択回路に対して前記ＤＡ変換部から出力されるアナログ電圧の選択を指示する制御信号が、時間的に離散的にアクティブとなる信号であってもよい。
　また、前記発振部は、前記電圧選択回路の出力に接続されたＬＰＦを有していてもよい。同様に、上記周波数シンセサイザは、前記ＤＡ変換部の出力に接続されたＬＰＦを備えていてもよい。
　また、前記発振部は、前記デジタル制御データの上位ビットの各ビットによって容量値が制御される複数の並列接続された第１の可変容量素子と、前記複数の第１の可変容量素子に並列接続され、前記ＤＡ変換部から出力されるアナログ電圧によって容量値が制御される第２の可変容量素子とを有していてもよい。ここで、前記第２の可変容量素子の容量変化量は、前記上位ビットの最下位ビットに応じた容量変化量である。
　本発明によると、発振周波数がデジタル制御される周波数シンセサイザについて、発振部を直接制御するΔΣ変調器をなくして量子化ノイズと消費電流の影響を改善し、かつ、外乱ノイズに対して影響を受けにくくすることができる。
図１は、第１の実施形態に係る周波数シンセサイザの構成図である。 図２は、第１の実施形態に係る周波数シンセサイザの主要部の構成図である。 図３は、第１の実施形態の変形例に係る周波数シンセサイザの主要部の構成図である。 図４は、第２の実施形態に係る周波数シンセサイザの主要部の構成図である。 図５は、第２の実施形態に係る周波数シンセサイザの動作を説明する図である。 図６は、第２の実施形態において電圧選択回路の各端子を同時オンさせないための制御を説明する図である。 図７は、第３の実施形態に係る周波数シンセサイザの主要部の構成図である。 図８は、第３の実施形態に係る周波数シンセサイザの動作を説明する図である。 図９は、第３の実施形態に係る周波数シンセサイザの動作を説明する図である。 図１０は、デジタル制御データと容量値の変化との関係を示すグラフである。 図１１は、第３の実施形態において電圧選択回路の各端子を同時オンさせないための制御を説明する図である。 図１２は、第３の実施形態の変形例に係る周波数シンセサイザの動作を説明する図である。 図１３は、第３の実施形態の変形例に係る周波数シンセサイザの動作を説明する図である。 図１４は、第４の実施形態に係る周波数シンセサイザの主要部の構成図である。 図１５は、第４の実施形態に係る周波数シンセサイザの動作を説明する図である。 図１６は、発振部における可変容量素子の容量値と制御電圧との関係、および発振周波数と制御電圧との関係を示すグラフである。
　（第１の実施形態）
　本発明の第１の実施形態について図面を参照して説明する。図１は第１の実施形態に係る周波数シンセサイザの回路構成を示している。図１に示すように本実施形態の周波数シンセサイザは、発振部１、比較信号作成部２、基準信号作成部３、位相・周波数比較部４、ループゲイン調整部５、およびＤＡ変換部６を備えている。発振部１の発振出力は、比較信号生成部２において分周および積分等の処理が行われて、比較信号に変換される。比較信号は、位相・周波数比較部４において基準信号と比較される。基準信号は、例えば基準信号作成部３に入力された周波数選局データと参照周波数信号とから生成される。位相・周波数比較部４は、比較信号と基準信号との位相、周波数または位相と周波数との両方を比較し、そのずれに応じた比較結果を出力する。比較結果は、ループゲイン調整部５により、適切なループゲインに調整されるとともに、多ビットのデジタル制御データとして出力される。
　ここで、本実施形態において、デジタル制御データの上位ビットはそのまま発振部１の発振周波数を制御し、下位ビットはＤＡ変換部６でアナログ信号Ｖａに変換され、Ｖａが発振部１の発振周波数を制御する。
　図２は、本実施形態に係る周波数シンセサイザの主要部の構成を示す。図２において、ループゲイン調整部５の出力は、上位ｍビット（ＤＨ［１］～ＤＨ［ｍ］）、下位ｎビット（ＤＬ［１］～ＤＬ［ｎ］）のバイナリーデータである。発振部１は、インダクタ１１、可変容量部１２、負性抵抗部１３、および出力バッファ１４で構成される。インダクタ１１により形成されるインダクタンス値をＬ、主に可変容量部１２の容量値により形成される容量値をＣとすると、発振部１の出力周波数ｆは次式で表される。
Figure JPOXMLDOC01-appb-M000001
　可変容量部１２は、複数の並列接続された可変容量素子１２１＿１～１２１＿ｍおよび１２２＿１で構成される。各可変容量素子の容量値は各制御電圧により変化し、それに応じて発振部１の発振周波数が変化する。なお、発振部１における可変容量素子の容量値Ｃｖｒと制御電圧Ｖｃとの関係、および発振部１の発振周波数ｆと制御電圧Ｖｃとの関係は図１６に示した通りである。
　ここで、可変容量素子１２１＿１～１２１＿ｍは、ループゲイン調整部５の出力の上位ｍビットであるＤＨ［１］～ＤＨ［ｍ］により直接制御される。したがって、可変容量素子１２１＿１～１２１＿ｍの各容量変化量がバイナリー比になるように、可変容量素子１２１＿１の容量変化量ΔＣを基準として、可変容量素子１２１＿２～１２１＿ｍの各容量変化量を２ΔＣ、４ΔＣ、…２ｍ－１ΔＣにしておけばよい。
　一方、ループゲイン調整部５の出力の下位ｎビットであるＤＬ［１］～ＤＬ［ｎ］は、ＤＡ変換部６によりアナログ電圧Ｖａに変換され、Ｖａは可変容量素子１２２＿１を制御する。ここで、ＤＡ変換部６の出力電圧範囲を、最小値が上位ビットの各ビットのＬレベルに相当するＶＬ、最大値がＶＨ’＝（２ｎ－１）・ΔＶａｏ＋ＶＬになるように構成し、可変容量素子１２２＿１の容量変化量と可変容量素子１２１＿１の容量変化量とを同じにする。ただし、ΔＶａｏは出力電圧ＬＳＢ可変幅、すなわち、ＤＬ［１］に対応するＤＡ変換部６の電圧可変幅であり、上位ビットの各ビットのＨレベルに相当する電圧をＶＨとすると、ΔＶａｏ＝（ＶＨ－ＶＬ）／２ｎである。
　可変容量素子１２２＿１の容量値は上記範囲内において、下位ビットにより任意に細かく制御することが可能である。例えば、上位ビットのビット幅をｍ＝８、下位ビットのビット幅をｎ＝８とすると、デジタル制御データが"0000 0000 1111 1111"から"0000 0001 0000 0000"に変化したとき、すなわち下位ビットがオーバーフロして上位ビットに繰り上がったときも、上位ビットのＬＳＢによる電圧変化ＶＨ－ＶＬがΔＶａｏの２ｎ倍と同じなので、制御の連続性を維持することができる。
　（変形例）
　なお、上記説明では上位ビットによる容量制御をバイナリー制御としたが、より線形性を高めるため、図３に示したように、可変容量部１２を同じ容量変化量の可変容量素子１２１＿１～１２１＿２ｍ－１で構成し、さらに発振部１にサーモメータ変換器１５を設けて上位ビットをサーモメータコードＶｄｔ［１］～Ｖｄｔ［２ｍ－１］に変換して、可変容量素子１２１＿１～１２１＿２ｍ－１を制御してもよい。
　また、特開２００９－１０５９９号公報に示されるように、上位ビットをさらに上位・下位に分けて、上位ビット中の上位ビットの可変容量素子を、上位ビット中の下位ビットのビット数の関係から得られる容量変化量になるように構成し、各々をサーモメータコードに変換して制御してもよい。
　（第２の実施形態）
　図４は、第２の実施形態に係る周波数シンセサイザの主要部の構成を示す。全体構成は第１の実施形態と同様である。以下、第１の実施形態と異なる点について説明する。
　本実施形態に係る周波数シンセサイザにおいて、発振部１は、サーモメータコードの任意の複数のビットにそれぞれ対応して設けられ、当該各ビットの電圧およびＤＡ変換部６から出力されるアナログ電圧Ｖａのいずれか一つを選択的に出力する電圧選択回路１６＿１～１６＿４を備えている。可変容量部１２は、複数の並列接続された可変容量素子１２１＿１～１２１＿２ｍ－１で構成される。電圧選択回路１６＿１～１６＿４のＶＡ端子はＤＡ変換部６の出力Ｖａに共通に接続され、ＶＤ端子はサーモメータ変換器１５の出力Ｖｄｔ［１］～Ｖｄｔ［４］にそれぞれ接続されている。電圧選択回路１６＿１～１６＿４の出力電圧Ｖ１～Ｖ４が可変容量素子１２１＿１～１２１＿４をそれぞれ制御する。
　図５は、本実施形態に係る周波数シンセサイザの動作を説明する図である。図５（ａ）のグラフの横軸はループゲイン調整部５が出力するデジタル制御データを示し、縦軸は発振部１の発振周波数を示す。また、図５（ｂ）は、電圧選択回路１６＿１～１６＿４の出力電圧Ｖ１～Ｖ４を示す。
　上位ビットおよび下位ビットが０から順に増加していく場合を考える。（上位ビット，下位ビット）＝（０，０）のときの発振周波数ｆ＝ｆｏとする。このとき、電圧選択回路１６＿１はＶａを選択し、電圧選択回路１６＿２～１６＿３はＶｄｔ［２］～Ｖｄｔ［４］を選択している。ここから下位ビットが徐々に増加していくと、可変容量素子１２１＿１の制御電圧Ｖ１が徐々に増加していき、それに従って可変容量素子１２１＿１の容量値が減少し、発振周波数が増加していく。
　次に（上位ビット，下位ビット）＝（０，２ｎ－１）から（１，０）に変化したときを考える。この場合、第１の実施形態だと、図２に示した可変容量素子１２２＿１とは別の可変容量素子１２１＿１がＤＨ［１］＝ＶＬからＶＨに変化し、可変容量素子１２２＿１の制御電圧Ｖａは再びＶＬから徐々にＶＨ’まで増加していく。図２において、可変容量素子１２１＿１の容量変化量と可変容量素子１２２＿１の容量変化量とが全く同じであれば、理想的には、上位ビットのＬＳＢによる電圧変化ＶＨ－ＶＬとΔＶａｏの２ｎ倍とは等しい。したがって、下位ビットが０から２ｎ－１までの変化するとき、すなわち、ＶａがΔＶａｏの２ｎ－１倍まで変化するときの発振周波数変化と、上位ビットが１だけ変化するとき、すなわち、ＶａがΔＶａｏの２ｎ倍まで変化するときの発振周波数変化とを連続させることができる。しかし、実際には素子の相対ばらつきにより、可変容量素子１２１＿１の容量変化量と可変容量素子１２２＿１の容量変化量とが全く同じとは限らない。もし相対ばらつきが大きいと、可変容量素子１２２＿１を制御するＶａがΔＶａｏの２ｎ－１倍まで変化するときの発振周波数変化が、可変容量素子１２１＿１を制御するＶｄｔ［１］がＶＬからＶＨへ変化したときの発振周波数変化よりも大きくなるなど、発振周波数の不連続が生じるおそれがある。
　そこで、本実施形態では、（上位ビット，下位ビット）＝（０，２ｎ－１）から（１，０）に変化したとき、可変容量素子１２１＿１の制御電圧Ｖ１をＶａからＶｄｔ［１］に切り替えるとともに（このとき、Ｖｄｔ［１］＝ＶＨとなっている）、可変容量素子１２１＿２の制御電圧Ｖ２をＶｄｔ［２］からＶａに切り替える（このとき、Ｖｄｔ［２］＝ＶＬ、Ｖａ＝ＶＬとなっている）。以後同様に、（上位ビット，下位ビット）＝（１，２ｎ－１）から（２，０）に変化したとき、可変容量素子１２１＿２の制御電圧Ｖ２をＶａからＶｄｔ［２］に切り替えるとともに可変容量素子１２１＿３の制御電圧Ｖ３をＶｄｔ［３］からＶａに切り替え、（上位ビット，下位ビット）＝（２，２ｎ－１）から（３，０）に変化したとき、可変容量素子１２１＿３の制御電圧Ｖ３をＶａからＶｄｔ［３］に切り替えるとともに可変容量素子１２１＿４の制御電圧Ｖ４をＶｄｔ［４］からＶａに切り替える。これにより、発振周波数変化の不連続を防ぐことができる。
　なお、電圧選択回路１６＿１～１６＿４のそれぞれにおいて、ＶＡ端子およびＶＤ端子が過渡的に同時にオンする可能性があるが、この同時オンによる誤動作を防ぐことが望ましい。図６は、電圧選択回路１６＿１～１６＿４のＶＡ端子およびＶＤ端子を同時オンさせないための制御を説明する図である。図６（ａ）は、電圧選択回路１６＿１～１６＿４の構成をより詳細に示した図であり、図６（ｂ）は、電圧選択回路１６＿１および１６＿２の制御信号のタイミング例である。図６（ａ）に示したように、例えば、電圧選択回路１６＿１において、ＶＡ端子は制御信号Ｓ１６＿１Ａでオン・オフ制御され、ＶＤ端子は制御信号Ｓ１６＿１Ｄでオン・オフ制御される。ここで、Ｓ１６＿１ＡおよびＳ１６＿１Ｄが同時にアクティブにならないようにすることで、ＶＡ端子およびＶＤ端子が同時にオンしないようにする。
　さらに、図６（ｂ）に示したように、ＶＡ端子のオン・オフを制御する信号Ｓ１６＿１ＡおよびＳ１６＿２Ａは、連続的にアクティブとなる信号ではなく、時間的に離散的にアクティブとなる信号であってもよい。これにより、ＤＡ変換部６に入力されるＤＬ［１］～ＤＬ［ｎ］の変化の瞬間における出力電圧Ｖａの過渡的な変化による誤動作も防ぐことができる。
　また、Ｖ１～Ｖ４は可変容量素子の制御電圧であるため、各電圧選択回路のＶＡ端子およびＶＤ端子が同時にオフしても各可変容量素子においてオフする前の電圧を保持することが可能である。さらに、リーク等による電圧変化を防ぐために、図６（ａ）に示したように、電圧選択回路１６＿１～１６＿４の各出力に容量素子などで構成されるＬＰＦ１７＿１～１７＿４を追加してもよい。同様にして、ＤＡ変換部６の過渡応答による誤動作防止のために、ＤＡ変換部６の出力に容量素子などで構成されるＬＰＦ１８を追加してもよい。
　（第３の実施形態）
　図７は、第３の実施形態に係る周波数シンセサイザの主要部の構成を示す。全体構成は第１の実施形態と同様である。以下、第１および第２の実施形態と異なる点について説明する。
　本実施形態に係る周波数シンセサイザにおいて、ＤＡ変換部６は、ループゲイン調整部５の出力の下位ｎビットであるＤＬ［１］～ＤＬ［ｎ］をＤＡ変換する２つのＤＡ変換器６１および６２を備えている。発振部１は、サーモメータコードの任意の複数のビットにそれぞれ対応して設けられ、当該各ビットの電圧およびＤＡ変換器６１および６２から出力されるアナログ電圧Ｖａ１およびＶａ２のいずれか一つを選択的に出力する電圧選択回路１６＿１～１６＿４を備えている。電圧選択回路１６＿１～１６＿４のＶＡ１端子はＤＡ変換器６１の出力Ｖａ１に共通に接続され、ＶＡ２端子はＤＡ変換器６２の出力Ｖａ２に共通に接続され、ＶＤ端子はサーモメータ変換器１５の出力Ｖｄｔ［１］～Ｖｄｔ［４］にそれぞれ接続されている。電圧選択回路１６＿１～１６＿４の出力電圧Ｖ１～Ｖ４が可変容量素子１２１＿１～１２１＿４をそれぞれ制御する。
　ＤＡ変換器６１および６２は、ΔＶａｏが変更可能なように構成されている。具体的には、ΔＶａｏは（ＶＨ－ＶＬ）／２ｎと（ＶＨ－ＶＬ）／２ｎ＋１とで切り替え可能である。
　図８および図９は、本実施形態に係る周波数シンセサイザの動作を説明する図である。図８（ａ）（ｂ）および図９（ａ）（ｂ）の各グラフの横軸はループゲイン調整部５が出力するデジタル制御データを示し、図８（ａ）の縦軸は発振部１の発振周波数を、図８（ｂ）の縦軸は可変容量素子１２１＿１～１２１＿４の容量値を、図９（ａ）の縦軸はＶａ１およびＶａ２の値を、図９（ｂ）の縦軸はＶ１～Ｖ４の値を示している。また、図８（ｃ）は、電圧選択回路１６＿１～１６＿４の出力電圧Ｖ１～Ｖ４を示す。
　上位ビットおよび下位ビットが０から順に増加していく場合を考える。（上位ビット，下位ビット）＝（０，０）のときの発振周波数ｆ＝ｆｏとする。このとき、電圧選択回路１６＿１はＶａ１を選択し、電圧選択回路１６＿２～１６＿３はＶｄｔ［２］～Ｖｄｔ［４］を選択している。ここから下位ビットが徐々に増加していくと、可変容量素子１２１＿１の制御電圧Ｖ１が徐々に増加していき、それに従って可変容量素子１２１＿１の容量値Ｃ１２１＿１が減少し、発振周波数が増加していく。
　次に（上位ビット，下位ビット）＝（０，２ｎ－１－１）、すなわち下位ビットが半分まで増加すると、Ｖａ１は当初の最小値ＶＬから中央値ＶＭ’まで変化する。ＶＭ’は下位ビットが２ｎ－１－１のときのＶａ１の値である。ここからさらに下位ビットが増えていくと、Ｖａ１を出力しているＶ１は中間値ＶＭから上昇していくとともに、電圧選択回路１６＿２はＶａ２を選択し、Ｖａ２がＶＬから上昇していく。ＶＭは下位ビットが２ｎ－１のときのＶａ１の値である。このとき、ＤＡ変換器６１および６２のΔＶａｏを（ＶＨ－ＶＬ）／２ｎから（ＶＨ－ＶＬ）／２ｎ＋１に切り替える。これにより、下位ビットの変化に対するＶａ１の増加量は、Ｖａ１のみが増加しているときと比べて半分になる。したがって、図８（ｂ）および図９（ａ）に示したように、（上位ビット，下位ビット）＝（１，２ｎ－１）に向けてＶａ１は最大値ＶＨ’に近づいていくとともに、Ｃ１２１＿１は減少していく。
　（上位ビット，下位ビット）＝（１，２ｎ－１）のとき、Ｖ１はＶａ１からＶｄｔ［１］に切り替わり（このとき、Ｖｄｔ［１］＝ＶＨとなっている）、以後このままでＣ１２１＿１＝Ｃｏで安定するとともに、Ｖ３はＶｄｔ［３］からＶａ１に切り替わる（このとき、Ｖｄｔ［３］＝ＶＬ、Ｖａ１＝ＶＬとなっている）。これ以後、（上位ビット，下位ビット）＝（２，２ｎ－１－１）に向けてＶａ１はＶＬからＶＭ’まで上昇していくとともに、Ｃ１２１＿３はＣｏ＋ΔＣから減少していく。
　（上位ビット，下位ビット）＝（２，２ｎ－１）のとき、Ｖ２がＶａ２からＶｄｔ［２］に切り替わり（このとき、Ｖｄｔ［２］＝ＶＨとなっている）、以後このままでＣ１２１＿２＝Ｃｏで安定するとともに、Ｖ４がＶｄｔ［４］からＶａ２に切り替わる（このとき、Ｖｄｔ［４］＝ＶＬ、Ｖａ２＝ＶＬとなっている）。これ以後、（上位ビット，下位ビット）＝（３，２ｎ－１－１）に向けてＶａ２はＶＬからＶＭ’まで上昇していくとともに、Ｃ１２１＿４はＣｏ＋ΔＣから減少していく。
　ここで、ある可変容量素子、例えば可変容量素子１２１＿３について、下位ビットの変化、すなわち制御電圧の変化ｄＶに対する容量値Ｃ１２１＿３の変化ｄＣｖｒは、図１０（ａ）の下側に示したような曲線になる。図１０（ａ）の上側の曲線はＣ１２１＿３を表す。図１０（ａ）からわかるように、容量値の変化の中間で、変化量が大きくなる。
　図１０（ｂ）の上側の曲線はＣ１２１＿１～Ｃ１２１＿４を表し、下側の曲線は可変容量素子１２１＿１～１２１＿４の合成容量値の変化を表す。例えば、Ｃ１２１＿２の変化量が最も大きくなる変化中間部ではＣ１２１＿１およびＣ１２１＿３の変化量は小さく、同様に、Ｃ１２１＿３の変化量が最も大きくなる変化中間部ではＣ１２１＿２およびＣ１２１＿４の変化量は小さい。このため、可変容量素子１２１＿１～１２１＿４の合成容量値の変化は、（上位ビット，下位ビット）＝（０，２ｎ－１）から（３，２ｎ－１）にかけて平坦に近くなり、発振部１の発振周波数は、図８（ａ）に示したように直線に近い変化をする。したがって、本実施形態に係る周波数シンセサイザを、（上位ビット，下位ビット）＝（０，２ｎ－１）から（３，２ｎ－１）の範囲でロックするように使用することで、単位電圧変化に対する周波数の変化量、すなわち感度の変化を下げることができ、外乱ノイズの影響をより受けにくくすることができる。
　なお、電圧選択回路の個数を増やすことで、図１０（ｂ）の下側に示した可変容量素子の合成容量値の変化が平坦となる部分を広げることができる、すなわち感度の平坦な範囲を広く取ることができる。また、ＤＡ変換部６にさらに多くのＤＡ変換器を設けることで、感度をさらに平坦に近づけることができる。
　また、電圧選択回路１６＿１～１６＿４のそれぞれにおいて、ＶＡ１端子、ＶＡ２端子、およびＶＤ端子が過渡的に同時にオンする可能性があるが、この同時オンによる誤動作を防ぐことが望ましい。図１１は、電圧選択回路１６＿１～１６＿４のＶＡ１端子、ＶＡ２端子、およびＶＤ端子を同時オンさせないための制御を説明する図である。図１１（ａ）は、電圧選択回路１６＿１～１６＿４の構成をより詳細に示した図であり、図１１（ｂ）は、電圧選択回路１６＿１および１６＿２の制御信号のタイミング例である。図示しないが、例えば、電圧選択回路１６＿１において、ＶＡ１端子は制御信号Ｓ１６＿１Ａ１でオン・オフ制御され、ＶＡ２端子は制御信号Ｓ１６＿１Ａ２でオン・オフ制御され、ＶＤ端子は制御信号Ｓ１６＿１Ｄでオン・オフ制御される。ここで、Ｓ１６＿１Ａ１、Ｓ１６＿１Ａ２、およびＳ１６＿１Ｄが同時にアクティブにならないようにすることで、ＶＡ１端子、ＶＡ２端子、およびＶＤ端子が同時にオンしないようにする。
　さらに、図１１（ｂ）に示したように、ＶＡ１端子のオン・オフを制御する信号Ｓ１６＿１Ａ１およびＳ１６＿２Ａ１、ならびにＶＡ２端子のオン・オフを制御する信号Ｓ１６＿１Ａ２およびＳ１６＿２Ａ２は、連続的にアクティブとなる信号ではなく、時間的に離散的にアクティブとなる信号であってもよい。これにより、ＤＡ変換器６１および６２に入力されるＤＬ［１］～ＤＬ［ｎ］の変化の瞬間における出力電圧Ｖａ１およびＶａ２の過渡的な変化による誤動作も防ぐことができる。
　また、Ｖ１～Ｖ４は可変容量素子の制御電圧であるため、各電圧選択回路のＶＡ１端子、ＶＡ２端子、およびＶＤ端子とが同時にオフしても各可変容量素子においてオフする前の電圧を保持することが可能である。さらに、リーク等による電圧変化を防ぐために、図１１（ａ）に示したように、電圧選択回路１６＿１～１６＿４の各出力に容量素子などで構成されるＬＰＦ１７＿１～１７＿４を追加してもよい。同様にして、ＤＡ変換器６１および６２の過渡応答による誤動作防止のために、ＤＡ変換器６１および６２の出力に容量素子などで構成されるＬＰＦ１８＿１および１８＿２を追加してもよい。
　（変形例）
　ＤＡ変換器６１および６２の出力電圧範囲を互いに異なるようにしてもよい。例えば、ＤＡ変換器６１の出力電圧範囲をＶＬからＶＭ’までにし、ＤＡ変換器６２の出力電圧範囲をＶＭからＶＨ’までにしてもよい。
　図１２および図１３は、変形例に係る周波数シンセサイザの動作を説明する図である。図１２（ａ）（ｂ）および図１３（ａ）（ｂ）の各グラフの横軸はループゲイン調整部５が出力するデジタル制御データを示し、図１２（ａ）の縦軸は発振部１の発振周波数を、図１２（ｂ）の縦軸は可変容量素子１２１＿１～１２１＿４の容量値を、図１３（ａ）の縦軸はＶａ１およびＶａ２の値を、図１３（ｂ）の縦軸はＶ１～Ｖ４の値を示している。また、図１２（ｃ）は、電圧選択回路１６＿１～１６＿４の出力電圧Ｖ１～Ｖ４を示す。
　図１３（ａ）に示したように、Ｖａ１はＶＬからＶＭ’までの間で、Ｖａ２はＶＭからＶＨ’までの間で変化する。したがって、図１２（ｃ）に示したように、Ｖ１～Ｖ４について、ＶＬからＶＭ’までの値が必要なときはＶａ１を、ＶＭからＶＨ’までの値が必要なときはＶａ２を選択すればよい。図１２（ｃ）において、図８（ｃ）と異なる部分に下線を引いている。図８および図９の動作説明図と図１２および図１３の動作説明図とを比較すると、Ｖａ１およびＶａ２の変化、およびＶ１～Ｖ４の選択制御が異なるのみで、可変容量素子１２１＿１～１２１＿４の変化および発振部１の発振周波数の変化は同じである。すなわち、変形例についても、外乱ノイズの影響をより受けにくくすることができる。
　さらに、変形例では、ＤＡ変換器６１および６２の出力電圧範囲を狭くすることができるため、例えば同じ電圧解像度ΔＶを得るために必要な階調数は半分になり、下位ビットのビット数を１ビット減らすことができる。または下位ビットのビット数を減らさずに、電圧解像度ΔＶを半分にして高精度化することができる。
　（第４の実施形態）
　図１４は、第４の実施形態に係る周波数シンセサイザの主要部の構成を示す。全体構成は第１の実施形態と同様である。以下、第１から第３の実施形態と異なる点について説明する。
　本実施形態に係る周波数シンセサイザにおいて、ＤＡ変換部６は、ループゲイン調整部５の出力の少なくとも一部のビット、例えば、下位ｎビットであるＤＬ［１］～ＤＬ［ｎ］をＤＡ変換する２つのＤＡ変換器６１および６２を備えている。可変容量部１２は、複数の並列接続された可変容量素子１２１＿１～１２１＿ｍ、１２２＿１および１２２＿２で構成される。
　可変容量素子１２１＿１～１２１＿ｍは、ループゲイン調整部５の出力の上位ｍビットであるＤＨ［１］～ＤＨ［ｍ］により直接制御される。一方、ループゲイン調整部５の出力の下位ｎビットであるＤＬ［１］～ＤＬ［ｎ］は、ＤＡ変換器６１および６２によりアナログ電圧Ｖａ１およびＶａ２に変換され、Ｖａ１は可変容量素子１２２＿１を、Ｖａ２は可変容量素子１２２＿２を制御する。
　図１５は、本実施形態に係る周波数シンセサイザの動作を説明する図である。図１５中の各グラフの横軸はループゲイン調整部５が出力するデジタル制御データを示し、図１５（ａ）の縦軸は発振部１の発振周波数を、図１５（ｂ）の縦軸は可変容量素子１２２＿１および１２２＿２の容量値を、図１５（ｃ）の縦軸はＶａ１およびＶａ２の値を示す。図１５（ｃ）に示したように、Ｖａ１が感度の高いＶＭになるときにはＶａ２が感度の低いＶＬになるように、また、Ｖａ２が感度の高いＶＭになるときにはＶａ１が感度の低いＶＨになるように、ＤＡ変換器６１および６２の動作領域をずらす。これにより、可変容量素子１２２＿１および１２２＿２の合成容量値の変化を平坦にして、図１５（ａ）に示したように、発振部１の発振周波数の変化を直線に近づけて、発振周波数の急激な変化を低減することができる。
　本発明に係る周波数シンセサイザは、特にループ帯域内位相ノイズの低減を小面積、低電流で実現可能であり、半導体集積回路に用いる周波数シンセサイザとして有用である。
　１　　　　　発振部
　１２１＿＊　可変容量素子（第１の可変容量素子）
　１２２＿＊　可変容量素子（第２の可変容量素子）
　１５　　　　サーモメータ変換器
　１６＿＊　　電圧選択回路
　１７＿＊　　ＬＰＦ
　１８　　　　ＬＰＦ
　１８＿＊　　ＬＰＦ
　５　　　　　ループゲイン調整部
　６　　　　　ＤＡ変換部
　６１　　　　ＤＡ変換器
　６２　　　　ＤＡ変換器

Claims (10)

  1. 発振周波数がデジタル制御される周波数シンセサイザであって、
    　当該周波数シンセサイザのループゲインを調整するためのデジタル制御データを生成するループゲイン調整部と、
    　前記デジタル制御データの下位ビットをアナログ電圧に変換するＤＡ変換部と、
    　前記デジタル制御データの上位ビットおよび前記ＤＡ変換部から出力されるアナログ電圧に応じた周波数で発振する発振部とを備えている
    ことを特徴とする周波数シンセサイザ。
  2. 請求項１に記載の周波数シンセサイザにおいて、
    　前記発振部は、
    　　前記デジタル制御データの上位ビットをサーモメータコードに変換するサーモメータ変換器と、
    　　前記サーモメータコードの任意の複数のビットにそれぞれ対応して設けられ、当該各ビットの電圧および前記ＤＡ変換部から出力されるアナログ電圧のいずれか一つを選択的に出力する複数の電圧選択回路と、
    　　前記サーモメータコードのうち前記電圧選択回路に接続されていないビットの電圧および前記複数の電圧選択回路の出力電圧のそれぞれに応じて容量値が制御される複数の並列接続された可変容量素子とを有する
    ことを特徴とする周波数シンセサイザ。
  3. 請求項２に記載の周波数シンセサイザにおいて、
    　前記ＤＡ変換部は、前記デジタル制御データの下位ビットをアナログ電圧に変換する複数のＤＡ変換器を有するものであり、
    　前記複数の電圧選択回路は、それぞれ、前記サーモメータコードのビットの電圧および前記複数のＤＡ変換器のそれぞれから出力されるアナログ電圧のいずれか一つを選択的に出力するものである
    ことを特徴とする周波数シンセサイザ。
  4. 請求項３に記載の周波数シンセサイザにおいて、
    　前記複数のＤＡ変換器は、共通の入力に対して互いに異なるアナログ電圧を出力する
    ことを特徴とする周波数シンセサイザ。
  5. 請求項３に記載の周波数シンセサイザにおいて、
    　前記複数のＤＡ変換器の出力電圧範囲は、互いに異なっており、かつ、前記サーモメータコードのビットの電圧変化範囲よりも狭い
    ことを特徴とする周波数シンセサイザ。
  6. 請求項２および３のいずれか一つに記載の周波数シンセサイザにおいて、
    　前記電圧選択回路に対して前記ＤＡ変換部から出力されるアナログ電圧の選択を指示する制御信号が、時間的に離散的にアクティブとなる信号である
    ことを特徴とする周波数シンセサイザ。
  7. 請求項２および３のいずれか一つに記載の周波数シンセサイザにおいて、
    　前記発振部は、前記電圧選択回路の出力に接続されたＬＰＦを有する
    ことを特徴とする周波数シンセサイザ。
  8. 請求項２、３および７のいずれか一つに記載の周波数シンセサイザにおいて、
    　前記ＤＡ変換部の出力に接続されたＬＰＦを備えている
    ことを特徴とする周波数シンセサイザ。
  9. 請求項１に記載の周波数シンセサイザにおいて、
    　前記発振部は、
    　　前記デジタル制御データの上位ビットの各ビットによって容量値が制御される複数の並列接続された第１の可変容量素子と、
    　　前記複数の第１の可変容量素子に並列接続され、前記ＤＡ変換部から出力されるアナログ電圧によって容量値が制御される第２の可変容量素子とを有するものであり、
    　前記第２の可変容量素子の容量変化量は、前記上位ビットの最下位ビットの重みに応じた容量変化量である
    ことを特徴とする周波数シンセサイザ。
  10. 発振周波数がデジタル制御される周波数シンセサイザであって、
    　当該周波数シンセサイザのループゲインを調整するためのデジタル制御データを生成するループゲイン調整部と、
    　前記デジタル制御データの少なくとも一部のビットをアナログ電圧に変換するＤＡ変換部と、
    　前記ＤＡ変換部から出力されるアナログ電圧により発振周波数を変更可能に構成された発振部とを備え、
    　前記ＤＡ変換部は、前記デジタル制御データの下位ビットをアナログ電圧に変換する複数のＤＡ変換器を有するものであり、
    　前記複数のＤＡ変換器は、共通の入力に対して互いに異なるアナログ電圧を出力する
    ことを特徴とする周波数シンセサイザ。
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