CN115639897A - 一种实时电压控制模块 - Google Patents

Abstract

本公开提供了一种实时电压控制模块，包括：至少一个计时器、触发合路器以及映射器；所述计时器，用于响应于中央处理器（CPU）进入低功耗状态，接收系统中相应电源域发送的第一触发源信号，和/或，周期性发送第二触发源信号；所述触发合路器，用于接收至少一个计时器发送的第一触发源信号和/或第二触发源信号，并基于预设逻辑关系对所述第一触发源信号和/或第二触发源信号进行处理，得到第三触发源信号；所述映射器，用于接收第三触发源信号，并基于预设映射关系表将所述第三触发源信号发送至对应的电源域，以实现对所述对应的电源域的电压控制。

Description

一种实时电压控制模块

技术领域

本公开涉及系统芯片技术领域，尤其涉及一种实时电压控制模块。

背景技术

相关技术中，对于电源域上电或掉电的电压控制，通常是中央处理器（CentralProcessing Unit，CPU）通过等待中断指令（Wait For Interupt，WFI）告知低功耗控制模块（SMC模块），然后SMC模块根据配置对相应的电源域进行控制；每一次的发起者都是CPU，导致控制上电或控制掉电的时间都很长，实时性较低。

发明内容

本公开提供了一种实时电压控制模块，以至少解决现有技术中存在的以上技术问题。

所述实时电压模块包括：至少一个计时器、触发合路器以及映射器；

所述计时器，用于响应于中央处理器CPU进入低功耗状态，接收系统中相应电源域发送的第一触发源信号，和/或，周期性发送第二触发源信号；

所述触发合路器，用于接收至少一个计时器发送的第一触发源信号和/或第二触发源信号，并基于预设逻辑关系对所述第一触发源信号和/或第二触发源信号进行处理，得到第三触发源信号；

所述映射器，用于接收第三触发源信号，并基于预设映射关系表将所述第三触发源信号发送至对应的电源域，以实现对所述对应的电源域的电压控制。

上述方案中，所述计时器还用于：

在CPU进入低功耗状态之前，接收CPU发送的第一配置信息；

所述第一配置信息用于配置针对电源域发送的第一触发源信号的延时时间，以及第二触发源信号的发送周期。

上述方案中，所述触发合路器还用于：

在CPU进入低功耗状态之前，接收CPU发送的第二配置信息；

所述第二配置信息用于配置所述预设逻辑关系。

上述方案中，所述映射器还用于：

在CPU进入低功耗状态之前，接收CPU发送的第三配置信息；

所述第三配置信息用于配置所述预设映射关系表，所述预设映射关系表用于表征映射器接收的第三触发源信号与至少一个电源域之间的对应关系和电压控制关系。

上述方案中，所述模块还用于：

在CPU进入低功耗状态之前，接收CPU发送的第四配置信息；

所述第四配置信息用于配置所述至少一个计时器接收和发送的触发源信号的数量、所述触发合路器接收和发送的触发源信号的数量、所述映射器接收和发送的触发源信号的数量，以及触发源信号的极性。

上述方案中，所述计时器具体用于：

对所述第一触发源信号进行延时处理，并将延时处理后的所述第一触发源信号发送至所述触发合路器。

上述方案中，所述第二触发源信号用于对一个电源域实现周期性电压控制。

上述方案中，所述触发合路器具体用于：

基于所述预设逻辑关系确认参与逻辑运算的触发源信号；

基于所述预设逻辑关系对所述参与逻辑运算的触发源信号进行逻辑运算，并得到第三触发源信号。

上述方案中，所述逻辑运算可以包括与运算、或运算和非运算中至少之一。

上述方案中，所述映射器具体用于：

基于所述预设映射关系表确认所述第三触发源信号对应的电源域；

确认所述第三触发源信号对应的极性，基于电压控制关系和所述第三触发源信号对应的极性生成电压控制信号；

将所述电压控制信号发送至所述第三触发源信号对应的电源域，以实现对所述电源域的上电控制或掉电控制。

通过本公开提供的实时电压控制模块，所述计时器，用于响应于中央处理器CPU进入低功耗状态，接收系统中相应电源域发送的第一触发源信号，和/或，周期性发送第二触发源信号；所述触发合路器，用于接收至少一个计时器发送的第一触发源信号和/或第二触发源信号，并基于预设逻辑关系对所述第一触发源信号和/或第二触发源信号进行处理，得到第三触发源信号；所述映射器，用于接收第三触发源信号，并基于预设映射关系表将所述第三触发源信号发送至对应的电源域，以实现对所述对应的电源域的电压控制。用于控制电源域的第一触发源信号和/或第二触发源信号可以通过触发合路器和映射器直接反馈至触发源，无需等待接收外界的控制信号，可以提升电源域电压控制的实时性。

应当理解，本部分所描述的内容并非旨在标识本公开的实施例的关键或重要特征，也不用于限制本公开的范围。本公开的其它特征将通过以下的说明书而变得容易理解。

附图说明

通过参考附图阅读下文的详细描述，本公开示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本公开的若干实施方式，其中：

在附图中，相同或对应的标号表示相同或对应的部分。

图1示出了相关技术中电压控制模块的结构示意图；

图2示出了本公开实施例提供的实时电压控制模块的可选结构示意图；

图3示出了本公开实施例提供的计时器的可选结构示意图；

图4示出了本公开实施例提供的触发合路器的可选结构示意图；

图5示出了本公开实施例提供的映射器的可选结构示意图。

具体实施方式

为使本公开的目的、特征、优点能够更加的明显和易懂，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而非全部实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。

一般的系统级芯片（System on Chip，SoC）上都存在一个功耗控制模块（即SMC），能够响应CPU发出的特定事件来关闭或者打开对应的电压域（Voltage Domain）和电源域（Power Domain）以达到节省功耗的目的。但是这种一般意义上的功耗控制模块都是针对CPU的不同工作模式，一般是比较高层（high level）的模式切换。而比较多的应用场景中，具体模块工作的工作状态如果依赖CPU介入就无法做到实时切换；而且有的场景中并没有CPU或者CPU需要处于power off状态（为了节省功耗）。

图1示出了相关技术中电压控制模块的结构示意图。

如图1所示，相关技术中，CPU通过WFI告知SMC模块（相关技术中的低功耗控制模块），SMC模块根据配置使得对应的电源域（Power Domain）进入至掉电状态；然后，系统中的模块可以发出中断请求（Interrupt Request，IRQ）信号至SMC进行系统唤醒。

也就是说，相关技术中，进入低功耗的发起者都是CPU，每次唤醒也都会唤醒CPU，是比较高层（high level）的低功耗控制。缺点是进入低功耗和退出低功耗的时间都会很长，而实际应用中不同场景下的低功耗控制需求，有些低功耗控制需要更强的实时性，没必要唤醒CPU。

针对相关技术中存在的缺陷，本公开提供一种实时电压控制模块，CPU对所述实时电压控制模块进行配置后，既可以进入休眠状态，所述实时电压控制模块可以在不唤醒CPU的情况下根据其内部的预设逻辑关系和预设映射关系实现对多个电源域的电压控制。

图2示出了本公开实施例提供的实时电压控制模块的可选结构示意图，将根据各个部分进行说明。

在一些实施例中，所述实时电压控制模块200包括触发合路器201、映射器202以及至少一个计时器203x（即计时器2031，计时器2032，……，计时器203x，……计时器203N，x为小于或等于N的正整数，N为正整数）。

在一些实施例中，CPU进入低功耗状态之前，所述实时电压控制模块200接收CPU发送的配置信息，并基于所述配置信息进行配置。可选的，所述CPU可以基于系统总线对所述实时电压控制模块200进行配置。

具体可以包括：所述实时电压控制模块200接收CPU发送的第四配置信息；所述第四配置信息用于配置所述至少一个计时器203x接收和发送的触发源信号的数量、所述触发合路器201接收和发送的触发源信号的数量、所述映射器202接收和发送的触发源信号的数量，以及触发源信号的极性（如高电平有效或低电平有效）。其中，所述计时器203x接收的触发源信号即为第一触发源信号，所述计时器发送的触发源信号即为即为第二触发源信号；所述触发合路器201接收的触发源信号即为所述第一触发源信号和/或第二触发源信号，所述触发合路器201发送的触发源信号即为第三触发源信号；所述映射器202接收的触发源信号即为第三触发源信号，所述映射器202发送的触发源信号即为经过映射后的所述第三触发源信号。

所述计时器203x接收CPU发送的第一配置信息；并基于所述第一配置信息确认相应的电源域发送的触发源信号（即第一触发源信号）的延时时间，以及第二触发源信号的发送周期。其中，所述延时时间可以是0，即无延时，也可以是非零的正数。所述第一配置信息用于配置针对电源域发送的触发源信号的延时时间，以及第二触发源信号的发送周期；所述发送周期可以是无周期，也可以是配置的一定周期。

考虑到电源域初始发送的触发源信号不稳定，因此对电源域发送的第一触发源信号进行延时处理，以得到稳定的触发源信号，经过触发合路器201之后得到的控制指示信号（即第三触发源信号）更加准确。

所述触发合路器201接收CPU发送的第二配置信息；所述第二配置信息用于配置所述预设逻辑关系。所述预设逻辑关系可以包括与、或、非中至少之一或至少两种的组合。所述预设逻辑关系用于对所述触发合路器201接收的各路触发源信号（包括第一触发源信号和/或第二触发源信号）进行逻辑组合产生新的触发源信号，以及具体的逻辑组合方式（逻辑运算）。其中具体的逻辑组合方式可以根据实际需求设置。

所述映射器202接收CPU发送的第三配置信息，基于所述第三配置信息配置预设映射关系表，所述预设映射关系表用于表征映射器202接收的第三触发源信号与至少一个电源域之间的对应关系和电压控制关系。所述第三配置信息用于配置所述预设映射关系表。

在一些实施例中，如图2所示，所述计时器203x用于接收系统中电源域发送的第一触发源信号，并对所述第一触发源信号基于延时时间进行延时处理，将延时处理后的所述第一触发源信号发送至所述触发合路器201。其中，实时电压控制模块200中包括的计时器203x的数量与系统中电源域发送的第一触发源信号的数量相同，即每一个计时器203x均接收一路电源域发送的第一触发源信号。

在一些实施例中，所述计时器203x，还用于基于发送周期向触发合路器201发送第二触发源信号。所述第二触发源信号用于对至少一个电源域实现周期性电压控制。所述电压控制包括上电控制或掉电控制。对于需要定时唤醒（上电）和定时休眠（掉电）的场景，可以基于定时器周期性发送的第二触发源信号实现。

图3示出了本公开实施例提供的计时器的可选结构示意图，将根据各个部分进行说明。

如图3所示，为实时电压控制模块200中任一个计时器的结构示意图，本领域技术人员应当理解，实时电压控制模块200中其他计时器的结构示意图与图3相同。

计时器203x中包括计数器（Counter），用于接收电源域发送的一路第一触发源信号（trigger），基于延时时间进行延时处理，延时处理后的第一触发源信号为延时触发源信号（delayed trigger），此外，所述计数器还根据发送周期，周期性产生第二触发源信号，所述第二触发源信号为自身触发源信号（self_generated trgger）。所述计时器203x将所述延时触发源信号和所述自身触发源信号发送至触发合路器201中。

此外，CPU可以通过配置总线（Configuration Bus，CFG）向计时器203x发送第一配置信息。

在一些实施例中，所述触发合路器201，用于接收至少一个计时器发送的第一触发源信号和/或第二触发源信号，并基于预设逻辑关系对所述第一触发源信号和/或第二触发源信号进行处理，得到第三触发源信号。

具体的，所述触发合路器201，基于所述预设逻辑关系确认参与逻辑运算的触发源信号；基于所述预设逻辑关系对所述参与逻辑运算的触发源信号进行逻辑运算，并得到第三触发源信号。

其中，所述预设逻辑关系可以根据实际需求设置。

例如，所述预设逻辑关系中，可以对至少一个计时器203x发送的第一触发源信号进行逻辑运算，并对所述至少一个计时器203x发送的第二触发源信号进行逻辑运算，二者的逻辑运算分别进行，并分别将逻辑运算的结果作为单独的第三触发源信号发送至映射器202中。

再例如，所述预设逻辑关系中，可以对每一个计时器203x发送的第一触发源信号和第二触发源信号进行逻辑运算，如第一触发源信号与第二触发源信号的极性不同，为了满足定时唤醒或定时休眠的场景，以第二触发源信号作为参考；或者为了满足实时性需求，以第一触发源信号作为参考；所述触发合路器201将每一个计时器203x产生的第三触发源信号发生至映射器202中。需要说明的是，触发合路器201向映射器202发生的第三触发源信号的路数可以由CPU设置，如所述触发合路器201向映射器202发生的第三触发源信号的路数可以与实时电压控制模块200中包括的电源域数量相同，或者与触发合路器201接收到的触发源信号的路数相同，还可以与计时器203x的总数量相同等，本公开不做具体限制。

在一些实施例中，所述预设逻辑关系可以包括与、或、非，或者与、或、非中至少两种的组合逻辑，甚至更复杂的逻辑，均可以根据实际需求设置。

图4示出了本公开实施例提供的触发合路器的可选结构示意图，将根据各个部分进行说明。

如图4所示，所述触发合路器201中包括预设逻辑关系，与、或、非，或者与、或、非中至少两种的组合逻辑，甚至更复杂的逻辑；所述触发合路器201接收实时电压控制模块200包括的至少一个计时器203x发送的多路延时触发源信号和自身触发源信号，并基于预设逻辑关系对所述多路延时触发源信号和自身触发源信号进行逻辑运算，将运算结果发送至映射器202。

此外，CPU可以通过GFG向触发合路器201发送第二配置信息。

在一些实施例中，所述映射器202，用于接收第三触发源信号，并基于预设映射关系表将所述第三触发源信号发送至对应的电源域，以实现对所述对应的电源域的电压控制。所述电压控制可以包括上电控制或掉电控制。

所述映射器202具体用于基于所述预设映射关系表确认所述第三触发源信号对应的电源域；确认所述第三触发源信号对应的极性，基于电压控制关系和所述第三触发源信号对应的极性生成电压控制信号；将所述电压控制信号发送至所述第三触发源信号对应的电源域，以实现对所述电源域的上电控制或掉电控制。

其中，所述预设映射关系表中，一个第三触发源信号可以映射一个电源域，也可以映射多个电源域。即一个第三触发源信号可以对一个电源域进行电压控制，也可以对多个电源域进行电压控制。

所述预设映射关系表中还可以包括输入触发源信号与输出上电控制或掉电控制（on/off control）之间的控制关系。例如针对某一个触发源信号，其高电平表征上电控制，低电平表征掉电控制，或针对某一个触发源信号，其高电平表征掉电控制，低电平表征上电控制等。

所述预设映射关系表中，还可以包括输入触发源信号与一个或多个电源域之间的电压控制关系，例如某一个触发源信号为高电平，则对应多个电源域为掉电控制等。

图5示出了本公开实施例提供的映射器的可选结构示意图，将根据各个部分进行说明。

如图5所示，所述映射器202中预存有预设映射关系表，用于将第三触发源信号映射至一个或多个电源域信号的电压控制信号。需要理解，图5中预设映射关系表仅为示意，并不用于限定本公开中的映射关系。

此外，CPU可以通过GFG向映射器202发送第三配置信息。

接下来用几个实例对本公开实施例提供的实时电压控制模块200的工作原理进行说明。

如图2所示，假设系统中包括3个电源域，即图2中电源域1（P1）、电源域2（P2）P2和电源域N（假设此时N=3，P3），其中，所述P1、P2和P3可以包括模数转换器和/或比较器；P1接收外界发送的模拟信号进行模数转换为数字信号后，对P1内预存的电平与所述数字信号进行比较，基于比较结果输出高电平（如数字信号的电平高于预存的电平），即P1向计时器2031输出trigger，所述计时器2031接收所述trigger并进行延时处理，将延时处理后的trigger发送至触发合路器201。

经过所述触发合路器201中包括的预设逻辑关系对接收的触发源信号（包括trigger）进行逻辑运算，生成第三触发源信号，发送至映射器202。

所述映射器202基于预设映射关系表确认所述第三触发源信号用于唤醒P2（即对电源域2进行上电控制），向P2发送相应的信号。

即通过P1接收的模拟信号实现对P2的控制。

又或者，电源域并未向计时器2032发送触发源信号，计时器2032根据发送周期产生第二触发源信号，经过触发合路器201之后生成第三触发源信号，经过映射器202，生成用于休眠P3（即对电源域3进行掉电控制）的信号。

如此，通过本公开实施例提供的实时电压控制模块，对电源域进行电压控制时，无需唤醒CPU，可以节省功耗；纯硬件逻辑实现，无需软件介入，保证实时控制；精准定时控制，可以根据需要为触发源信号增加可配置的延时，满足更多低功耗场景需求；计时器可以根据配置周期性的生成触发源信号，满足某些需要定时唤醒和定时休眠的场景；触发合路器对于接收的不同的触发源信号，可以按照可配置的组合逻辑生成新的触发源信号，满足一些复杂低功耗场景的需求；一个预设映射关系表可配置，可以存储不同触发源信号和电源域之间的映射关系以及对应的上电/掉电（on/off）控制，灵活应对各种低功耗场景需求。

应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发公开中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本公开公开的技术方案所期望的结果，本文在此不进行限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本公开的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种实时电压控制模块，其特征在于，所述模块包括：至少一个计时器、触发合路器以及映射器；

所述计时器，用于响应于中央处理器CPU进入低功耗状态，接收系统中相应电源域发送的第一触发源信号，和/或，周期性发送第二触发源信号；

所述触发合路器，用于接收至少一个计时器发送的第一触发源信号和/或第二触发源信号，并基于预设逻辑关系对所述第一触发源信号和/或第二触发源信号进行处理，得到第三触发源信号；

所述映射器，用于接收第三触发源信号，并基于预设映射关系表将所述第三触发源信号发送至对应的电源域，以实现对所述对应的电源域的电压控制。

2.根据权利要求1所述的模块，其特征在于，所述计时器还用于：

在CPU进入低功耗状态之前，接收CPU发送的第一配置信息；

所述第一配置信息用于配置针对电源域发送的第一触发源信号的延时时间，以及第二触发源信号的发送周期。

3.根据权利要求1所述的模块，其特征在于，所述触发合路器还用于：

在CPU进入低功耗状态之前，接收CPU发送的第二配置信息；

所述第二配置信息用于配置所述预设逻辑关系。

4.根据权利要求1所述的模块，其特征在于，所述映射器还用于：

在CPU进入低功耗状态之前，接收CPU发送的第三配置信息；

所述第三配置信息用于配置所述预设映射关系表，所述预设映射关系表用于表征映射器接收的第三触发源信号与至少一个电源域之间的对应关系和电压控制关系。

5.根据权利要求1所述的模块，其特征在于，所述模块还用于：

在CPU进入低功耗状态之前，接收CPU发送的第四配置信息；

所述第四配置信息用于配置所述至少一个计时器接收和发送的触发源信号的数量、所述触发合路器接收和发送的触发源信号的数量、所述映射器接收和发送的触发源信号的数量，以及触发源信号的极性。

6.根据权利要求1或2所述的模块，其特征在于，所述计时器具体用于：

对所述第一触发源信号进行延时处理，并将延时处理后的所述第一触发源信号发送至所述触发合路器。

7.根据权利要求1所述的模块，其特征在于，

所述第二触发源信号用于对至少一个电源域实现周期性电压控制。

8.根据权利要求1或3所述的模块，其特征在于，所述触发合路器具体用于：

基于所述预设逻辑关系确认参与逻辑运算的触发源信号；

基于所述预设逻辑关系对所述参与逻辑运算的触发源信号进行逻辑运算，并得到第三触发源信号。

9.根据权利要求8所述的模块，其特征在于，

所述逻辑运算可以包括与运算、或运算和非运算中至少之一。

10.根据权利要求1、4或5中任一项所述的模块，其特征在于，所述映射器具体用于：

基于所述预设映射关系表确认所述第三触发源信号对应的电源域；

确认所述第三触发源信号对应的极性，基于电压控制关系和所述第三触发源信号对应的极性生成电压控制信号；

将所述电压控制信号发送至所述第三触发源信号对应的电源域，以实现对所述电源域的上电控制或掉电控制。

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