JP2018506188A

JP2018506188A - 独立した電力領域及び論理回路並びにメモリのための分割パワーレールを有する統合システム

Info

Publication number: JP2018506188A
Application number: JP2017543718A
Authority: JP
Inventors: ガイニー、ケネース; ホワン、ウンジュ; ネラベトラ、カルティック・レディ; シュ、ジェン−ジュン
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2014-11-06
Filing date: 2015-10-19
Publication date: 2018-03-01
Also published as: CN107003707B; CN107003707A; WO2016073180A1; US10146296B2; EP3215907B1; US20160132097A1; EP3215907A1

Abstract

第１のサブシステムのための独立した電力フレームワークと、第１のサブシステムからメッセージを受けるプロセッササブシステムのための別の独立した電力フレームワークとを有する集積回路が提供される。【選択図】図１

Description

関連出願への相互参照

[0001]本願は、参照により全体が本明細書に組み込まれる、２０１４年１１月６日に出願された米国特許非仮出願第１４／５３５，１８３号の利益を主張する。

[0002]本願は、埋込み式サブシステムのための電力供給源に関し、より具体的には、独立した非同期電力供給源を有する埋込み式サブシステムに関する。

[0003]システムオンチップ（ＳＯＣ）集積回路は、アサートされたサブシステムを含む。例えば、スマートフォンＳＯＣは、モデム、グラフィックスプロセッサ、ブルートゥース（登録商標）、ＷｉＦｉ及び他のサブシステムを統合し得る。これらのサブシステム以来、ＳＯＣは典型的に、メモリパワーレール及びコア論理パワーレールという２つのパワーレールを有する。メモリパワーレールは、サブシステムのための様々な埋込み式メモリに電源電圧を供給する。対照的に、コア論理パワーレールは、論理ゲートに電源電圧を供給する。一般に、埋込み式メモリによって必要とされる電圧レベルは、サブシステムのためのコア論理回路によって必要とされるものとは異なる。その関連で（in that regard）、従来では、サブシステム内の埋込み式メモリ及びコア論理回路の両方が、保持モードとも表され得るスリープモードにシフトすることができる。しかしながら、埋込み式メモリは、スリープモードで論理ゲートに電力供給するために使用され得る低減された電源電圧と比べて、より高い電源電圧を、それらの格納値を保持するために必要とする。仮に共通のパワーレールが埋込み式メモリ及びコア論理回路の両方に使用されたとすると、コア論理回路は、例えば、埋込み式メモリにおいて格納状態を維持するために必要とされるであろう高められた電源電圧による不必要な漏れ電流損失から、スリープモード中、電力を無駄にするだろう。故に、独立したメモリ及びコア論理パワーレールを有することは、電力を節約する。

[0004]サブシステムが動作のこれらの様々なモードに関して独立して動作することを可能にするために、従来では、サブシステムをパワーゲーティングする。サブシステムがパワーダウンされることとなる場合、それは、残りのサブシステムのための共通のパワーレールから分離され得る。

[0005]独立したメモリ及びコア論理パワーレールにより、様々なモードの電圧はメモリ及び論理動作に対して最適化されることができるが、電力は、様々なサブシステムのための動作モードの非同期性質から無駄となる。例えば、ＷｉＦｉサブシステムは、任意の着信メッセージについてチェックするために、略１００ｍｓごとにウェイクアップする必要があり得る。次に、メモリパワーレール及びコア論理パワーレールは、ＷｉＦＩサブシステムが適宜ウェイクアップし得るように、電力供給される必要があるだろう。これらのパワーレールは、後に漏れ電流を通して電力を失うパワーダウンされたサブシステムにおけるクロックツリー及び他の構造に結合される。

[0006]従って、当技術分野では、プロセッササブシステムと、メッセージング等を通してこれらのプロセッササブシステムとインターフェース接続しなければならない他のサブシステムとを含む集積回路のために、改善された電力アーキテクチャが必要である。

[0007]プロセッササブシステム及び第１のサブシステムを含む、ＳＯＣのような集積回路が提供される。ＳＯＣはまた、コア論理電力供給源が公称レベルで維持される常時オン（always-on）電力領域を含む。対照的に、第１のサブシステムは、第１のサブシステムが動作のスリープモードで動作しているか公称（アクティブ）モードで動作しているかに依存して保持電圧又は公称電圧のどちらか一方で駆動され得る第１のサブシステムコア論理パワーレールによって電力供給されるコア論理回路を含む。同様に、プロセッサコア論理パワーレールは、プロセッササブシステムが動作のスリープモードで動作しているか公称（アクティブ）モードで動作しているかに依存して保持電圧又は公称電圧のどちらか一方でプロセッササブシステム内のコア論理回路に電力供給する。対応するコア論理パワーレールによって定義される第１のサブシステム内の及びプロセッササブシステム内のそれぞれの電力領域は独立している。このように、第１のサブシステムは、プロセッササブシステムがスリープモードに留まっている間に、動作のスリープモードから公称モードに遷移され得る。

[0008]第１のサブシステムのためのそのような独立した電力領域は、それが、従来のＳＯＣ電力領域フレームワークに関連付けられた相当な待ち時間及び消費電力問題を除去するため、かなり有利である。具体的には、従来では、ＷｉＦｉサブシステムのような第１のサブシステムは、プロセッササブシステムとの共有のコア論理パワーレールに依存していた。故に、プロセッササブシステムは、ＷｉＦｉサブシステムがメッセージについてチェックできるようにするためだけに、動作の公称モードに遷移しなければならないだろう。対照的に、本明細書で開示される有利な電力フレームワークは、第１のサブシステムが動作の公称モードに遷移する間、プロセッササブシステムがスリープモードに留まることを可能にする。

[0009]これらの特徴は、例となる実施形態の以下の詳細な説明からより良く認識され得る。

[0010]図１は、システムオンチップ（ＳＯＣ）のプロセッササブシステムのための電力フレームワークに関して非同期かつ独立した電力フレームワークを有するサブシステムを含むＳＯＣ及び電力管理集積回路（ＰＭＩＣ）を含む例となるシステムのブロック図である。 [0011]図２は、図１のサブシステムのための常時オン（ＡＯＮ）電力マネジャのブロック図である。 [0012]図３は、図１のＳＯＣを動作する方法のためのフローチャートである。

発明の詳細な説明

[0013]本発明の実施形態とそれらの利点とは、以下の詳細な説明を参照することで最も理解される。同様の参照番号が、複数の図のうちの１つ又は複数に例示される同様の要素を識別するために使用されることは認識されるべきである。

[0014]プロセッササブシステムとインターフェース接続する第１のサブシステムのための第１のサブシステムコア論理パワーレールを含むシステムオンチップ（ＳＯＣ）集積回路が提供される。独立したプロセッサコア論理パワーレールは、プロセッササブシステムに電力供給する。第１のサブシステムのための埋込み式メモリは、プロセッササブシステムのための埋込み式メモリに電力供給するプロセッサメモリレールから独立している第１のサブシステムメモリパワーレールによって電力供給される。第１のサブシステム及び第２のサブシステムの両方は、対応するコア論理パワーレールのための電圧が個々の保持値へと独立して低落する（collapse）スリープモードに移行し得る。同様に、メモリパワーレールのための電圧は、それぞれのスリープモード中、個々の保持値に低落する。サブシステムのための動作の通常又は公称モードでは、第１のサブシステム及びプロセッサコア論理パワーレールのための並びに第１のサブシステム及びプロセッサメモリパワーレールのための電圧は、個々の公称値に引き上げられるだろう。電力管理集積回路（ＰＭＩＣ）は、公称モード及びスリープモードの両方で様々なパワーレールに電力供給する。ＳＯＣは、スリープモードで動作しているのが第１のサブシステムか第２のサブシステムかに関わらず、低落していない論理パワーレールによって電力供給される常時オン電力領域を含む。換言すると、常時オン電力領域についてスリープモードは存在しない。常時オン領域内のプロセッサ電力マネジャは、プロセッササブシステム内の対応するプロセッサリソースマネジャとインターフェース接続することで、プロセッササブシステムのためのパワーレールの遷移を管理する。常時オン領域内のプロセッサ電力マネジャを介したプロセッササブシステムのそのような管理が従来のものであることを留意されたい。

[0015]従来のＳＯＣでは、共通のコア論理パワーレール及び共通の埋込み式パワーレールは両方とも、ＷｉＦｉサブシステム、グラフィックスサブシステム及びセンサのような様々な他のサブシステムと、プロセッササブシステムによって共有される。共通のパワーレールのこの従来の共有を前提として、「集計（aggregate votes）」することは、プロセッサリソースマネジャの役割であった。換言すると、様々なサブシステムの各々は、公称モードで動作しているとき、それらがいつスリープモードに移行するかについて、及びそれらがいつスリープモードからウェイクアップする必要があるかについて、それらのステータスを通信するだろう。スリープモードに移行中であることを各サブシステムが示す場合、且つ、プロセッササブシステムによって実行されるべき他のタスクが残っていない場合、プロセッサリソースマネジャは、プロセッササブシステム自体のスリープモードへの移行を開始し得る。しかし、その集計機能（vote aggregating function）の一部として、リソースマネジャは、次のサブシステム（又は、それ自体）がスリープモードから公称モードに遷移される必要がある最も早い時間を決定した。このウェイクアップ時間は、スリープクロックに応じて、プロセッサ電力マネジャによってモニタリングされる。プロセッサ電力マネジャは、共通のパワーレール及び共通の埋込み式メモリレールを保持電圧値に低落させることに関してＰＭＩＣとインターフェース接続する。同時に、プロセッサ電力マネジャは、スリープクロックを使用してタイマを維持し、それによって、それは、プロセッサリソースマネジャがいつウェイクアップ（公称モードに遷移）されるべきかを決定し得る。スリープクロックを使用してタイマによって決定されたスリープ期間が完了すると、プロセッサ電力マネジャは、共通のレールのための電圧をそれらの公称値に遷移するよう求めるコマンドをＰＭＩＣに発する。共通のレールがそれら公称値となると、プロセッサ電力マネジャは、プロセッサリソースマネジャをウェイクアップし得る。次いで、プロセッサリソースマネジャは、その時点で必要なサブシステムをウェイクアップし得る。

[0016]常時オン領域内のプロセッサ電力マネジャのそのような動作及びプロセッササブシステムにおけるプロセッサリソースマネジャの動作は従来のものであるが、これは、過度の消費電力及び遅延／待ち時間を引き起こす。例えば、一実施形態では、第１のサブシステムは、ＷｉＦｉサブシステムを備え得る。ＷｉＦｉの分野で知られているように、ＷｉＦｉサブシステムは、任意のメッセージについてチェックするために、かなり規則的に、例えば、略１００ｍｓごとに、保持モード（スリープモード）から公称モードに遷移する必要があり得る。共有の電力及びメモリレールを有する従来のシステムでは、ＷｉＦｉサブシステムがメッセージについてチェックできるようにするためだけに、プロセッササブシステムをウェイクアップし、共通のパワーレールに電力供給することに関して、「バトルシップを持ち出す（bringing up the battleship）」際に大幅な遅延に遭遇する。この遅延に加えて、プロセッササブシステムは、漏れ電流によって電力を無駄にする。

対照的に、本明細書で開示されるＳＯＣは、第１のサブシステム常時オン（ＡＯＮ）電力マネジャを常時オン電力領域に、及び対応する第１サブシステム電力管理ユニット（ＰＭＵ）を第１のサブシステム電力領域に提供することで、この待ち時間及び消費電力を除去する。これらのモジュールは、第１のサブシステムコア論理パワーレール及び第１のサブシステム埋込み式メモリパワーレール上の（保持又は公称）電圧を管理する。第１のサブシステムＡＯＮ電力マネジャは、第１のサブシステムコア論理パワーレール及び第１のサブシステム埋込み式メモリパワーレール上の電圧が保持状態にあるか公称状態にあるかを制御するためにＰＭＩＣとインターフェース接続する。第１のサブシステムＰＭＵは、第１のサブシステムがいつスリープモードから公称モードに遷移されるべきかを通信するために第１のサブシステムＡＯＮ電力マネジャとインターフェース接続する。第１のサブシステムＡＯＮ電力マネジャは、スリープクロックに応じて第１のサブシステムのための所望のスリープ期間を測定するために、それ自体の１つのタイマ（又は、複数のタイマ）を有する。所望のスリープ期間が満了すると、第１のサブシステムＡＯＮ電力マネジャは、（コア論理回路及びその埋込み式メモリの両方のための）第１のサブシステムパワーレール上の電圧をそれらの公称値に引き上げるようＰＭＩＣに指示する。次に、第１のサブシステムＡＯＮ電力マネジャは、動作の公称モードに遷移するよう第１のサブシステムＰＭＵに指示し得る。このように、先行技術を悩ませた待ち時間及び消費電力の問題が除去される。一実施形態では、第１のサブシステムＡＯＮ電力マネジャは、第１のサブシステムが動作のスリープモードに遷移することとなるか公称モードに遷移することとなるかに応じて、第１のサブシステムコア論理パワーレールの電圧及び第１のサブシステムメモリパワーレールのための電圧が両方とも、保持値に等しくなるか公称値に等しくなるかを制御するための手段を備えるとみなされ得、この制御するための手段は、プロセッササブシステムが動作のスリープモードにあるか公称モードにあるかから独立している。

[0017]第１のサブシステム電力管理の有利な特徴は、幾つかの例となる実施形態についての以下の説明を通してより良く認識され得る。ここで、図を参照すると、図１は、ＳＯＣ１０５及びＰＭＩＣ１１０を含む例となるシステム１００を例示する。ＳＯＣ１０５は、常時オン（ＡＯＮ）電力領域１６０、プロセッササブシステム１１５及び第１のサブシステム１１１を含む。第１のサブシステムコア論理パワーレール（ＣＸ−１）１２５は、第１のサブシステム１１１内のコア論理回路に電力供給する。同様に、第１のサブシステムメモリパワーレール（ＭＸ−１）１２０は、第１のサブシステム１１１内の埋込み式メモリに電力供給する。ＰＭＩＣ１１０は、第１のサブシステム１１０が動作のスリープモードにあるか公称モードにあるかに依存して保持電圧又は公称電圧のどちらか一方で第１のサブシステムメモリパワーレール１２０を駆動するリニアドロップアウトレギュレータ（ＬＤＯ）１３５を含む。同様に、ＰＭＩＣ１１０は、第１のサブシステム１１１が動作のスリープモードにあるか公称モードにあるかに依存して、保持電圧又は公称電圧のどちらか一方で第１のサブシステムパワーレール１２５を駆動するＬＤＯ１４０を含む。

[0018]（スリープモードで使用される）保持電圧及び（公称モードで使用される）公称電圧についての特定の値は、プロセスノードに依存する。一般に、公称値は、スリープモード中電力が節約されるように、保持値よりも高い。スリープモード中、第１のサブシステムコア論理パワーレール１２５のための保持電圧は、第１のサブシステムメモリパワーレール１２０のための保持電圧とは異なり得る（又は、同じであり得る）。同様に、これらのレールについての公称電圧もまた異なり得る。ＰＭＩＣ１１０は、ＡＯＮ領域１６０内の第１のサブシステムＡＯＮ電力マネジャ１５０からのパワーイネーブル（ＰＷＲ＿ＥＮ）信号１７５に応じて、ＬＤＯ１３５及びＬＤＯ１４０によってドライブされる電圧を制御するＬＤＯ制御モジュール１３０を含む。有利に、パワーイネーブル信号１７５は、ＳＯＣが、パワーイネーブル信号１７５を受け入れるために１つの対応する入力／出力（Ｉ／Ｏ）ピン（例示されない）を確保（dedicate）さえすればよいように、単一ビットのみを備え得る。代替的な実施形態では、パワーイネーブル信号１７５は、マルチビット信号を備え得る。第１のサブシステムＡＯＮ電力マネジャ１５０は、第１のサブシステム１１１が動作のスリープモードから公称モードに遷移することとなるとき、パワーイネーブル信号１７５を（例えば、それを電源電圧にドライブすることで）アサートする。反対に、第１のサブシステムＡＯＮ電力マネジャ１５０は、第１のサブシステム１１１が動作の公称モードからスリープモードに遷移することとなるとき、パワーイネーブル信号１７５をデアサートする。

[0019]パワーイネーブル信号１７５をアサートすることに関して、第１のサブシステムＡＯＮ電力マネジャ１５０は、スリープクロック１７０のサイクルをカウントすることに応じて経過時間を決定する（図２に関して以下で更に説明される）タイマを含む。スリープモードへの遷移に先立ち、第１のサブシステム電力管理ユニット（ＰＭＵ）１５５は、第１のサブシステムＡＯＮ電力マネジャ１５０に、第１のサブシステム１１１がいつ公称モードに遷移し戻されるべきかを識別する時間を伝達する。代替的に、第１のサブシステムＰＭＵ１５５は、第１のサブシステムＡＯＮ電力マネジャ１５０に、後続のスリープモード期間の長さを伝達し得る。識別された時間（又は、スリープ期間の長さ）に基づいて、第１のサブシステムＡＯＮ電力マネジャは、現在のスリープモード期間が満了すると第１のサブシステム１１１をウェイクアップするように、適宜そのタイマを構成する。ＡＯＮ電力領域１６０のためのパワーレール電圧が、第１のサブシステムパワーレール１２０及び１２５のための公称（又は、保持）電圧から独立していることに留意されたい。故に、ＰＭＵ１５５は、これらの独立した電圧領域において使用される異なる電圧に適応させるために、レベルシフタ１５２を通して第１のサブシステムＡＯＮ電力マネジャ１５０と通信する。

[0020]ＰＭＵ１５５は、動作のスリープモード及び公称モードへの第１のサブシステム１１１の遷移を管理するステートマシンを備える。例えば、第１のサブシステム１１１は、第１のＷＬＡＮサブシステム１８０及び第２のＷＬＡＮサブシステム１８５を含むＷｉＦｉサブシステムを備え得る。各ＷＬＡＮサブシステムは、対応する帯域幅専用であり得、物理（ＰＨＹ）及びメディアアクセス制御（ＭＡＣ）レイヤを実行するための回路を含む。ＷＬＡＮサブシステム１８０及び１８５は、第１のサブシステムコア論理パワーレール１２５へのスイッチド経路を通してそれらのコア論理回路電力を受ける。例えば、第１のサブシステムコア論理パワーレール１２５は、ＰＭＯＳトランジスタＰ１を通して第１のＷＬＡＮサブシステム１８０に、ＰＭＯＳトランジスタＰ２を通して第２のＷＬＡＮサブシステム１８５に結合し得る。これらのＷＬＡＮサブシステムの各々のための埋込み式メモリ（例示されない）は、第１のサブシステムメモリパワーレール１２０から電力を直接受ける。スリープモードへの遷移の一環として、第１のサブシステムＰＭＵ１５５は、これらのサブシステム内のコア論理回路に電力供給する第１のサブシステムコア論理パワーレール１２５の部分を完全に放電するために、トランジスタＰ１及びＰ２をオフに切り替える。そのような完全な低落は、ＷＬＡＮサブシステム１８０及び１８５におけるコア論理回路についてのあらゆる漏れ電流損失を除去する。他の実施形態における様々なモジュールは、第１のサブシステムコア論理パワーレール１２５のそれらの部分が、第１のサブシステムＰＭＵ１５５によって、この方式で完全に低落され得る。

[0021]プロセッササブシステムコア論理パワーレール（ＣＸ−２）１３７は、プロセッササブシステム１１５内のコア論理回路に電力供給する。同様に、プロセッササブシステムメモリパワーレール（ＭＸ−２）１３８は、プロセッササブシステム１１５内の埋込み式メモリに電力供給する。従来通り、パワーレール１３７及び１３８は、プロセッササブシステム１１５とインターフェース接続する他のサブシステム（例示されない）によって共有され得る。例えば、グラフィックスプロセッササブシステム、ブルートゥースサブシステム及びセンサは、それらのコア論理回路が、プロセッササブシステムコア論理パワーレール１３７によって電力供給され得る。加えて、これらのサブシステム内の埋込み式メモリは、プロセッササブシステムメモリパワーレール１３８によって電力供給され得る。これらの共有のレールについて、プロセッササブシステム１１５内のリソース電力マネジャ（ＲＰＭ）１２０は、上で説明したように、「集計」する。その関連で、プロセッササブシステム１１５とパワーレール１３７及び１３８を共有するサブシステムは、それらがいつ動作の公称モードに遷移される必要があるかをＲＰＭ１２０に信号伝達する。それらがスリープモードに遷移していること及び実行すべきタスクが他にないことを全てのこれらのサブシステムが示す場合、ＲＰＭ１２０は、それがいつ公称モードに遷移し戻される必要があるかを、ＡＯＮ電力領域１６０内のプロセッササブシステム電力マネジャ（ＰＭ）１９０に信号伝達することで、それ自体のスリープモードへの遷移を開始し得る。次に、プロセッササブシステム１９０は、プロセッササブシステムパワーレール１３７及び１３９のそれらの保持値への遷移を管理し得る。その関連で、ＰＭＩＣ１１０は、保持電圧又は公称電圧のどちらか一方でプロセッササブシステムコア論理パワーレール１３７を駆動するためのＬＤＯ１３６を含み得る。同様に、ＰＭＩＣ１１０は、保持電圧又は公称電圧（これらの電圧は、パワーレール１３７上の対応する電圧から独立している）のどちらか一方でプロセッササブシステムメモリパワーレール１３７８を駆動するためのＬＤＯ１４５を含み得る。

[0022]公称電圧及び保持電圧の生成に関して、バッテリ電圧を相当低い公称又は保持値へと下げるよう調整するためにＬＤＯを使用することは非効率的である。故に、ＰＭＩＣ１１０内のスイッチング電力供給源（例示されない）は、バッテリ電圧を中間値に下げるように調整し得る。次に、ＬＤＯ１３５，１４０、１３６、１４５は、この中間電圧を適切な公称電圧及び保持電圧へと調整する。次に、ＰＭ１９０は、従来の方式で、１３６及び１４５による調整を制御する。これは、ＰＭ１９０及びＲＰＭ１２０が、独立した第１のサブシステム電力領域に対応するように設計し直される必要がない点で、かなり有利である。

[0023]公称モードでの動作中、プロセッササブシステム１１５は、動作のスリープモードから公称モードに遷移するよう第１のサブシステム１１１に指示する必要があり得る。例えば、第１のサブシステム１１１がＷｉＦｉサブシステムである場合、プロセッササブシステム１１５は、それがＷｉＦｉを通して送る必要のあるメッセージを有し得る。図２に見受けられるように、第１のサブシステムＡＯＮ電力マネジャ１５０は、例えば、プロセッササブシステム１１５からの割込みを受け入れるための割込み制御モジュール２２５を含む。再度図１を参照すると、この割込みは、ＡＯＮ電力領域１６０が、プロセッササブシステム１１５のためのコア論理回路公称電圧から独立している電源電圧を使用するため、対応するレベルシフタ１５１を通してレベルシフトされ得る。その関連で、追加のレベルシフタ（例示されない）は、第１のサブシステム１１１とプロセッササブシステム１１５との間で交換され得る追加の信号を同様にレベルシフトするだろう。図２に示されるように割込みを受けると、割込み制御モジュール２２５は、パワーイネーブル信号１７５をアサートするよう、第１のサブシステムＡＯＮ電力マネジャ１５０内のステートマシン２００に信号伝達する。上で説明したように、ＰＭＩＣ１１０内のＬＤＯ制御モジュール１３０は、公称電圧でそれらのパワーレールを駆動するようＬＤＯ１３５及び１４０に指示することで、パワーイネーブル信号１７５のアサーションに応答する。公称電圧がレール１２０及び１２５上で一定に保たれないとき、ステートマシン２００は、第１のサブシステム１１１を動作の公称モードに遷移するようＰＭＵ１５５をトリガし得る。ＷｉＦｉの実施形態では、ＰＭＵ１５５は、ＰＭＯＳトランジスタＰ１及び／又はＰＭＯＳトランジスタＰ２をオンに切り替えることで、所望の周波数帯域に依存して、適切なＷＬＡＮインターフェースをパワーアップし得る。

[0024]第１のサブシステム１１１内の異なるサブシステム（例えば、ＷＬＡＮインターフェース１８０及び１８５）の動作に対応するために、第１のサブシステムＡＯＮ電力マネジャ１５０は、第０のカウンタ（ｃｏｍｐ０）２２０及び第１のカウンタ（ｃｏｍｐ１）２１５等の対応するカウンタをモニタリングし得る。これらのカウンタは、タイマ２１０を通してスリープクロック１７０のサイクルをカウントする。スリープクロック１７０は、ＰＭＩＣ１１０、ＡＯＮ電力領域１６０又は別の適切な独立したソースによって生成され得る。カウンタ２１５及び２２０のカウントは、第１のサブシステム１１１内の対応するサブシステムがいつ公称モードに遷移する必要があるかに依存して設定される。その関連で、ＰＭＵ１５５は、カウンタ２１５及び２２０のようなカウンタ内の対応するカウントは適宜設定され得るように、それが公称モードに遷移する必要がある対応する時間（言い換えれば、対応するスリープ期間の持続時間）を第１のサブシステムＡＯＮ電力マネジャ１５０に伝達する。カウンタの数が、１から、独立したウェイクアップ時間を必要とする第１のサブシステム１１１内の様々なサブシステムに必要とされる数ならどれだけ多くてもその数まで変動され得ることは認識されるだろう。第１のサブシステム１１１のためのスリープ期間が満了したことをカウンタ２２０又は２１５のようなカウンタが示すとき、対応するカウンタは、割込み制御モジュール２２５をトリガし、次いで、ステートマシン２００をトリガして、パワーイネーブル信号１７５をアサートして、第１のサブシステム１１１の公称モードへの遷移を開始する。

[0025]ＷｉＦｉサブシステムの実施形態では、ＰＭＵ１５５は、適切なＷＬＡＮインターフェースをアウェイクし、それによって、それらは、対応する周波数帯域における受けたトラフィックインジケーションマップ（ＴＩＭ）ビットがアサートされているかをチェックし得る。１つのＴＩＭビット（又は、複数のＷＬＡＮモジュールがアクティブである場合には複数のＴＩＭビット）がゼロである場合、ＰＭＵ１５５は、第１のサブシステムＡＯＮ電力マネジャ１５０を用いて次のウェイクアップ時間をスケジューリングすることができる。ＴＩＭビットがアサートされる（バイナリ１に等しい）場合、ＷｉＦｉサブシステム１１１は、メッセージを受ける及びそれが処理されるように、続けて、プロセッササブシステム１１５とインターフェース接続し得る。しかしながら、仮にプロセッササブシステム１１５がスリープモードにあったとすると、第１のサブシステム１１１は、ＡＯＮ電力領域１６０内のプロセッササブシステム電力マネジャ１９０に割込み（例示されない）を伝達し得る。次に、プロセッササブシステム電力マネジャ１９０は、ＬＤＯ１３６及び１４５が、対応する公称電圧でそれらのそれぞれのパワーレール１３７及び１３８を駆動するように、ＡＳＩＣ１１０を信号伝達するだろう。次に、プロセッササブシステム電力マネジャ１９０は、プロセッササブシステム１１５を動作の公称（アクティブとも表される）モードに遷移するようＲＰＭ１２０をトリガするだろう。独立したパワーレールを有する第１のサブシステムを含むＳＯＣのための例となる動作方法がここから説明される。

[0026]図３は、例となる動作方法のフローチャートである。作用（act）３００は、集積回路内のプロセッササブシステムがスリープモードに留まっている間に、集積回路内の第１のサブシステムを動作のスリープモードから公称モードに遷移することを備える。そのような作用の例は、ＷＬＡＮ１８０及び／又はＷＬＡＮ１８５が、対応するトラフィックインジケーションマップ（ＴＩＭ）ビットのステータスをチェックすることができるように第１のサブシステム１１５を公称モードに遷移することに関連して上述される。

[0027]方法はまた、第１のサブシステムが動作の公称モードにある間に、第１のサブシステムが、プロセッササブシステムのためのメッセージを有するかを決定することを備える作用３０５を含む。ＷｉＦｉの実施形態では、そのようなメッセージは、対応する受けたＴＩＭビットがアサートされていることに準拠するだろう。しかしながら、メッセージングを通してプロセッササブシステムと交信することが必要であり得る他のタイプのサブシステムもまた、本明細書で開示される独立した電力フレームワークを有利に使用することは認識されるだろう。

[0028]方法は更に、第１のサブシステムがプロセッササブシステムのためのメッセージを有するとの決定に応じて、動作のスリープモードから公称モードへのプロセッササブシステムの遷移を開始するために第１のサブシステムから割込みを伝達することを備える作用３１０を含む。そのような作用の例は、次いで動作の公称モードへのプロセッササブシステム１１５の遷移をトリガするプロセッササブシステム電力マネジャ１９０への第１のサブシステム１１１からの割込みの伝達である。

[0029]最後に、方法は、第１のサブシステムがプロセッササブシステムのためのメッセージを有さないとの決定に応じて、動作の公称モードからスリープモードに第１のサブシステムを遷移することを備える作用３１５を含む。そのような作用の例は、受けた対応するＴＩＭビットがデアサートされた（論理ゼロに等しい）とのＷＬＡＮ１８０及び／又はＷＬＡＮ１８５が決定することに準拠するだろう。そのようなケースでは、ＰＭＵ１５５は、適切な１つのウェイクアップ時間（又は、複数の時間）を、ＡＯＮ電力領域１６０内の第１のサブシステムＡＯＮ電力マネジャ１５０に伝達するだろう。第１のサブシステムＡＯＮ電力マネジャ１５０は、次に、ＬＤＯ１３５及び１４０がそれらのそれぞれのパワーレール１２０及び１２５上の電圧を対応する保持値に低下させるように、パワーイネーブル信号１７５をデアサートするだろう。第１のサブシステム１１１は、次に、動作のスリープモードに遷移するだろう。

[0030]多数の代替的な実施形態を踏まえて、本開示の範囲は、それらが単に幾つかの例であるため、本明細書で例示及び説明される特定の実施形態のそれに限定されるべきではなく、むしろ、以降に添付されている特許請求の範囲のもの及びそれらの機能的な等価物と十分に釣り合うべきである。

[0017]第１のサブシステム電力管理の有利な特徴は、幾つかの例となる実施形態についての以下の説明を通してより良く認識され得る。ここで、図を参照すると、図１は、ＳＯＣ１０５及びＰＭＩＣ１１０を含む例となるシステム１００を例示する。ＳＯＣ１０５は、常時オン（ＡＯＮ）電力領域１６０、プロセッササブシステム１１５及び第１のサブシステム１１１を含む。第１のサブシステムコア論理パワーレール（ＣＸ−１）１２５は、第１のサブシステム１１１内のコア論理回路に電力供給する。同様に、第１のサブシステムメモリパワーレール（ＭＸ−１）１２０は、第１のサブシステム１１１内の埋込み式メモリに電力供給する。ＰＭＩＣ１１０は、第１のサブシステム１１１が動作のスリープモードにあるか公称モードにあるかに依存して保持電圧又は公称電圧のどちらか一方で第１のサブシステムメモリパワーレール１２０を駆動するリニアドロップアウトレギュレータ（ＬＤＯ）１３５を含む。同様に、ＰＭＩＣ１１０は、第１のサブシステム１１１が動作のスリープモードにあるか公称モードにあるかに依存して、保持電圧又は公称電圧のどちらか一方で第１のサブシステムパワーレール１２５を駆動するＬＤＯ１４０を含む。

[0019]パワーイネーブル信号１７５をアサートすることに関して、第１のサブシステムＡＯＮ電力マネジャ１５０は、スリープクロック１７０のサイクルをカウントすることに応じて経過時間を決定する（図２に関して以下で更に説明される）タイマを含む。スリープモードへの遷移に先立ち、第１のサブシステム電力管理ユニット（ＰＭＵ）１５５は、第１のサブシステムＡＯＮ電力マネジャ１５０に、第１のサブシステム１１１がいつ公称モードに遷移し戻されるべきかを識別する時間を伝達する。代替的に、第１のサブシステムＰＭＵ１５５は、第１のサブシステムＡＯＮ電力マネジャ１５０に、後続のスリープモード期間の長さを伝達し得る。識別された時間（又は、スリープ期間の長さ）に基づいて、第１のサブシステムＡＯＮ電力マネジャ１５０は、現在のスリープモード期間が満了すると第１のサブシステム１１１をウェイクアップするように、適宜そのタイマを構成する。ＡＯＮ電力領域１６０のためのパワーレール電圧が、第１のサブシステムパワーレール１２０及び１２５のための公称（又は、保持）電圧から独立していることに留意されたい。故に、ＰＭＵ１５５は、これらの独立した電圧領域において使用される異なる電圧に適応させるために、レベルシフタ１５２を通して第１のサブシステムＡＯＮ電力マネジャ１５０と通信する。

[0021]プロセッササブシステムコア論理パワーレール（ＣＸ−２）１３７は、プロセッササブシステム１１５内のコア論理回路に電力供給する。同様に、プロセッササブシステムメモリパワーレール（ＭＸ−２）１３８は、プロセッササブシステム１１５内の埋込み式メモリに電力供給する。従来通り、パワーレール１３７及び１３８は、プロセッササブシステム１１５とインターフェース接続する他のサブシステム（例示されない）によって共有され得る。例えば、グラフィックスプロセッササブシステム、ブルートゥースサブシステム及びセンサは、それらのコア論理回路が、プロセッササブシステムコア論理パワーレール１３７によって電力供給され得る。加えて、これらのサブシステム内の埋込み式メモリは、プロセッササブシステムメモリパワーレール１３８によって電力供給され得る。これらの共有のレールについて、プロセッササブシステム１１５内のリソース電力マネジャ（ＲＰＭ）１２０は、上で説明したように、「集計」する。その関連で、プロセッササブシステム１１５とパワーレール１３７及び１３８を共有するサブシステムは、それらがいつ動作の公称モードに遷移される必要があるかをＲＰＭ１２０に信号伝達する。それらがスリープモードに遷移していること及び実行すべきタスクが他にないことを全てのこれらのサブシステムが示す場合、ＲＰＭ１２０は、それがいつ公称モードに遷移し戻される必要があるかを、ＡＯＮ電力領域１６０内のプロセッササブシステム電力マネジャ（ＰＭ）１９０に信号伝達することで、それ自体のスリープモードへの遷移を開始し得る。次に、プロセッササブシステムＰＭ１９０は、プロセッササブシステムパワーレール１３７及び１３９のそれらの保持値への遷移を管理し得る。その関連で、ＰＭＩＣ１１０は、保持電圧又は公称電圧のどちらか一方でプロセッササブシステムコア論理パワーレール１３７を駆動するためのＬＤＯ１３６を含み得る。同様に、ＰＭＩＣ１１０は、保持電圧又は公称電圧（これらの電圧は、パワーレール１３７上の対応する電圧から独立している）のどちらか一方でプロセッササブシステムメモリパワーレール１３８を駆動するためのＬＤＯ１４５を含み得る。

[0025]ＷｉＦｉサブシステムの実施形態では、ＰＭＵ１５５は、適切なＷＬＡＮインターフェースをアウェイクし、それによって、それらは、対応する周波数帯域における受けたトラフィックインジケーションマップ（ＴＩＭ）ビットがアサートされているかをチェックし得る。１つのＴＩＭビット（又は、複数のＷＬＡＮモジュールがアクティブである場合には複数のＴＩＭビット）がゼロである場合、ＰＭＵ１５５は、第１のサブシステムＡＯＮ電力マネジャ１５０を用いて次のウェイクアップ時間をスケジューリングすることができる。ＴＩＭビットがアサートされる（バイナリ１に等しい）場合、ＷｉＦｉサブシステム１１１は、メッセージを受ける及びそれが処理されるように、続けて、プロセッササブシステム１１５とインターフェース接続し得る。しかしながら、仮にプロセッササブシステム１１５がスリープモードにあったとすると、第１のサブシステム１１１は、ＡＯＮ電力領域１６０内のプロセッササブシステム電力マネジャ１９０に割込み（例示されない）を伝達し得る。次に、プロセッササブシステム電力マネジャ１９０は、ＬＤＯ１３６及び１４５が、対応する公称電圧でそれらのそれぞれのパワーレール１３７及び１３８を駆動するように、ＰＭＩＣ１１０を信号伝達するだろう。次に、プロセッササブシステム電力マネジャ１９０は、プロセッササブシステム１１５を動作の公称（アクティブとも表される）モードに遷移するようＲＰＭ１２０をトリガするだろう。独立したパワーレールを有する第１のサブシステムを含むＳＯＣのための例となる動作方法がここから説明される。

[0030]多数の代替的な実施形態を踏まえて、本開示の範囲は、それらが単に幾つかの例であるため、本明細書で例示及び説明される特定の実施形態のそれに限定されるべきではなく、むしろ、以降に添付されている特許請求の範囲のもの及びそれらの機能的な等価物と十分に釣り合うべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
集積回路であって、
第１のサブシステムコア論理パワーレールに結合されたコア論理回路と、第１のサブシステムメモリパワーレールに結合された埋込み式メモリとを含む第１のサブシステムと、ここにおいて、前記第１のサブシステムコア論理回路は、第１のサブシステム電力マネジャユニット（ＰＭＵ）を含む、
プロセッサコア論理パワーレールに結合されたコア論理回路と、プロセッサメモリパワーレールに結合された埋込み式メモリとを含むプロセッササブシステムと、
第１のサブシステム常時オン電力マネジャ（ＡＯＮ−ＰＭ）を含む常時オン（ＡＯＮ）電力領域と、ここにおいて、前記第１のサブシステムＡＯＮ−ＰＭは、前記第１のサブシステムが動作のスリープモードで動作することとなるか公称モードで動作することとなるかに依存して、前記第１のサブシステムコア論理パワーレールのための電圧と、前記第１のサブシステムメモリパワーレールのための電圧とを制御するように構成され、前記第１のサブシステムＰＭＵは、前記スリープモードへの遷移前に前記ＡＯＮ−ＰＭにウェイクアップ期間を伝達するように構成され、前記第１のサブシステムＡＯＮ−ＰＭは、スリープクロックに応じて前記ウェイクアップ期間を時間測定し、動作の前記スリープモードから前記公称モードへの前記第１のサブシステムの遷移を開始するために前記ウェイクアップ期間の終端を前記第１のサブシステムＰＭＵに信号伝達するように更に構成される、
を備える集積回路。
［Ｃ２］
前記第１のサブシステムＡＯＮ−ＰＭは、前記第１のサブシステムが動作の前記スリープモードに遷移することとなるか前記公称モードに遷移することとなるかに依存して、前記第１のサブシステムコア論理パワーレールのための前記電圧及び前記第１のサブシステムメモリパワーレールのための前記電圧が保持値を有するか公称値を有するかを制御するために、電力管理集積回路（ＰＭＩＣ）へのパワーイネーブル信号をアサートするように構成されたステートマシンを含む、Ｃ１に記載の集積回路。
［Ｃ３］
前記第１のサブシステムコア論理パワーレールについての前記保持値は、前記第１のサブシステムメモリパワーレールについての前記保持値とは異なる、Ｃ２に記載の集積回路。
［Ｃ４］
前記第１のサブシステムコア論理パワーレールについての前記公称値は、前記第１のサブシステムメモリパワーレールについての前記公称値とは異なる、Ｃ２に記載の集積回路。
［Ｃ５］
前記第１のサブシステムは、ヘッドスイッチを介して前記第１のサブシステムコア論理パワーレールに結合されたＷＬＡＮインターフェースを含むＷｉＦｉサブシステムであり、前記第１のサブシステムＰＭＵは、動作の前記公称モードから前記スリープモードへの前記第１のサブシステムの遷移に備えて、前記ヘッドスイッチをオフに切り替えるように構成されたＷｉＦｉサブシステムＰＭＵであり、Ｃ１に記載の集積回路。
［Ｃ６］
前記ＷＬＡＮインターフェースは、一対のＷＬＡＮインターフェースを備え、前記ヘッドスイッチは、一対の対応するヘッドスイッチを備える、Ｃ５に記載の集積回路。
［Ｃ７］
前記第１のサブシステムＡＯＮ−ＰＭは、前記ＷＬＡＮインターフェースのうちの第１のＷＬＡＮインターフェースのための第１のウェイクアップ期間を時間測定するように、及び前記ＷＬＡＮインターフェースのうちの第２のＷＬＡＮインターフェースのための第２のウェイクアップ期間を時間測定するように構成されたタイマを含む、Ｃ６に記載の集積回路。
［Ｃ８］
前記プロセッササブシステムが動作のスリープモードに遷移することとなるか公称モードに遷移することとなるかに依存して、前記プロセッサコア論理パワーレールのための電圧と、前記プロセッサメモリパワーレールのための電圧とを制御するように構成された、前記ＡＯＮ電力領域内のプロセッササブシステムＡＯＮ−ＰＭと、
前記プロセッササブシステム内のリソース電力マネジャ（ＲＰＭ）と、ここにおいて、前記ＲＰＭは、前記スリープモードへの前記プロセッササブシステムの遷移前に、ウェイクアップ期間を前記プロセッササブシステムＡＯＮ−ＰＭに伝達するように構成され、前記プロセッササブシステムＡＯＮ−ＰＭは、前記スリープクロックに応じて、前記ウェイクアップ期間を時間測定するように、及び動作の前記スリープモードから前記公称モードへの前記プロセッササブシステムの遷移を開始するために前記ウェイクアップ期間の終端を前記ＲＰＭに信号伝達するように構成される、
を更に備える、Ｃ５に記載の集積回路。
［Ｃ９］
前記ＷｉＦｉサブシステムＰＭＵは、前記プロセッササブシステムがスリープモードに留まっている間、前記スリープモードから前記公称モードへの前記ＷｉＦｉサブシステムの遷移中に、前記ヘッドスイッチをオンに切り替えるように構成され、前記ＷｉＦｉサブシステムＰＭＵは、前記ヘッドスイッチをオフに切り替え、受けたトラフィックインジケーショションマップ（ＴＩＭ）信号がデアサートされると前記ＷＬＡＮインターフェースが決定することに応じて、前記第１のＷｉＦｉサブシステムを前記スリープモードに遷移し戻すように更に構成される、Ｃ８に記載の集積回路。
［Ｃ１０］
前記ＷｉＦｉサブシステムＰＭＵは、前記プロセッササブシステムがスリープモードに留まっている間、前記スリープモードから前記公称モードへの前記ＷｉＦｉサブシステムの遷移中に、前記ヘッドスイッチをオンに切り替えるように更に構成され、前記ＷｉＦＩサブシステムＲＭは、受けたトラフィックインジケーショションマップ（ＴＩＭ）信号がアサートされると前記ＷＬＡＮインターフェースが決定することに応じて、前記公称モードへの前記プロセッササブシステムの遷移をトリガするために、前記プロセッササブシステムＡＯＮ−ＰＭに割込みを伝達するように更に構成される、Ｃ８に記載の集積回路。
［Ｃ１１］
前記ＷｉＦｉサブシステムＰＭＵからの前記割込みを、前記プロセッササブシステムＡＯＮ−ＰＭにおいてそれを受ける前に、レベル変換するように構成されたレベル変換器を更に備える、Ｃ１０に記載の集積回路。
［Ｃ１２］
方法であって、
集積回路内のプロセッササブシステムがスリープモードに留まっている間に、前記集積回路内の第１のサブシステムを動作のスリープモードから公称モードに遷移することと、
前記第１のサブシステムが動作の前記公称モードにあるときに、前記第１のサブシステムが、前記プロセッササブシステムのためのメッセージを有するかを決定することと、
前記第１のサブシステムが前記プロセッササブシステムのためのメッセージを有するとの決定に応じて、動作の前記スリープモードから公称モードへの前記プロセッササブシステムの遷移を開始するために、前記第１のサブシステムから割込みを伝達することと、
前記第１のサブシステムが前記プロセッササブシステムのためのメッセージを有さないとの決定に応じて、前記第１のサブシステムを動作の前記公称モードから前記スリープモードに遷移することと
を備える方法。
［Ｃ１３］
前記第１のサブシステムを前記スリープモードから前記公称モードに遷移することは、保持値から、前記保持値よりも大きい公称値に、第１のサブシステムコア論理パワーレール上の電圧をアサートすることを備え、ここにおいて、前記第１のサブシステムコア論理パワーレールは、前記第１のサブシステム内のコア論理回路に電力供給する、Ｃ１２に記載の方法。
［Ｃ１４］
前記第１のサブシステムを前記スリープモードから前記公称モードに遷移することは、保持値から、前記保持値よりも大きい公称値に、第１のサブシステムメモリパワーレール上の電圧をアサートすることを備え、ここにおいて、前記第１のサブシステムメモリパワーレールは、前記第１のサブシステム内の埋込み式メモリに電力供給する、Ｃ１２に記載の方法。
［Ｃ１５］
前記割込みに応じて、保持値から、前記保持値よりも大きい公称値に、前記プロセッササブシステムに電力供給するプロセッサコア論理パワーレール上の電圧をアサートすることを更に備え、ここにおいて、前記プロセッサコア論理パワーレールは、前記プロセッササブシステム内のコア論理回路に電力供給する、Ｃ１２に記載の方法。
［Ｃ１６］
前記第１のサブシステムを動作の前記公称モードから前記スリープモードに遷移することは、前記第１のサブシステムが次にいつ動作の前記公称モードに再度遷移されるべきかについて、前記集積回路における常時オン電力領域内の電力マネジャに前記第１のサブシステムが通知することを備える、Ｃ１２に記載の方法。
［Ｃ１７］
集積回路であって、
第１のサブシステムコア論理パワーレールに結合されたコア論理回路と、第１のサブシステムメモリパワーレールに結合された埋込み式メモリとを含む第１のサブシステムと、
プロセッサコア論理パワーレールに結合されたコア論理回路と、プロセッサメモリパワーレールに結合された埋込み式メモリとを含むプロセッササブシステムと、
前記第１のサブシステムが動作のスリープモードに遷移することとなるか公称モードに遷移することとなるかに応じて、前記第１のサブシステムコア論理パワーレールの電圧及び前記第１のサブシステムメモリパワーレールのための電圧が両方とも保持値に等しくなるか公称値に等しくなるかを制御するための手段と、制御するための前記手段は、前記プロセッササブシステムが動作のスリープモードにあるか公称モードにあるかから独立している、
を備える集積回路。
［Ｃ１８］
制御するための前記手段は、前記第１のサブシステムのためのスリープ期間の持続時間を時間測定するための手段を更に含み、制御するための前記手段は、前記スリープ期間の持続時間が満了すると、前記第１のサブシステムコア論理パワーレール及び前記第１のサブシステムメモリパワーレール上の前記電圧のそれらの公称値への遷移を指示するように構成される、Ｃ１７に記載の集積回路。
［Ｃ１９］
制御するための前記手段は、パワーイネーブル信号をアサートすることで前記電圧の前記遷移を指示するように更に構成される、Ｃ１８に記載の集積回路。
［Ｃ２０］
前記パワーイネーブル信号を伝えるために単一ピンを更に備える、Ｃ１９に記載の集積回路。

Claims

集積回路であって、
第１のサブシステムコア論理パワーレールに結合されたコア論理回路と、第１のサブシステムメモリパワーレールに結合された埋込み式メモリとを含む第１のサブシステムと、ここにおいて、前記第１のサブシステムコア論理回路は、第１のサブシステム電力マネジャユニット（ＰＭＵ）を含む、
プロセッサコア論理パワーレールに結合されたコア論理回路と、プロセッサメモリパワーレールに結合された埋込み式メモリとを含むプロセッササブシステムと、
第１のサブシステム常時オン電力マネジャ（ＡＯＮ−ＰＭ）を含む常時オン（ＡＯＮ）電力領域と、ここにおいて、前記第１のサブシステムＡＯＮ−ＰＭは、前記第１のサブシステムが動作のスリープモードで動作することとなるか公称モードで動作することとなるかに依存して、前記第１のサブシステムコア論理パワーレールのための電圧と、前記第１のサブシステムメモリパワーレールのための電圧とを制御するように構成され、前記第１のサブシステムＰＭＵは、前記スリープモードへの遷移前に前記ＡＯＮ−ＰＭにウェイクアップ期間を伝達するように構成され、前記第１のサブシステムＡＯＮ−ＰＭは、スリープクロックに応じて前記ウェイクアップ期間を時間測定し、動作の前記スリープモードから前記公称モードへの前記第１のサブシステムの遷移を開始するために前記ウェイクアップ期間の終端を前記第１のサブシステムＰＭＵに信号伝達するように更に構成される、
を備える集積回路。
前記第１のサブシステムＡＯＮ−ＰＭは、前記第１のサブシステムが動作の前記スリープモードに遷移することとなるか前記公称モードに遷移することとなるかに依存して、前記第１のサブシステムコア論理パワーレールのための前記電圧及び前記第１のサブシステムメモリパワーレールのための前記電圧が保持値を有するか公称値を有するかを制御するために、電力管理集積回路（ＰＭＩＣ）へのパワーイネーブル信号をアサートするように構成されたステートマシンを含む、請求項１に記載の集積回路。
前記第１のサブシステムコア論理パワーレールについての前記保持値は、前記第１のサブシステムメモリパワーレールについての前記保持値とは異なる、請求項２に記載の集積回路。
前記第１のサブシステムコア論理パワーレールについての前記公称値は、前記第１のサブシステムメモリパワーレールについての前記公称値とは異なる、請求項２に記載の集積回路。
前記第１のサブシステムは、ヘッドスイッチを介して前記第１のサブシステムコア論理パワーレールに結合されたＷＬＡＮインターフェースを含むＷｉＦｉサブシステムであり、前記第１のサブシステムＰＭＵは、動作の前記公称モードから前記スリープモードへの前記第１のサブシステムの遷移に備えて、前記ヘッドスイッチをオフに切り替えるように構成されたＷｉＦｉサブシステムＰＭＵであり、請求項１に記載の集積回路。
前記ＷＬＡＮインターフェースは、一対のＷＬＡＮインターフェースを備え、前記ヘッドスイッチは、一対の対応するヘッドスイッチを備える、請求項５に記載の集積回路。
前記第１のサブシステムＡＯＮ−ＰＭは、前記ＷＬＡＮインターフェースのうちの第１のＷＬＡＮインターフェースのための第１のウェイクアップ期間を時間測定するように、及び前記ＷＬＡＮインターフェースのうちの第２のＷＬＡＮインターフェースのための第２のウェイクアップ期間を時間測定するように構成されたタイマを含む、請求項６に記載の集積回路。
前記プロセッササブシステムが動作のスリープモードに遷移することとなるか公称モードに遷移することとなるかに依存して、前記プロセッサコア論理パワーレールのための電圧と、前記プロセッサメモリパワーレールのための電圧とを制御するように構成された、前記ＡＯＮ電力領域内のプロセッササブシステムＡＯＮ−ＰＭと、
前記プロセッササブシステム内のリソース電力マネジャ（ＲＰＭ）と、ここにおいて、前記ＲＰＭは、前記スリープモードへの前記プロセッササブシステムの遷移前に、ウェイクアップ期間を前記プロセッササブシステムＡＯＮ−ＰＭに伝達するように構成され、前記プロセッササブシステムＡＯＮ−ＰＭは、前記スリープクロックに応じて、前記ウェイクアップ期間を時間測定するように、及び動作の前記スリープモードから前記公称モードへの前記プロセッササブシステムの遷移を開始するために前記ウェイクアップ期間の終端を前記ＲＰＭに信号伝達するように構成される、
を更に備える、請求項５に記載の集積回路。
前記ＷｉＦｉサブシステムＰＭＵは、前記プロセッササブシステムがスリープモードに留まっている間、前記スリープモードから前記公称モードへの前記ＷｉＦｉサブシステムの遷移中に、前記ヘッドスイッチをオンに切り替えるように構成され、前記ＷｉＦｉサブシステムＰＭＵは、前記ヘッドスイッチをオフに切り替え、受けたトラフィックインジケーショションマップ（ＴＩＭ）信号がデアサートされると前記ＷＬＡＮインターフェースが決定することに応じて、前記第１のＷｉＦｉサブシステムを前記スリープモードに遷移し戻すように更に構成される、請求項８に記載の集積回路。
前記ＷｉＦｉサブシステムＰＭＵは、前記プロセッササブシステムがスリープモードに留まっている間、前記スリープモードから前記公称モードへの前記ＷｉＦｉサブシステムの遷移中に、前記ヘッドスイッチをオンに切り替えるように更に構成され、前記ＷｉＦＩサブシステムＲＭは、受けたトラフィックインジケーショションマップ（ＴＩＭ）信号がアサートされると前記ＷＬＡＮインターフェースが決定することに応じて、前記公称モードへの前記プロセッササブシステムの遷移をトリガするために、前記プロセッササブシステムＡＯＮ−ＰＭに割込みを伝達するように更に構成される、請求項８に記載の集積回路。
前記ＷｉＦｉサブシステムＰＭＵからの前記割込みを、前記プロセッササブシステムＡＯＮ−ＰＭにおいてそれを受ける前に、レベル変換するように構成されたレベル変換器を更に備える、請求項１０に記載の集積回路。
方法であって、
集積回路内のプロセッササブシステムがスリープモードに留まっている間に、前記集積回路内の第１のサブシステムを動作のスリープモードから公称モードに遷移することと、
前記第１のサブシステムが動作の前記公称モードにあるときに、前記第１のサブシステムが、前記プロセッササブシステムのためのメッセージを有するかを決定することと、
前記第１のサブシステムが前記プロセッササブシステムのためのメッセージを有するとの決定に応じて、動作の前記スリープモードから公称モードへの前記プロセッササブシステムの遷移を開始するために、前記第１のサブシステムから割込みを伝達することと、
前記第１のサブシステムが前記プロセッササブシステムのためのメッセージを有さないとの決定に応じて、前記第１のサブシステムを動作の前記公称モードから前記スリープモードに遷移することと
を備える方法。
前記第１のサブシステムを前記スリープモードから前記公称モードに遷移することは、保持値から、前記保持値よりも大きい公称値に、第１のサブシステムコア論理パワーレール上の電圧をアサートすることを備え、ここにおいて、前記第１のサブシステムコア論理パワーレールは、前記第１のサブシステム内のコア論理回路に電力供給する、請求項１２に記載の方法。
前記第１のサブシステムを前記スリープモードから前記公称モードに遷移することは、保持値から、前記保持値よりも大きい公称値に、第１のサブシステムメモリパワーレール上の電圧をアサートすることを備え、ここにおいて、前記第１のサブシステムメモリパワーレールは、前記第１のサブシステム内の埋込み式メモリに電力供給する、請求項１２に記載の方法。
前記割込みに応じて、保持値から、前記保持値よりも大きい公称値に、前記プロセッササブシステムに電力供給するプロセッサコア論理パワーレール上の電圧をアサートすることを更に備え、ここにおいて、前記プロセッサコア論理パワーレールは、前記プロセッササブシステム内のコア論理回路に電力供給する、請求項１２に記載の方法。
前記第１のサブシステムを動作の前記公称モードから前記スリープモードに遷移することは、前記第１のサブシステムが次にいつ動作の前記公称モードに再度遷移されるべきかについて、前記集積回路における常時オン電力領域内の電力マネジャに前記第１のサブシステムが通知することを備える、請求項１２に記載の方法。
集積回路であって、
第１のサブシステムコア論理パワーレールに結合されたコア論理回路と、第１のサブシステムメモリパワーレールに結合された埋込み式メモリとを含む第１のサブシステムと、
プロセッサコア論理パワーレールに結合されたコア論理回路と、プロセッサメモリパワーレールに結合された埋込み式メモリとを含むプロセッササブシステムと、
前記第１のサブシステムが動作のスリープモードに遷移することとなるか公称モードに遷移することとなるかに応じて、前記第１のサブシステムコア論理パワーレールの電圧及び前記第１のサブシステムメモリパワーレールのための電圧が両方とも保持値に等しくなるか公称値に等しくなるかを制御するための手段と、制御するための前記手段は、前記プロセッササブシステムが動作のスリープモードにあるか公称モードにあるかから独立している、
を備える集積回路。
制御するための前記手段は、前記第１のサブシステムのためのスリープ期間の持続時間を時間測定するための手段を更に含み、制御するための前記手段は、前記スリープ期間の持続時間が満了すると、前記第１のサブシステムコア論理パワーレール及び前記第１のサブシステムメモリパワーレール上の前記電圧のそれらの公称値への遷移を指示するように構成される、請求項１７に記載の集積回路。
制御するための前記手段は、パワーイネーブル信号をアサートすることで前記電圧の前記遷移を指示するように更に構成される、請求項１８に記載の集積回路。
前記パワーイネーブル信号を伝えるために単一ピンを更に備える、請求項１９に記載の集積回路。