CN215416438U - 一种基于硬件实现的cpu时钟调节电路及系统 - Google Patents

Abstract

本实用新型公开了一种基于硬件实现的CPU时钟调节电路及系统，所述CPU时钟调节电路包括锁相环计数模块、锁相环参数比较模块和时钟门控模块；锁相环计数模块，用于对锁相环电路传输的时钟信号进行计数，输出时钟门控使能信号至时钟门控模块，以控制时钟门控模块的运行；锁相环参数比较模块，用于确定锁相环电路是否处于时钟频率调节阶段，当锁相环电路处于时钟频率调节阶段时输出复位信号至锁相环计数模块；时钟门控模块，用于根据接收的时钟门控使能信号控制时钟门控模块向CPU传输CPU时钟信号。本实用新型基于CPU时钟调节电路实现锁相环电路调节稳定后再进行CPU时钟频率调节，确保CPU时钟稳定无毛刺，保证CPU在锁相环电路切频阶段的正常工作。

Description

一种基于硬件实现的CPU时钟调节电路及系统

技术领域

本实用新型涉及集成电路领域，具体涉及一种基于硬件实现的CPU时钟调节电路及系统。

背景技术

目前在SoC系统中，CPU的时钟频率需要根据应用程序的需求不同而进行频率调节，由于实际应用程序往往具有较高复杂性，使得CPU需要不断进行频率调节。而CPU时钟频率的调解过程中如果出现时钟glitch（毛刺），将会影响CPU的正常工作，可能会导致CPU安全性降低或出现死机等情况，影响CPU的工作效率和效果。CPU时钟频率调节主要通过调频软件查询等待到锁相环稳定后，再将CPU的时钟源头切换到锁相环，目前的调频软件存在操作繁琐和效率低的问题，影响用户使用体验。

实用新型内容

为解决上述问题，本实用新型提供了一种基于硬件实现的CPU时钟调节电路及系统，采用硬件电路实现CPU时钟调节，简化调频软件操作步骤，提升CPU时钟调节效率，保证CPU时钟调节阶段的正常工作。本实用新型的具体技术方案如下：

一种基于硬件实现的CPU时钟调节电路，所述基于硬件实现的CPU时钟调节电路包括锁相环计数模块、锁相环参数比较模块和时钟门控模块；锁相环计数模块，用于对锁相环电路传输的时钟信号进行计数，输出时钟门控使能信号至时钟门控模块，以控制时钟门控模块的运行；锁相环参数比较模块，用于确定锁相环电路是否处于时钟频率调节阶段，当锁相环电路处于时钟频率调节阶段时输出复位信号至锁相环计数模块，以控制锁相环计数模块的计数值清零；时钟门控模块，用于根据接收的时钟门控使能信号控制时钟门控模块向CPU传输CPU时钟信号。

与现有技术相比，本技术方案基于硬件实现的CPU时钟调节电路实现当锁相环电路处于时钟频率调节时，无需对应频繁调节CPU时钟频率，等待锁相环电路调节稳定后再进行CPU时钟频率调节，确保CPU时钟稳定无毛刺，有效提高锁相环电路的切频效率，保证CPU在锁相环电路切频阶段的正常工作。

进一步地，所述锁相环计数模块包括：计数器和第一比较器；计数器包括第一输入端、第二输入端和输出端，计数器的第一输入端与锁相环电路的时钟信号输出端连接，用于接收锁相环电路传输的时钟信号；计数器的第二输入端用于接收锁相环参数比较模块传输的复位信号；计数器用于对锁相环电路传输的时钟信号进行计数，获取计数值，同时根据锁相环参数比较模块传输的复位信号确定是否将计数值复位清零；第一比较器包括第一输入端、第二输入端和时钟门控使能信号输出端，第一比较器的第一输入端用于接收锁相环电路传输的时钟信号；第一比较器的第二输入端与计数器的输出端连接，用于接收计数器传输的计数值；第一比较器的时钟门控使能信号输出端与时钟门控模块连接，以将第一比较器生成的时钟门控使能信号传输至时钟门控模块；第一比较器用于将接收的计数值与预设计数阈值进行比较，当计数值大于或等于预设计数阈值时，第一比较器输出高电平的时钟门控使能信号；当计数值小于预设计数阈值时，第一比较器输出低电平的时钟门控使能信号。锁相环技术模块基于计数器对锁相环时钟进行计数，以计数值是否达到预设计数阈值来鉴别锁相环电路的调频阶段是否结束，若计数值达到预设技术阈值确定为锁相环电路的时钟频率已稳定，锁相环计数模块输出高电平时钟门控使能信号，使得时钟门控模块的CPU时钟信号有效，通过控制计数器计数以及复位，保证了第二比较器输出的时钟门控使能信号的准确性，保证CPU时钟稳定无毛刺。

进一步地，所述第一比较器还包括第三输入端，用于接收外部设定的预设计数阈值。通过第一比较器的第三输入端接收外部设定的预设计数阈值，实现预设计数阈值可更改，提高该基于硬件实现的CPU时钟调节电路的灵活性和可适应性。

进一步地，所述第一比较器内部配置有预设计数阈值。通过将预设计数阈值配置于第一比较器内部，避免出现预设计数阈值误调节从而影响锁相环计数模块输出的时钟门控使能信号的高低电平准确性。

进一步地，所述锁相环参数比较模块包括：同步器和第二比较器；同步器包括第一输入端、第二输入端和输出端，同步器的第一输入端与锁相环电路的时钟信号输出端连接，用于接收锁相环电路传输的时钟信号；同步器的第二输入端与外部寄存器的锁相环参数输出端连接，用于接收外部寄存器传输的锁相环参数；同步器用于对当前接收的锁相环参数进行同步处理，并将同步后的锁相环参数传输至第二比较器；第二比较器包括第一输入端、第二输入端、第三输入端和复位信号输出端，第二比较器的第一输入端与锁相环电路的时钟信号输出端连接，用于接收锁相环电路传输的时钟信号；第二比较器的第二输入端与同步器的输出端连接，用于接收同步后的锁相环参数；第二比较器的第三输入端与外部寄存器的锁相环参数输出端连接，用于接收锁相环电路传输的锁相环参数；第二比较器用于将第二比较器的第二输入端接收的锁相环参数与第二比较器的第三输入端接收的锁相环参数进行比较，当第二比较器的第二输入端接收的锁相环参数与第二比较器的第三输入端接收的锁相环参数相等时，第二比较器输出低电平的复位信号；当第二比较器的第二输入端接收的锁相环参数与第二比较器的第三输入端接收的锁相环参数不相等时，第二比较器输出高电平的复位信号。本技术方案基于锁相环参数比较模块，对同步前后的锁相环参数进行比较，以确定锁相环电路是否处于频率调节阶段，从而控制复位信号的输出有效性，锁相环参数比较模块和锁相环计数模块的结合，双重保证了基于硬件实现的CPU时钟调节电路对锁相环电路是否处于时钟频率调节阶段的确认结果准确性。

进一步地，计数器的第二输入端与第二比较器的复位信号输出端连接，用于使计数器接收第二比较器传输的复位信号；当计数器接收到第二比较器传输的高电平的复位信号时，计数器的计数值清零；当计数器接收到第二比较器传输的低电平的复位信号时，计数器继续计数。通过复位控制信号控制计数器的清零，间接地控制第一比较器输出的时钟门控使能信号的有效性。

进一步地，所述同步器为N级同步器，每一级同步器的第一输入端分别与锁相环电路的时钟信号输出端连接，以接收锁相环电路的时钟信号；第一级同步器的第二输入端作为N级同步器的第二输入端与外部寄存器的锁相环参数输出端连接，用于接收外部寄存器传输的锁相环参数，除第一级同步器以外的每一级同步器的第二输入端与上一级同步器的输出端连接，用于接收上一级同步器输出的锁相环参数；第N级同步器的输出端作为N级同步器的输出端与第二比较器的第二输入端连接，用于输出同步后的锁相环参数；其中，N为大于或等于2的整数。本技术方案采用N级同步器满足了锁相环电路的时钟频率不会发生突变要求，同时使用N级同步器能够配合第二比较器产生的复位信号有效性的需求。

进一步地，所述同步器的输出端还与锁相环电路的锁相环参数输入端连接，用于实现同步器将同步后的锁相环参数送至锁相环电路。同步器将同步后的锁相环参数送给锁相环电路，以实现锁相环电路的锁相环参数调节，使得锁相环输出相应的时钟信号。

进一步地，时钟门控模块包括时钟门控电路，所述时钟门控电路包括第一输入端、第二输入端和输出端，时钟门控电路的第一输入端与锁相环电路的时钟信号输出端连接，用于实现时钟门控电路接收锁相环电路传输的时钟信号；时钟门控电路的第二输入端与锁相环计数模块的第一比较器的输出端连接，用于使时钟门控电路接收锁相环计数模块的第一比较器传输的时钟门控使能信号，以实现对时钟门控电路的工作的控制；其中，当时钟门控电路接收到高电平的时钟门控使能信号时，时钟门控电路将锁相环电路的时钟信号作为CPU时钟信号输出；当时钟门控电路接收到低电平的时钟门控使能信号时，时钟门控电路不输出CPU时钟信号。本技术方案基于时钟门控电路接收的时钟门控使能信号以控制时钟门控电路输出的CPU时钟信号的有效性，在锁相环电路处于时钟频率调节阶段时不输出CPU时钟信号，避免对CPU进行频繁的时钟频率调节，等到锁相环电路的时钟频率稳定时输出CPU时钟信号，实现对CPU进行相应的时钟频率调节，大幅度提高了CPU时钟频率调节有效性，确保CPU时钟信号稳定且无毛刺。

本实用新型还公开了一种基于硬件实现的CPU时钟调节系统，所述CPU时钟调节系统包括：如前所述的基于硬件实现的CPU时钟调节电路，用于读取外部寄存器存储的锁相环电路的全部参数，并传输至锁相环电路进行锁相环电路的参数调节，等待锁相环参数调节稳定后，根据锁相环电路的时钟信号输出CPU时钟信号以调节CPU时钟；CPU，用于接收CPU时钟调节电路输出的CPU时钟信号；锁相环电路，用于接受CPU时钟调节电路的参数调节，并输出锁相环电路的时钟信号；外部寄存器，用于存储锁相环电路的全部参数。本技术方案公开的CPU时钟调节系统基于CPU时钟调节电路实现等待锁相环电路的时钟频率调节稳定后再对CPU进行相应的时钟频率调节，避免出现锁相环电路处于时钟频率调节阶段时输出的锁相环时钟信号不稳定且有毛刺，从而影响CPU的正常工作的情况。

附图说明

图1为本实用新型一种实施例所述CPU时钟调节电路的模块示意图。

图2为本实用新型一种实施例所述CPU时钟调节电路的电路示意图。

图3为本实用新型一种实施例所述CPU时钟调节系统的模块示意图。

图4为本实用新型一种实施例所述CPU时钟调节系统的电路示意图。

图5为本实用新型一种实施例所述CPU时钟调节系统的调节方法的流程示意图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清晰，以下将结合附图及实施例，对本实用新型进行描述和说明。应当理解，下面所描述的具体实施例仅仅用于解释本实用新型，并不用于限定本实用新型。此外，还可以理解的是，对本领域的普通技术人员而言，在本实用新型揭露的技术内容上进行一些设计，制造或者生产等变更只是常规的技术手段，不应当理解为本申请公开的内容不充分。

除非另作定义，本实用新型所涉及的技术术语或科学术语应当为本申请所属技术领域内具有一般技能的人士所理解的通常意义。本申请所涉及的“一”、“一个”、“一种”、“该”等词语并不表示数量限制，可以表示单数或复数。本申请所涉及的术语“包括”、“包含”、“具有”以及它们任何变形，意图在于覆盖不排他的包含，如：包含了一系列步骤或模块的过程、方法、系统产品或者设备没有限定于已列出的步骤或单元，而是可以还包括没有列出的步骤或模块，或者还可以包括对于这些过程、方法、产品或设备固有的其他步骤或单元。本申请所涉及的术语“第一”、“第二”、“第三”等仅仅是用于区别类似的对应，不代表针对对象的特定排序。

本实用新型的一种实施例中提供了基于硬件实现的CPU时钟调节电路，如图1所示，所述基于硬件实现的CPU时钟调节电路包括：锁相环计数模块、锁相环参数比较模块和时钟门控模块；

其中，锁相环计数模块，用于对锁相环电路传输的时钟信号进行计数，输出时钟门控使能信号至时钟门控模块，以控制时钟门控模块的运行。

具体地，如图2所示，所述锁相环计数模块包括：计数器和第一比较器；所述计数器包括第一输入端、第二输入端和输出端，计数器的第一输入端与锁相环电路的时钟信号输出端连接，用于接收锁相环电路传输的时钟信号；计数器的第二输入端用于接收锁相环参数比较模块传输的复位信号；所述计数器用于对锁相环电路传输的时钟信号进行计数，获取计数值，同时根据比较模块传输的复位信号确定是否将计数值复位清零；第一比较器包括第一输入端、第二输入端和时钟门控使能信号输出端，第一比较器的第一输入端用于接收锁相环电路传输的时钟信号；第一比较器的第二输入端与计数器的输出端连接，用于接收计数器传输的计数值；第一比较器的时钟门控使能信号输出端与时钟门控模块连接，以将第一比较器生成的时钟门控使能信号传输至时钟门控模块；第一比较器用于将接收的计数值与预设计数阈值进行比较，当计数值大于或等于预设计数阈值时，第一比较器输出高电平的时钟门控使能信号；当计数值小于预设计数阈值时，第一比较器输出低电平的时钟门控使能信号。

优选地，所述预设计数阈值被配置于所述第一比较器内，或者所述第一比较器还包括第三输入端，用于接收外部设定的预设计数阈值。需要说明的是，所述预设计数阈值是用户根据锁相环电路常规执行时钟频率调节直至锁相环电路时钟频率稳定所需的计数值进行设定的计数阈值，所述预设计数阈值可以通过用于预先配置与第一比较器内部，还可以通过在第一比较器上配置第三输入端的形式，实现用户通过第三输入端将预设计数阈值传输至第一比较器。需要说明的是，图1、图2、图3和图4中预设计数阈值的输入箭头为虚线，当预设计数阈值是通过第一比较器的第三输入端传输至第一比较器时，该输入箭头为实际存在的数据传输箭头，当预设计数阈值是被配置于所述第一比较器内，则图1、图2、图3和图4中的输入箭头不存在，同时图2和图4中第一比较器的第三输入端不存在。

所述锁相环参数比较模块，用于确定锁相环电路是否处于频率调节阶段，当锁相环电路处于频率调节阶段时输出复位信号至锁相环计数模块，以控制锁相环计数模块的计数值清零。

具体地，参阅图2，所述锁相环参数比较模块包括：同步器和第二比较器；所述同步器包括第一输入端、第二输入端和输出端，所述同步器的第一输入端与锁相环电路的时钟信号输出端连接，用于接收锁相环电路传输的时钟信号；所述同步器的第二输入端与外部寄存器的锁相环参数输出端连接，用于接收外部寄存器传输的锁相环参数；同步器用于对当前接收的锁相环参数进行同步处理，并将同步后的锁相环参数传输至第二比较器。所述第二比较器包括第一输入端、第二输入端、第三输入端和复位信号输出端，所述第二比较器的第一输入端与锁相环电路的时钟信号输出端连接，用于接收锁相环电路传输的时钟信号；所述第二比较器的第二输入端与同步器的输出端连接，用于接收同步后的锁相环参数；所述第二比较器的第三输入端与外部寄存器的锁相环参数输出端连接，用于接收锁相环电路传输的锁相环参数；所述第二比较器用于将第二比较器的第二输入端接收的锁相环参数与第二比较器的第三输入端接收的锁相环参数进行比较，当第二比较器的第二输入端接收的锁相环参数与第二比较器的第三输入端接收的锁相环参数相等时，第二比较器输出低电平的复位信号；当第二比较器的第二输入端接收的锁相环参数与第二比较器的第三输入端接收的锁相环参数不相等时，第二比较器输出高电平的复位信号。计数器的第二输入端与第二比较器的复位信号输出端连接，用于使计数器接收第二比较器传输的复位信号；当计数器接收到第二比较器传输高电平的复位信号时，计数器的计数值清零；当计数器接收到第二比较器传输的低电平的复位信号时，计数器继续计数。

所述时钟门控模块，用于根据接收的时钟门控使能信号控制时钟门控模块向CPU传输CPU时钟信号。具体地，参阅图2，时钟门控模块包括时钟门控电路，所述时钟门控电路包括第一输入端、第二输入端和输出端，时钟门控电路的第一输入端与锁相环电路的时钟信号输出端连接，用于实现时钟门控电路接收锁相环电路传输的时钟信号；时钟门控电路的第二输入端与锁相环计数模块的第一比较器的输出端连接，用于使时钟门控电路接收锁相环计数模块的第一比较器传输的时钟门控使能信号，以实现对时钟门控电路的工作的控制；其中，当时钟门控电路接收到高电平的时钟门控使能信号时，时钟门控电路将锁相环电路的时钟信号作为CPU时钟信号输出；当时钟门控电路接收到低电平的时钟门控使能信号时，时钟门控电路不输出CPU时钟信号。基于时钟门控使能信号控制时钟门控电路是否输出CPU时钟信号，而时钟门控使能信号是鉴于锁相环电路是否处于时钟频率调节阶段输出，因此，通过该CPU时钟调节电路间接的实现在锁相环电路时钟频率调节稳定后再对CPU时钟频率进行调节。

本实用新型的另一种实施例中，所述锁相环参数比较模块的同步器为N级同步器，每一级同步器的第一输入端分别与锁相环电路的时钟信号输出端连接，以接收锁相环电路的时钟信号；第一级同步器的第二输入端作为N级同步器的第二输入端与外部寄存器的锁相环参数输出端连接，用于接收外部寄存器传输的锁相环参数，除第一级同步器以外的每一级同步器的第二输入端与上一级同步器的输出端连接，用于接收上一级同步器输出的锁相环参数；第N级同步器的输出端作为N级同步器的输出端与第二比较器的第二输入端连接，用于输出同步后的锁相环参数；其中，N为大于或等于2的整数。通过采用N级同步器，确保锁相环电路的时钟频率不会发生突变，同时使用N级同步器能够配合第二比较器产生的复位信号有效性的需求。

优选地，如图2所示，所述N级同步器的输出端（第N级同步器的输出端）还与锁相环电路的锁相环参数输入端连接，实现同步器将同步后的锁相环参数送至锁相环电路，使得锁相环根据接收的锁相环参数进行参数调节；当锁相环电路进行参数调节时，锁相环电路处于时钟频率调节阶段。

本实用新型的另一种实施例中提供了一种基于硬件实现的CPU时钟调节系统，如图3所示，所述CPU时钟调节系统包括：前述实施例所述的基于硬件实现的CPU时钟调节电路、CPU、外部寄存器和锁相环电路；所述CPU时钟调节电路用于读取外部寄存器存储的锁相环电路的全部参数，并传输至锁相环电路进行锁相环电路的参数调节，等待锁相环参数调节稳定后，根据锁相环电路的时钟信号输出CPU时钟信号以调节CPU时钟；CPU，用于接收CPU时钟调节电路输出的CPU时钟信号；锁相环电路，用于接受CPU时钟调节电路的参数调节，并输出锁相环电路的时钟信号；外部寄存器，用于存储锁相环电路的全部参数。具体地，CPU时钟调节系统中CPU时钟调节电路、CPU、外部寄存器和锁相环电路之间的具体部件之间的数据/信号的传输关系可参阅图4。

基于上述实施例提供的CPU时钟调节系统和基于硬件实现的CPU时钟调节电路，本实用新型的另一种实施例中提供了一种CPU时钟调节电路的调节方法，如图5所示，该方法包括：

锁相环电路向CPU时钟调节电路中的各个部件输入锁相环时钟信号，计数器依据锁相环时钟信号进行计数并将计数值传输至第一比较器中，第一比较器比较计数值是否大于或等于预设计数阈值，第一比较器根据第一比较结果向时钟门控电路传输相应的高电平或低电平的时钟门控使能信号。当第一比较结果为：计数值不等于预设计数阈值时，则确认为锁相环电路处于频率调节阶段，锁相环电路参数不稳定，第一比较器向时钟门控电路传输低电平的时钟门控使能信号；当第一比较结果为：计数值大于或等于预设计数阈值时，则确认为锁相环电路参数稳定，锁相环电路不处于频率调节阶段，第一比较器向时钟门控电路传输高电平的时钟门控使能信号。

当时钟门控电路接收到第一比较器传输的高电平的时钟门控使能信号，时钟门控电路向CPU传输有效的CPU时钟信号，使得CPU根据CPU时钟信号进行相应的频率调节；当时钟门控电路接收到第一比较器传输的低电平的时钟门控使能信号，时钟门控电路不向CPU传输CPU时钟信号。

同时，外部寄存器将锁相环参数传输至同步器和第二比较器，同步器将接收的锁相环参数进行同步处理，然后同步器将同步处理后的锁相环参数传输至第二比较器并送给锁相环电路，第二比较器比较同步处理后的锁相环参数与未经同步处理的锁相环参数是否相同，第二比较器根据第二比较结果向计数器传输相应高电平或低电平的复位信号。当第二比较结果为：同步处理后的锁相环参数与未经同步处理的锁相环参数相同，则确认为锁相环参数稳定，锁相环电路不处于频率调节阶段，第二比较器输出低电平的复位信号；当第二比较结果为：同步处理后的锁相环参数与未经同步处理的锁相环参数不相同，则确认为锁相环参数不稳定，锁相环电路正处于频率调节阶段，第二比较器输出高电平的复位信号。

当计数器接收到第二比较器传输的高电平的复位信号，计数器将计数值进行复位清零，计数器重新开始计数；当计数器接收到第二比较器传输的低电平的复位信号，计数器保持正常计数。

具体地，所述锁相环电路根据接收到的同步处理后的锁相环参数进行参数调节，并相应输出调节后的时钟信号至CPU时钟调节电路中的各个部件。

显然，上述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例，各个实施例之间的技术方案可以相互结合。此外，如果实施例中出现“第一”、“第二”、“第三”等术语，是为了便于相关特征的区分，不能理解为指示或暗示其相对重要性、次序的先后或者技术特征的数量。

在本实用新型所提供的几个实施例中，应该理解到，所揭露的技术内容，可通过其它的方式实现。其中，以上所描述的装置实施例仅仅是示意性的，例如所述模块的划分，可以为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个模块或系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，单元或模块的间接耦合或通信连接，可以是电性或其它的形式。

尽管已经示出和描述了本实用新型的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本实用新型的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换 和变型，本实用新型的范围由所附权利要求及其等同限定以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (10)

1.一种基于硬件实现的CPU时钟调节电路，其特征在于，所述基于硬件实现的CPU时钟调节电路包括锁相环计数模块、锁相环参数比较模块和时钟门控模块；

锁相环计数模块，用于对锁相环电路传输的时钟信号进行计数，输出时钟门控使能信号至时钟门控模块，以控制时钟门控模块的运行；

锁相环参数比较模块，用于确定锁相环电路是否处于时钟频率调节阶段，当锁相环电路处于时钟频率调节阶段时输出复位信号至锁相环计数模块，以控制锁相环计数模块的计数值清零；

时钟门控模块，用于根据接收的时钟门控使能信号控制时钟门控模块向CPU传输CPU时钟信号。

2.根据权利要求1所述的基于硬件实现的CPU时钟调节电路，其特征在于，所述锁相环计数模块包括：计数器和第一比较器；

计数器包括第一输入端、第二输入端和输出端，计数器的第一输入端与锁相环电路的时钟信号输出端连接，用于接收锁相环电路传输的时钟信号；计数器的第二输入端用于接收锁相环参数比较模块传输的复位信号；

计数器用于对锁相环电路传输的时钟信号进行计数，获取计数值，同时根据锁相环参数比较模块传输的复位信号确定是否将计数值复位清零；

第一比较器包括第一输入端、第二输入端和时钟门控使能信号输出端，第一比较器的第一输入端用于接收锁相环电路传输的时钟信号；第一比较器的第二输入端与计数器的输出端连接，用于接收计数器传输的计数值；第一比较器的时钟门控使能信号输出端与时钟门控模块连接，以将第一比较器生成的时钟门控使能信号传输至时钟门控模块；

第一比较器用于将接收的计数值与预设计数阈值进行比较，当计数值大于或等于预设计数阈值时，第一比较器输出高电平的时钟门控使能信号；当计数值小于预设计数阈值时，第一比较器输出低电平的时钟门控使能信号。

3.根据权利要求2所述的基于硬件实现的CPU时钟调节电路，其特征在于，所述第一比较器还包括第三输入端，用于接收外部设定的预设计数阈值。

4.根据权利要求2所述的基于硬件实现的CPU时钟调节电路，其特征在于，所述第一比较器内部配置有预设计数阈值。

5.根据权利要求2所述的基于硬件实现的CPU时钟调节电路，其特征在于，所述锁相环参数比较模块包括：同步器和第二比较器；

同步器包括第一输入端、第二输入端和输出端，同步器的第一输入端与锁相环电路的时钟信号输出端连接，用于接收锁相环电路传输的时钟信号；同步器的第二输入端与外部寄存器的锁相环参数输出端连接，用于接收外部寄存器传输的锁相环参数；

同步器用于对当前接收的锁相环参数进行同步处理，并将同步后的锁相环参数传输至第二比较器；

第二比较器包括第一输入端、第二输入端、第三输入端和复位信号输出端，第二比较器的第一输入端与锁相环电路的时钟信号输出端连接，用于接收锁相环电路传输的时钟信号；第二比较器的第二输入端与同步器的输出端连接，用于接收同步后的锁相环参数；第二比较器的第三输入端与外部寄存器的锁相环参数输出端连接，用于接收锁相环电路传输的锁相环参数；

第二比较器用于将第二比较器的第二输入端接收的锁相环参数与第二比较器的第三输入端接收的锁相环参数进行比较，当第二比较器的第二输入端接收的锁相环参数与第二比较器的第三输入端接收的锁相环参数相等时，第二比较器输出低电平的复位信号；当第二比较器的第二输入端接收的锁相环参数与第二比较器的第三输入端接收的锁相环参数不相等时，第二比较器输出高电平的复位信号。

6.根据权利要求5所述的基于硬件实现的CPU时钟调节电路，其特征在于，计数器的第二输入端与第二比较器的复位信号输出端连接，用于使计数器接收第二比较器传输的复位信号；当计数器接收到第二比较器传输的高电平的复位信号时，计数器的计数值清零；当计数器接收到第二比较器传输的低电平的复位信号时，计数器继续计数。

7.根据权利要求5所述的基于硬件实现的CPU时钟调节电路，其特征在于，所述同步器为N级同步器，每一级同步器的第一输入端分别与锁相环电路的时钟信号输出端连接，以接收锁相环电路的时钟信号；第一级同步器的第二输入端作为N级同步器的第二输入端与外部寄存器的锁相环参数输出端连接，用于接收外部寄存器传输的锁相环参数，除第一级同步器以外的每一级同步器的第二输入端与上一级同步器的输出端连接，用于接收上一级同步器输出的锁相环参数；第N级同步器的输出端作为N级同步器的输出端与第二比较器的第二输入端连接，用于输出同步后的锁相环参数；其中，N为大于或等于2的整数。

8.根据权利要求5或权利要求7任一项所述的基于硬件实现的CPU时钟调节电路，其特征在于，所述同步器的输出端还与锁相环电路的锁相环参数输入端连接，用于实现同步器将同步后的锁相环参数送至锁相环电路。

9.根据权利要求2所述的基于硬件实现的CPU时钟调节电路，其特征在于，时钟门控模块包括时钟门控电路，所述时钟门控电路包括第一输入端、第二输入端和输出端，时钟门控电路的第一输入端与锁相环电路的时钟信号输出端连接，用于实现时钟门控电路接收锁相环电路传输的时钟信号；时钟门控电路的第二输入端与锁相环计数模块的第一比较器的输出端连接，用于使时钟门控电路接收锁相环计数模块的第一比较器传输的时钟门控使能信号，以实现对时钟门控电路的工作的控制；其中，当时钟门控电路接收到高电平的时钟门控使能信号时，时钟门控电路将锁相环电路的时钟信号作为CPU时钟信号输出；当时钟门控电路接收到低电平的时钟门控使能信号时，时钟门控电路不输出CPU时钟信号。

10.一种基于硬件实现的CPU时钟调节系统，其特征在于，所述CPU时钟调节系统包括：

权利要求1至权利要求9任一项所述的基于硬件实现的CPU时钟调节电路，用于读取外部寄存器存储的锁相环电路的全部参数，并传输至锁相环电路进行锁相环电路的参数调节，等待锁相环参数调节稳定后，根据锁相环电路的时钟信号输出CPU时钟信号以调节CPU时钟；

CPU，用于接收CPU时钟调节电路输出的CPU时钟信号；

锁相环电路，用于接受CPU时钟调节电路的参数调节，并输出锁相环电路的时钟信号；

外部寄存器，用于存储锁相环电路的全部参数。

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